JPS639211A - Ｆｍ復調回路 - Google Patents
Ｆｍ復調回路Info
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- JPS639211A JPS639211A JP61150662A JP15066286A JPS639211A JP S639211 A JPS639211 A JP S639211A JP 61150662 A JP61150662 A JP 61150662A JP 15066286 A JP15066286 A JP 15066286A JP S639211 A JPS639211 A JP S639211A
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- 230000000630 rising effect Effects 0.000 claims description 3
- 230000010354 integration Effects 0.000 claims description 2
- 230000001934 delay Effects 0.000 claims 1
- 230000035945 sensitivity Effects 0.000 abstract description 7
- 101100424617 Escherichia coli (strain K12) tauC gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 241000288105 Grus Species 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/66—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will
- H03K17/665—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only
- H03K17/666—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor
- H03K17/667—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor using complementary bipolar transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D3/00—Demodulation of angle-, frequency- or phase- modulated oscillations
- H03D3/02—Demodulation of angle-, frequency- or phase- modulated oscillations by detecting phase difference between two signals obtained from input signal
- H03D3/04—Demodulation of angle-, frequency- or phase- modulated oscillations by detecting phase difference between two signals obtained from input signal by counting or integrating cycles of oscillations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K9/00—Demodulating pulses which have been modulated with a continuously-variable signal
- H03K9/06—Demodulating pulses which have been modulated with a continuously-variable signal of frequency- or rate-modulated pulses
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Television Signal Processing For Recording (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は復調回路に関し、特にモノリシック化に適した
狭帯域でのＦＭ復調回路に関する。
狭帯域でのＦＭ復調回路に関する。
ＦＭ受信機における復調回路として、パルスカウント形
復調器が知られている。この復調器は。
復調器が知られている。この復調器は。
第１０図に示すごとり、リミッタ回路６１．単安定マル
チハイフレーク６２．ローノやスフィルタＬＰＦ （以
下、 ＬＰＦと呼ぶ）６３から構成されている。その動
作は、第１１図のタイムチャートに示すごとく、入力信
号１ ］、 ａの変化点で一定の時間幅（τｃ）のパル
ス１．１ ｃを発生させ、これを積分する事により復調
出力１１ｄを得る。即ち、従来のパルスカウント形復調
器において、復調出力は（１）式で与えられる。
チハイフレーク６２．ローノやスフィルタＬＰＦ （以
下、 ＬＰＦと呼ぶ）６３から構成されている。その動
作は、第１１図のタイムチャートに示すごとく、入力信
号１ ］、 ａの変化点で一定の時間幅（τｃ）のパル
ス１．１ ｃを発生させ、これを積分する事により復調
出力１１ｄを得る。即ち、従来のパルスカウント形復調
器において、復調出力は（１）式で与えられる。
ここで、ｖ ：復調出力
Ｔ ：入力信号周期（−１／ｆｉｎ）
ｆｉｎ ’入力信号周波数
Ｖ、（ｔ）：出力・やルス列信号
（１）式の積分を実行すると、（２）式を得る。
■ｏ−ＥＴｃｆ１ｎ（２）
（２）式より、復調出力Ｖ。は入力周波数に比例する事
が分り、その４調特性は第１２図に示される。
が分り、その４調特性は第１２図に示される。
上述した従来のパルスカウント形復調器では。
復調帯域の下限が零周波数（直流）になっており目
パルス幅τ。で決定される上限１での広帯域に７って直
線性が保たれる。この事は入力信号の最大周波数偏移（
Δｆｍ）が中心周波数（ｆｏ）Ｋ比べて非常に小さい狭
帯域な信号をあつかり場合には復調感度が低く、電源電
圧変動のような外部雑音に対して弱いという欠点と々る
。
線性が保たれる。この事は入力信号の最大周波数偏移（
Δｆｍ）が中心周波数（ｆｏ）Ｋ比べて非常に小さい狭
帯域な信号をあつかり場合には復調感度が低く、電源電
圧変動のような外部雑音に対して弱いという欠点と々る
。
本発明のＦＭ復調回路は、入力信号の一周期間（Ｔ）に
おいて第１の信号状態を一定時間幅（τｃ）とするよう
な２値の信号に変換するための第１のパルス発生回路と
、該第１のパルス発生回路の出力の第２の信号状態を保
持する時間（Δｔ＝Ｔ−τｃ）によって前記第１の信号
状態を保持する時間をτ。からτ。−ａΔｔ（ａは正の
実数）に修正した信号を発生する第２のパルス発生回路
と、該第２のパルス発生回路の出力を積分して入力信号
のＦＭ復調波をとりだすだめの積分回路とを有すること
を特徴とする。
おいて第１の信号状態を一定時間幅（τｃ）とするよう
な２値の信号に変換するための第１のパルス発生回路と
、該第１のパルス発生回路の出力の第２の信号状態を保
持する時間（Δｔ＝Ｔ−τｃ）によって前記第１の信号
状態を保持する時間をτ。からτ。−ａΔｔ（ａは正の
実数）に修正した信号を発生する第２のパルス発生回路
と、該第２のパルス発生回路の出力を積分して入力信号
のＦＭ復調波をとりだすだめの積分回路とを有すること
を特徴とする。
次に本発明について図面を参照して説明する６第１図は
本発明の一実施例のブロック図である。
本発明の一実施例のブロック図である。
１１は入力信号の立ち上りで一定パルス幅（τｃ）のパ
ルスを発生する単安定マルチバイブレータによる第１の
パルス発生回路である。第２図のタイムチャートも参照
して動作の説明を行うと、第１のパルス発生口′＃６１
１の出力は第２図の２ｂの様ニ一定パルス幅τ。のパル
ス列トナリ、ソのパルスの間隔Δｔｌｄ入力周波数’ｊ
ｎの関数と々る。即ち。
ルスを発生する単安定マルチバイブレータによる第１の
パルス発生回路である。第２図のタイムチャートも参照
して動作の説明を行うと、第１のパルス発生口′＃６１
１の出力は第２図の２ｂの様ニ一定パルス幅τ。のパル
ス列トナリ、ソのパルスの間隔Δｔｌｄ入力周波数’ｊ
ｎの関数と々る。即ち。
゛ （５）
入力波の周期をＴとすると。
Δ”＝”ｃ ｆ３）
となる。これに対して、（τ。−ａΔｔ）の第２の・ぐ
ルス発生回路■２においでは、ノヤルス間隔Δｔに比例
（ａ倍、ａは正の実数）した時間だけ入力パルスτ。の
パルス幅をせ捷＜シて、τ。−ａΔｔのパルス列を発生
する。この様な・やルス列をＬＰＦ １３を通して積分
すると、その出力Ｖ。は（１）式によりＶｏ＝Ｅ（（ａ
＋１）τｃｆｉｎ−ａ］ （４）となる。（４）式
の特性は第３図に示すものであり。
ルス発生回路■２においでは、ノヤルス間隔Δｔに比例
（ａ倍、ａは正の実数）した時間だけ入力パルスτ。の
パルス幅をせ捷＜シて、τ。−ａΔｔのパルス列を発生
する。この様な・やルス列をＬＰＦ １３を通して積分
すると、その出力Ｖ。は（１）式によりＶｏ＝Ｅ（（ａ
＋１）τｃｆｉｎ−ａ］ （４）となる。（４）式
の特性は第３図に示すものであり。
これは第１２図とくらべて低周波側の復調帯域がせまく
なり、その分復調感度が（ａ ＋］、 ）倍となった事
を示している。入力信号が比較的狭帯域である場合１本
発明の方が有利である事が分る。
なり、その分復調感度が（ａ ＋］、 ）倍となった事
を示している。入力信号が比較的狭帯域である場合１本
発明の方が有利である事が分る。
第４図には、より具体的な本発明の一実施例の回路図を
示す。第１のパルス発生回路としての単安定マルチバイ
ブレータ２１は数詞感度を上けるため、入力信号の立ち
上り、立ち下りでτ。のパルスを発生するものとし、か
つΔむ〈τ。となる様に調整されているものとする。単
安定マルチバイブレータ２１の出力は第５図のタイムチ
ャートの信号５ｂに示す波形となる。この出力は分波さ
れ、一方はアンドケ゛〜ト２８に直接入力され、他方は
抵抗器２２．容量素子２３．ツノトゲ−１・２４．抵抗
器２５．容量素子２６．ノノトケゝ−ト２７から在る遅
延回路を介してアンドク゛−）２Ｆ３ＶＣ入力される。
示す。第１のパルス発生回路としての単安定マルチバイ
ブレータ２１は数詞感度を上けるため、入力信号の立ち
上り、立ち下りでτ。のパルスを発生するものとし、か
つΔむ〈τ。となる様に調整されているものとする。単
安定マルチバイブレータ２１の出力は第５図のタイムチ
ャートの信号５ｂに示す波形となる。この出力は分波さ
れ、一方はアンドケ゛〜ト２８に直接入力され、他方は
抵抗器２２．容量素子２３．ツノトゲ−１・２４．抵抗
器２５．容量素子２６．ノノトケゝ−ト２７から在る遅
延回路を介してアンドク゛−）２Ｆ３ＶＣ入力される。
ここで遅延回路の遅延時間τ′は。
Δ踊ａｘ ＜τ′〈τｃ（５）
ここで、Δｔｒｎａｘ ： 最低入力周波数時における
・やルス間隔時間に設定されるべきである。オアケ゛−
）・２８の出力は第５図５ｄの様に々す、パルス幅はΔ
ｔたけせばめられた事に々る。第５図５ｄの波形をＬＰ
Ｆ １３で積分すれば、第３図の％性においてａ ＝
１の場合の特性が得られる。
・やルス間隔時間に設定されるべきである。オアケ゛−
）・２８の出力は第５図５ｄの様に々す、パルス幅はΔ
ｔたけせばめられた事に々る。第５図５ｄの波形をＬＰ
Ｆ １３で積分すれば、第３図の％性においてａ ＝
１の場合の特性が得られる。
第６図は本発明の他の実施例を示した回路図である。単
安定マルチバイブレータ２１の出力は第４図の場合と同
様である。ここで、遅延回路３１〜３４を第６図に示す
ように縦続接続する様にし。
安定マルチバイブレータ２１の出力は第４図の場合と同
様である。ここで、遅延回路３１〜３４を第６図に示す
ように縦続接続する様にし。
それぞれの遅延回路の出力と単安定マルチバイブＶ−−
タ２１の出力とを合わぜてアンドグ９−ト３５に入力す
る。とこで、最適役割をするためには。
タ２１の出力とを合わぜてアンドグ９−ト３５に入力す
る。とこで、最適役割をするためには。
各遅延回路３１〜３４の遅延時間τ′および、遅延回路
の数ｎは。
の数ｎは。
のようにするのがよい。との場合、復調感度は従来の方
式の（ｎ−ｔ−１）倍と々る。
式の（ｎ−ｔ−１）倍と々る。
第７図、第８図は本発明のさらに他の実施例を示した回
路図である。単安定マルチパイプレーク２１の出力は全
く同じである。４１は定電流源４２．４３をスイッチす
る回路であり、ここでは入力が“ハイ”の時定電流源４
２がオンとなシ。
路図である。単安定マルチパイプレーク２１の出力は全
く同じである。４１は定電流源４２．４３をスイッチす
る回路であり、ここでは入力が“ハイ”の時定電流源４
２がオンとなシ。
定電流源４３はオフでオープン状態と々る。また。
入力がパロー″の時はその逆である。従って、スイッチ
回路４１の入力が゛°ハイ′″の時には、定電流源４２
により容量素子４４が高電位の電源４８の方向に充電さ
れ、逆にスイッチ回路４１の入力がパ口−′″の時には
、定電流源４３によシ容量素子４４が低電位の電源４９
（本実施例ではグランド電位）の方向に放電される。容
量素子４４間の電位はクランプ回路４５により、高電位
側がある一定電位にクランプされる様にする。一方、定
電流源４２の出力電流■１ と定電流源４３の出力電流
■２は Ｉ ２ ＝ ｎ１１ （７） の関係を保つようにする。この様に構成する事で容量素
子４４の電位は第８図８０の様に変動する。
回路４１の入力が゛°ハイ′″の時には、定電流源４２
により容量素子４４が高電位の電源４８の方向に充電さ
れ、逆にスイッチ回路４１の入力がパ口−′″の時には
、定電流源４３によシ容量素子４４が低電位の電源４９
（本実施例ではグランド電位）の方向に放電される。容
量素子４４間の電位はクランプ回路４５により、高電位
側がある一定電位にクランプされる様にする。一方、定
電流源４２の出力電流■１ と定電流源４３の出力電流
■２は Ｉ ２ ＝ ｎ１１ （７） の関係を保つようにする。この様に構成する事で容量素
子４４の電位は第８図８０の様に変動する。
４６は一定電位を与える電圧源であり、この電圧値をク
ランプ回路４５で決まる電位よりわずかだけ低い値にし
、コン・ぐレータ４７で波形整形を行う。これにより得
られる波形が第８図８ｄとなり。
ランプ回路４５で決まる電位よりわずかだけ低い値にし
、コン・ぐレータ４７で波形整形を行う。これにより得
られる波形が第８図８ｄとなり。
このノやルス幅はτ。−ｎΔｔとなる。これｆローパス
フィルタ１３で積分すれば本発明による復調出力が得ら
れる。
フィルタ１３で積分すれば本発明による復調出力が得ら
れる。
第９図は第７図におけるスイッチ回路４１．定電流源４
２ 、４３ 、クランプ回路４５のさらに具体的な回路
図である。第１のトランジスタ５１のベースには入力信
号が加えられ、エミッタは第２のトランジスタ５２のエ
ミッタと接続され、さらにバイアス用の定電流回路５３
に接続される。コレクタは第１のダイオード５４のカソ
ードに接続される。第２のトランジスタ５２のベースは
バイアス用定電圧源５６を介して接地され、コレクタは
第２のダイオード５５のカソードに接続される。
２ 、４３ 、クランプ回路４５のさらに具体的な回路
図である。第１のトランジスタ５１のベースには入力信
号が加えられ、エミッタは第２のトランジスタ５２のエ
ミッタと接続され、さらにバイアス用の定電流回路５３
に接続される。コレクタは第１のダイオード５４のカソ
ードに接続される。第２のトランジスタ５２のベースは
バイアス用定電圧源５６を介して接地され、コレクタは
第２のダイオード５５のカソードに接続される。
第１．第２のダイオード５４．５５のアノードはともに
電源に接続される。さらに第１．第２のトランジスタ５
１．５２のコレクタから第３．第４のトランジスタ５７
．５８のベースにそれぞれ接続され、第３１第４のトラ
ンジスタのエミッタはともに電源に接続され、コレクタ
はそれぞれ第５゜第６のトランジスタ５９，５１０のコ
レクタニ接続される。第５のトランジスタ５９はコレク
タ。
電源に接続される。さらに第１．第２のトランジスタ５
１．５２のコレクタから第３．第４のトランジスタ５７
．５８のベースにそれぞれ接続され、第３１第４のトラ
ンジスタのエミッタはともに電源に接続され、コレクタ
はそれぞれ第５゜第６のトランジスタ５９，５１０のコ
レクタニ接続される。第５のトランジスタ５９はコレク
タ。
ベースをショートしてダイオードとして用い、その接続
点に第６のトランジスタ５１０のベースを接続し、第５
．第６のトランジスタのエミッタはともに接地される。
点に第６のトランジスタ５１０のベースを接続し、第５
．第６のトランジスタのエミッタはともに接地される。
この様にする事で第５．第６のトランジスタ５９ 、５
１．０はカレントミラーとして働く。さらに第６のトラ
ンジスタ５１０のエミッタ面積は第５のトランジスタ５
９のエミツタ面積比 タを出力点と１〜で、容量素子４４の第１の端子が接続
され、その第２の端子は接地される。さらに容量素子４
４に並列に第３のダイオード５１１および基準電圧源５
１２が直列に接続される。以」−の様に構成し、第１．
第２のトランジスタ５１゜５２を入力信号によってスイ
ッチングする事で容量素子４４の充放電が行え、充放電
の電流比は第５、第６のトランジスタ５９，５１０のエ
ミツタ面積比で決定できる。第３のダイオード５１１゜
基準電圧源５】２はクランプ回路４５を構成し。
１．０はカレントミラーとして働く。さらに第６のトラ
ンジスタ５１０のエミッタ面積は第５のトランジスタ５
９のエミツタ面積比 タを出力点と１〜で、容量素子４４の第１の端子が接続
され、その第２の端子は接地される。さらに容量素子４
４に並列に第３のダイオード５１１および基準電圧源５
１２が直列に接続される。以」−の様に構成し、第１．
第２のトランジスタ５１゜５２を入力信号によってスイ
ッチングする事で容量素子４４の充放電が行え、充放電
の電流比は第５、第６のトランジスタ５９，５１０のエ
ミツタ面積比で決定できる。第３のダイオード５１１゜
基準電圧源５】２はクランプ回路４５を構成し。
そのフランジ値はダイオード５１１のオン電圧をｖｌ、
基準電圧源５１２の電圧値をＶｒ８ｆとすると。
基準電圧源５１２の電圧値をＶｒ８ｆとすると。
ｖｒｅｆ＋ｖｒとな
臥下余日
る。
以十説明したように本発明は、従来のパルスカウント回
路の出力波形に対して、ノ？ルス幅τ。をパルス間隔Δ
ｔにＪ：す・やルス幅変調し、パルス幅をτ。−ａΔｔ
とする回路を付加する事によって復調感度を大きくする
事ができる。本発明は特に、比較的狭帯域な入力信号に
対する作詞回路のモノリシック化に適している。
路の出力波形に対して、ノ？ルス幅τ。をパルス間隔Δ
ｔにＪ：す・やルス幅変調し、パルス幅をτ。−ａΔｔ
とする回路を付加する事によって復調感度を大きくする
事ができる。本発明は特に、比較的狭帯域な入力信号に
対する作詞回路のモノリシック化に適している。
第１図は本発明の実施例の基本的なブロック図。
第２図はそのタイムチャート、第３図はその特性図、第
４図は本発明の実施例の具体的な回路図。 第５図はそのタイムチャート、第６図は本発明の他の実
施例の回路図、第７図は本発明の更に他の実施例の回路
図、第８図はそのタイムチャー１− 。 第９図は本発明に用いる第２のパルス発生回路の主な部
分の詳細々回路図、第１０図は従来例のブロック図、第
１１図はそのタイムチャート、第１２図はその特性図で
ある。 ］ １ ：第１のパルス発生回路、１２：第２の／、。 ルス発生Ｆｌ路、１３ニローパスフィルタ。
４図は本発明の実施例の具体的な回路図。 第５図はそのタイムチャート、第６図は本発明の他の実
施例の回路図、第７図は本発明の更に他の実施例の回路
図、第８図はそのタイムチャー１− 。 第９図は本発明に用いる第２のパルス発生回路の主な部
分の詳細々回路図、第１０図は従来例のブロック図、第
１１図はそのタイムチャート、第１２図はその特性図で
ある。 ］ １ ：第１のパルス発生回路、１２：第２の／、。 ルス発生Ｆｌ路、１３ニローパスフィルタ。
Claims (1)
- 【特許請求の範囲】 １、少なくとも入力信号の一周期間（Ｔ）において第１
の信号状態を一定時間幅（τ＿ｃ）とするような２値の
信号に変換するための第１のパルス発生回路と、該第１
のパルス発生回路の出力の第２の信号状態を保持する時
間（Δｔ＝Ｔ−τ＿ｃ）によって、前記第１の信号状態
を保持する時間をτ＿ｃからτ＿ｃ−ａΔｔ（ａは正の
実数）に修正した信号を発生する第２のパルス発生回路
と、該第２のパルス発生回路の出力を積分して入力信号
のＦＭ復調波をとりだすための積分回路とを有する事を
特徴とするＦＭ復調回路。 ２、特許請求の範囲第１項記載のＦＭ復調回路において
、前記第２のパルス発生回路は、前記第１のパルス発生
回路の出力を遅延させる遅延回路と、前記第１のパルス
発生回路の出力を第１の入力とし、前記遅延回路の出力
を第２の入力とするオア回路とを有する事を特徴とする
ＦＭ復調回路。 ３、特許請求の範囲第１項記載のＦＭ復調回路において
、前記第２のパルス発生回路は、前記第１のパルス発生
回路の出力を遅延させるそれぞれ遅延時間の異なる複数
個の遅延回路と、これらの遅延回路のそれぞれの出力と
、前記第１のパルス発生回路の出力とを入力とするオア
回路とを有する事を特徴とするＦＭ復調回路。 ４ 特許請求の範囲第１項記載の復調回路において、前
記第２のパルス発生回路は前記第１のパルス発生回路の
出力を入力とし、立ち上り時と立ち下り時で時定数の異
なる積分回路と、該積分回路の出力を入力として矩形波
を再生するためのコンパレータとを有する事を特徴とす
るＦＭ復調回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150662A JPS639211A (ja) | 1986-06-28 | 1986-06-28 | Ｆｍ復調回路 |
| EP87109201A EP0251239B1 (en) | 1986-06-28 | 1987-06-26 | Fm demodulator |
| DE8787109201T DE3781604T2 (de) | 1986-06-28 | 1987-06-26 | Fm-demodulator. |
| CA000540651A CA1287883C (en) | 1986-06-28 | 1987-06-26 | Fm demodulator |
| KR8706556A KR900008751B1 (en) | 1986-06-28 | 1987-06-27 | F.m.demodulator and demodulation method |
| AU74800/87A AU591856B2 (en) | 1986-06-28 | 1987-06-29 | Pulse count type FM demodulator |
| US07/067,179 US4800338A (en) | 1986-06-28 | 1987-06-29 | Pulse count type FM demodulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150662A JPS639211A (ja) | 1986-06-28 | 1986-06-28 | Ｆｍ復調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS639211A true JPS639211A (ja) | 1988-01-14 |
Family
ID=15501743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61150662A Pending JPS639211A (ja) | 1986-06-28 | 1986-06-28 | Ｆｍ復調回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4800338A (ja) |
| EP (1) | EP0251239B1 (ja) |
| JP (1) | JPS639211A (ja) |
| KR (1) | KR900008751B1 (ja) |
| AU (1) | AU591856B2 (ja) |
| CA (1) | CA1287883C (ja) |
| DE (1) | DE3781604T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4800338A (en) | 1989-01-24 |
| KR880001099A (ko) | 1988-03-31 |
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