JPS6218112A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
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- JPS6218112A JPS6218112A JP60156513A JP15651385A JPS6218112A JP S6218112 A JPS6218112 A JP S6218112A JP 60156513 A JP60156513 A JP 60156513A JP 15651385 A JP15651385 A JP 15651385A JP S6218112 A JPS6218112 A JP S6218112A
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- H03—ELECTRONIC CIRCUITRY
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- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えばカウンタ回路等に用いられるフリッ
プフロッグ回路に関する。
プフロッグ回路に関する。
一般に、この種のフリップフロップ回路にあっては、長
時間入力信号がない場合でもその出力値を正しく保持さ
せる必要がある。第4図および第5図はそれぞれ、この
ような機能を有するフリップフロッグ回路の構成例を示
している。
時間入力信号がない場合でもその出力値を正しく保持さ
せる必要がある。第4図および第5図はそれぞれ、この
ような機能を有するフリップフロッグ回路の構成例を示
している。
第4図および第5図において、Q、〜Q4は7リツプフ
ロツグの本体を構成するMOS トランジスタ、φ1.
φ1はフリップフロップへの入力信号であシ、通常の状
態では上記フリラグフロッグの出力信号7゜、φ。のう
ち一方は高電位(正電源電圧VDD)、他方は低電位(
基準接地電位V8.=OV)に保たれる。今、出力信号
φ。側を高電位に設定するものとすると、まず、信号ψ
の電位ヲ「vDD+vT」(vTはMOSトランジスタ
の閾値電圧)以上に設定し、MOSトランジスタQ1
、Q、を非飽和領域で導通させる。そして、φlの電位
をvDDレイル、71の電位を7gllレベルに設定す
ることによ、り 、MOS )ランゾスタQ、が導通状
態、Q4が非導通状態となって出力信号φ。がvDDレ
ベル、¥。がv8.レベルとなる。その後、信号ψの電
位をvT以下に設定すると、MOSトランジスタQ、、
Q、は非導通状態となシ、前述した状態が維持される。
ロツグの本体を構成するMOS トランジスタ、φ1.
φ1はフリップフロップへの入力信号であシ、通常の状
態では上記フリラグフロッグの出力信号7゜、φ。のう
ち一方は高電位(正電源電圧VDD)、他方は低電位(
基準接地電位V8.=OV)に保たれる。今、出力信号
φ。側を高電位に設定するものとすると、まず、信号ψ
の電位ヲ「vDD+vT」(vTはMOSトランジスタ
の閾値電圧)以上に設定し、MOSトランジスタQ1
、Q、を非飽和領域で導通させる。そして、φlの電位
をvDDレイル、71の電位を7gllレベルに設定す
ることによ、り 、MOS )ランゾスタQ、が導通状
態、Q4が非導通状態となって出力信号φ。がvDDレ
ベル、¥。がv8.レベルとなる。その後、信号ψの電
位をvT以下に設定すると、MOSトランジスタQ、、
Q、は非導通状態となシ、前述した状態が維持される。
一方、出力を反転させる場合には、上記信号ψの電位を
「vDD+vT」以上ニ設定し、’di t’ VDD
V ヘ#、φ1をvanレベルにすればよい。
「vDD+vT」以上ニ設定し、’di t’ VDD
V ヘ#、φ1をvanレベルにすればよい。
ところで、形成し九MO8トランジスタが理想的であシ
、漏れ電流等が全く流れなければ、出る。しかし、実際
のMOS トランジスタでは、極くわずかであるが漏れ
電流が流れ、長時間に渡って次の入力信号が供給妊れな
いと、高電位側の出力電位が■DDレベルからかなシ低
下してしまう。そこで、第4図および第5図に示すよう
に、フリツプフロツプの出力ノードN、、N、にそれぞ
れMOS トランジスタとMOSキャノ4シタとから成
る電位補回路を設けている。
、漏れ電流等が全く流れなければ、出る。しかし、実際
のMOS トランジスタでは、極くわずかであるが漏れ
電流が流れ、長時間に渡って次の入力信号が供給妊れな
いと、高電位側の出力電位が■DDレベルからかなシ低
下してしまう。そこで、第4図および第5図に示すよう
に、フリツプフロツプの出力ノードN、、N、にそれぞ
れMOS トランジスタとMOSキャノ4シタとから成
る電位補回路を設けている。
第4図に示す回路では、フリツプフロツプの出力ノード
Nエ 、N、と電源vDD間にそれぞれ、MOS トラ
ンジスタQ*−Qa’C接続し、これらMOS トラン
ジスタQi 、Qsのゲートと上記出力ノードN1
、N、間にそれぞれ、電源vDDで導通設定されるMO
S トランジスタQy−Qse接続している。そして、
上記MO8トランジスタQ s 、Q a (D 5
’−)側’ ”Ns −Na K’cれぞれ、MO
SキャパシタCx 、Cxに介して同一チップ内で生
成されるパルス信号S+fr:供給するようになってい
る。
Nエ 、N、と電源vDD間にそれぞれ、MOS トラ
ンジスタQ*−Qa’C接続し、これらMOS トラン
ジスタQi 、Qsのゲートと上記出力ノードN1
、N、間にそれぞれ、電源vDDで導通設定されるMO
S トランジスタQy−Qse接続している。そして、
上記MO8トランジスタQ s 、Q a (D 5
’−)側’ ”Ns −Na K’cれぞれ、MO
SキャパシタCx 、Cxに介して同一チップ内で生
成されるパルス信号S+fr:供給するようになってい
る。
次に、上記のような構成の電位補償回路の動作を説明す
る。今、フリツプフロツプの出力信号φ。が高電位であ
るとすると、出力信号φ。
る。今、フリツプフロツプの出力信号φ。が高電位であ
るとすると、出力信号φ。
のvsIlレベルからvDDレベルへの立ち上がシ時1
MO8トランジスタQ、が導通ずるので、ノードN、か
らこのMOS トランジスタQsfi”介してノードN
4へ電荷が供給される。これによって、ノードN4の電
位(MOS トランジスタQ、のゲート電位)は「VD
+)−vT」に充電される。そして、出力信号φ。がr
VDn−V7コレベル以上に上昇すると上記MO8)ラ
ンゾスタQ6は非導通状態となって、ノードN4に充電
された電荷が保持される。
MO8トランジスタQ、が導通ずるので、ノードN、か
らこのMOS トランジスタQsfi”介してノードN
4へ電荷が供給される。これによって、ノードN4の電
位(MOS トランジスタQ、のゲート電位)は「VD
+)−vT」に充電される。そして、出力信号φ。がr
VDn−V7コレベル以上に上昇すると上記MO8)ラ
ンゾスタQ6は非導通状態となって、ノードN4に充電
された電荷が保持される。
このような状態において、何らかの原因で出力信号φ。
の電位がvDDレベルからΔV(<vT)だけ低下した
とする。この時、MOS トランジスタQ、は非導通状
態でろ)、ノードN4に充電された電荷がここに閉じ込
められている。そして、ノセルス信号Sが上昇してvD
Dレベルに近づくと、ノードN4の電位もこれに伴なっ
て上昇CMOSキャパシタC8の容量結合による)し、
「vDD+vT」以上になる。これによって、MOSト
ランジスタQ、が導通し、ノードN、の電位(出力信号
φ。)が上昇してvDDレベルに引き上げられる。この
際、たとえパルス信号S01サイクルの間に出力信号φ
。をvDDレベルに戻しきれなくても、ノードN2の電
位が短時間で「vDD−vT」より低下することはない
ので、パルス信号Sの何サイクルか後には出力信号φ。
とする。この時、MOS トランジスタQ、は非導通状
態でろ)、ノードN4に充電された電荷がここに閉じ込
められている。そして、ノセルス信号Sが上昇してvD
Dレベルに近づくと、ノードN4の電位もこれに伴なっ
て上昇CMOSキャパシタC8の容量結合による)し、
「vDD+vT」以上になる。これによって、MOSト
ランジスタQ、が導通し、ノードN、の電位(出力信号
φ。)が上昇してvDDレベルに引き上げられる。この
際、たとえパルス信号S01サイクルの間に出力信号φ
。をvDDレベルに戻しきれなくても、ノードN2の電
位が短時間で「vDD−vT」より低下することはない
ので、パルス信号Sの何サイクルか後には出力信号φ。
をvDDレベルに補償できる。
なお、上述し念補償動作時、ノードN、はvsgレベル
であ、9 、 MOS トランジスタQ、の導通によシ
ノードN、もvssレベルとなる。従って、パルス信号
SがvDDレベルとなってもMOSトランジスタQ、は
非導通状態であシ、出力信号φ。のvs8レベルは維持
される。
であ、9 、 MOS トランジスタQ、の導通によシ
ノードN、もvssレベルとなる。従って、パルス信号
SがvDDレベルとなってもMOSトランジスタQ、は
非導通状態であシ、出力信号φ。のvs8レベルは維持
される。
第5図に示″j電位補償回路も前記第4図の回路と基本
的には同じであるが、MOS トランジスタQ、、Q、
のデートを電源■DDではなく、出カッ−1’N、、N
1に接続している点のみが異なる。すなわち、MOSト
ランジスタQ、のゲートをノードN、に、MOS トラ
ンジスタQ、のゲートをノードN1にそれぞれ接続して
いる。このように接続すると、ノードN、、N、の充電
は、入力信号φ1がVssレベルからvDDレベルへ、
φIカvDDレベルカラ■88レベルへト変化シ、結果
的に出力信号φ。がv8sレベルがらvDDレベル、φ
0がvDDレベルかうvslIレベルへと反転スる過渡
期に行なわれる。そして、出方信号φ。が■DDレベル
となるとノードN4も「vDD−vT」程度の電位に設
定てれろ。このように出方が設定された時、MOS )
ランゾスタQ、のケ゛−ト電位はvSsレベルであるの
で、このMOS トランジスタQ、は非導通状態である
。それゆえ、出力信号φ。の′電位が低下した場合には
、前記第4図の回路と同様にして電位の低下を補償でき
る。
的には同じであるが、MOS トランジスタQ、、Q、
のデートを電源■DDではなく、出カッ−1’N、、N
1に接続している点のみが異なる。すなわち、MOSト
ランジスタQ、のゲートをノードN、に、MOS トラ
ンジスタQ、のゲートをノードN1にそれぞれ接続して
いる。このように接続すると、ノードN、、N、の充電
は、入力信号φ1がVssレベルからvDDレベルへ、
φIカvDDレベルカラ■88レベルへト変化シ、結果
的に出力信号φ。がv8sレベルがらvDDレベル、φ
0がvDDレベルかうvslIレベルへと反転スる過渡
期に行なわれる。そして、出方信号φ。が■DDレベル
となるとノードN4も「vDD−vT」程度の電位に設
定てれろ。このように出方が設定された時、MOS )
ランゾスタQ、のケ゛−ト電位はvSsレベルであるの
で、このMOS トランジスタQ、は非導通状態である
。それゆえ、出力信号φ。の′電位が低下した場合には
、前記第4図の回路と同様にして電位の低下を補償でき
る。
出力信号1゜が高電位の場合にも同様な補償を行なえる
のは言うまでもない。
のは言うまでもない。
このよう釦、高電位を長時間維持するための電位補償回
路を備えたフリップフロッグ回路は、上述したような一
定の条件内であれば電位補償が行なえる。しかし、例え
ば第4図に示した回路において出力信号φ。が高電位(
vDDレベル)であるとする。この時もしもφ。が[v
DD−vTJレベルよりも低下してしまうと、MOS
トランジスタQ8が導通してしまい、ノードN4の電位
が低下して、このノードN4に電荷の閑じ込めができな
い。このため、パルス信号SがVDDレベルに上昇して
もノードN4の電位が上昇せず、MOS トランジスタ
Q、が導通しないため、出力信号φ。の電位を回復きせ
ることができない欠点がある。もちろん、7oが高電位
の場合も同様である。
路を備えたフリップフロッグ回路は、上述したような一
定の条件内であれば電位補償が行なえる。しかし、例え
ば第4図に示した回路において出力信号φ。が高電位(
vDDレベル)であるとする。この時もしもφ。が[v
DD−vTJレベルよりも低下してしまうと、MOS
トランジスタQ8が導通してしまい、ノードN4の電位
が低下して、このノードN4に電荷の閑じ込めができな
い。このため、パルス信号SがVDDレベルに上昇して
もノードN4の電位が上昇せず、MOS トランジスタ
Q、が導通しないため、出力信号φ。の電位を回復きせ
ることができない欠点がある。もちろん、7oが高電位
の場合も同様である。
一方、第5図に示した回路において、出力信号φ。が高
電位の時、何らかの原因でノードN4の電位が低下する
と、MOS トランジスタQ、が非導通であるため、ノ
ードN4に電荷を供給できない。このため、ノードN4
の電位を回復させることができず、この結果、電位補償
回路が働かなくなる欠点がある。
電位の時、何らかの原因でノードN4の電位が低下する
と、MOS トランジスタQ、が非導通であるため、ノ
ードN4に電荷を供給できない。このため、ノードN4
の電位を回復させることができず、この結果、電位補償
回路が働かなくなる欠点がある。
このように、前述した第4図および第5図に示したフリ
ップフロッグ回路では、一定の条件内でしか電位の補償
ができなかった。また、この種の7リツプフロツグ回路
にあっては、電源投入時等の電気的な履歴のない時でも
出力の初期値を確定させる必要がある場合前記第4図お
よび第5図の回路は、完全に左右対称であるため、電気
的な履歴が全くなく、パルス信号Sだけ供給され、各信
号ψ、φt 、 Stがまだv8Bレベルの状態では、
電位補償回路のみで出力信号φ。、¥0の高低全確定さ
せることができない・このため、例えばカウンタ回路の
ように電源の投入直後でも出力を確定させる必要がある
回路に用いる際には、初期の出力電位全確定させるため
の回路を付加する必要があシ、回路が複雑化する欠点が
ある。
ップフロッグ回路では、一定の条件内でしか電位の補償
ができなかった。また、この種の7リツプフロツグ回路
にあっては、電源投入時等の電気的な履歴のない時でも
出力の初期値を確定させる必要がある場合前記第4図お
よび第5図の回路は、完全に左右対称であるため、電気
的な履歴が全くなく、パルス信号Sだけ供給され、各信
号ψ、φt 、 Stがまだv8Bレベルの状態では、
電位補償回路のみで出力信号φ。、¥0の高低全確定さ
せることができない・このため、例えばカウンタ回路の
ように電源の投入直後でも出力を確定させる必要がある
回路に用いる際には、初期の出力電位全確定させるため
の回路を付加する必要があシ、回路が複雑化する欠点が
ある。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、出力電位をその低下量に制約
されることなく補償でき、且つ回路を複雑化することな
く出力の初期値を確定できるすぐれたフリップフロッグ
回路を提供することである。
その目的とするところは、出力電位をその低下量に制約
されることなく補償でき、且つ回路を複雑化することな
く出力の初期値を確定できるすぐれたフリップフロッグ
回路を提供することである。
すなわち、この発明においては、上記の目的を達成する
ために、前記第5図の回路におけるMOS )ラン・ゾ
スタQ? 、Q、にそれぞれMOS )ランジスクを
並列接続し、これらのMOS トランジスタのゲートを
出力ノードN、、N、にそれぞれ接続することによシ出
力電位の低下量による補償の制約をなくするとともに、
MosキャパシタC,、C,のいずれか一方をfイグレ
ッシ目ン形のMOSキヤ・4シタ、他方全エンハンスメ
ント形のMOSキヤ・母シタによって形成することによ
シ、出力初期値の確定を可能にしている〇〔発明の実施
例〕 以下、この発明の一実施例について図面を参照して説明
する。第1図において、前記第5図と同一構成部には同
じ符号を付してその詳細な説明は省略する。すなわち、
MOS トランジスタQ、KMO8トランジスタQ、を
並列接続し、このMOS トランジスタQ、のゲート
i出力ノードN1に接続するとともに、MOS トラン
ジスタQ、にMOSトランジスタQIOを並列接続し、
このMOS トランジスタQ1゜のゲートを出力ノード
N、に接続している。また、出力ノードN1側のMOS
キャノ4シタC8にはエンハンスメント形、出力ノード
N*1lllのMOSキャパシタC4にはディプレッシ
ョン形のものを設けている。
ために、前記第5図の回路におけるMOS )ラン・ゾ
スタQ? 、Q、にそれぞれMOS )ランジスクを
並列接続し、これらのMOS トランジスタのゲートを
出力ノードN、、N、にそれぞれ接続することによシ出
力電位の低下量による補償の制約をなくするとともに、
MosキャパシタC,、C,のいずれか一方をfイグレ
ッシ目ン形のMOSキヤ・4シタ、他方全エンハンスメ
ント形のMOSキヤ・母シタによって形成することによ
シ、出力初期値の確定を可能にしている〇〔発明の実施
例〕 以下、この発明の一実施例について図面を参照して説明
する。第1図において、前記第5図と同一構成部には同
じ符号を付してその詳細な説明は省略する。すなわち、
MOS トランジスタQ、KMO8トランジスタQ、を
並列接続し、このMOS トランジスタQ、のゲート
i出力ノードN1に接続するとともに、MOS トラン
ジスタQ、にMOSトランジスタQIOを並列接続し、
このMOS トランジスタQ1゜のゲートを出力ノード
N、に接続している。また、出力ノードN1側のMOS
キャノ4シタC8にはエンハンスメント形、出力ノード
N*1lllのMOSキャパシタC4にはディプレッシ
ョン形のものを設けている。
上記のような構成において出力電位の初期値設定動作を
説明する。電源投入の直後は、ノー)’N、、N4j?
よびN1.N、は各々v8.レベルである。またトラン
ジスタQr +Qs +Q@+Q1゜はいずれも非
導通である。キャパシタC3はエンハンスメント形キャ
パシタでありその閾値電圧V、’i0.5〜1.0Vに
設定しているのに対シ、キャノクシタC4はディプレッ
ション形であり、その閾値電圧■7がOv以下であるの
で、ノードN4の電位がv8sレベルでも導通している
。
説明する。電源投入の直後は、ノー)’N、、N4j?
よびN1.N、は各々v8.レベルである。またトラン
ジスタQr +Qs +Q@+Q1゜はいずれも非
導通である。キャパシタC3はエンハンスメント形キャ
パシタでありその閾値電圧V、’i0.5〜1.0Vに
設定しているのに対シ、キャノクシタC4はディプレッ
ション形であり、その閾値電圧■7がOv以下であるの
で、ノードN4の電位がv8sレベルでも導通している
。
従って、電源投入直後から働き始めるI?ルス信号Sが
正側(vDDレベル)へ振られると、ノードN4の電位
がノードN、の電位よシ先に上昇し始める。そして、ノ
ードN4の電位がMOS トランジスタQ6の閾値を圧
V、よシ高くなると、このMOS トランジスタQ、が
導通ずる。その後、ノードN、の電位がMOS トラン
ジスタQ、の閾値電圧■T5よシ高くなると、このMO
S トランジスタQ、も導通ずる。これによって、出力
ノードN、、N、の電位が共に上昇し始めるが、ノード
N、の電位上昇の方が早いため、MOSトランジスタQ
、が先に導通し、ノードN1の電位はvs8レベルに設
定され、ノードN、の電位はvDDレベルに向かって上
昇する。たとえSが1回v8BレベルからvDDレベル
へ上昇する間にN、の電位がV。Dレベルに達しない場
合でも、以下の過程を経て最終的にN2の電位をvDD
レベルにすることができる。
正側(vDDレベル)へ振られると、ノードN4の電位
がノードN、の電位よシ先に上昇し始める。そして、ノ
ードN4の電位がMOS トランジスタQ6の閾値を圧
V、よシ高くなると、このMOS トランジスタQ、が
導通ずる。その後、ノードN、の電位がMOS トラン
ジスタQ、の閾値電圧■T5よシ高くなると、このMO
S トランジスタQ、も導通ずる。これによって、出力
ノードN、、N、の電位が共に上昇し始めるが、ノード
N、の電位上昇の方が早いため、MOSトランジスタQ
、が先に導通し、ノードN1の電位はvs8レベルに設
定され、ノードN、の電位はvDDレベルに向かって上
昇する。たとえSが1回v8BレベルからvDDレベル
へ上昇する間にN、の電位がV。Dレベルに達しない場
合でも、以下の過程を経て最終的にN2の電位をvDD
レベルにすることができる。
すなわち、Sが”DDレベルから低下し始めるとN4の
電位も低下し始めるがN4の電位が1’−N、の電位−
vT」になるとQl。が導通してN2からN4へ1荷が
供給されるのでN4の電位はそれ以上低下することはな
い。またN2からN4へ供給される電荷はごく僅かであ
るため、N2の電位の低下はほとんど無視できる。この
ようにSが”DD→”ssと変化する間でもN、の電位
は低下することはない。またSが上昇に転じるとQ、を
通じて供給される電荷のおかげでN、の電位は再び上昇
に転じる。このときはN2の電位がv8sであシQ4は
完全に非導通であるからQ4を通じての電荷の放電もな
い。以上の様な過程をくり返して、Sの何サイクルか後
K u N ! Id、 VD oレベルに、N□はv
8sレベルになる。
電位も低下し始めるがN4の電位が1’−N、の電位−
vT」になるとQl。が導通してN2からN4へ1荷が
供給されるのでN4の電位はそれ以上低下することはな
い。またN2からN4へ供給される電荷はごく僅かであ
るため、N2の電位の低下はほとんど無視できる。この
ようにSが”DD→”ssと変化する間でもN、の電位
は低下することはない。またSが上昇に転じるとQ、を
通じて供給される電荷のおかげでN、の電位は再び上昇
に転じる。このときはN2の電位がv8sであシQ4は
完全に非導通であるからQ4を通じての電荷の放電もな
い。以上の様な過程をくり返して、Sの何サイクルか後
K u N ! Id、 VD oレベルに、N□はv
8sレベルになる。
このように、電源の投入時に電位補償回路を利用して出
力の初期設定ができる。従って、カウンタ回路等に用い
る際に、初期設定用の付加回路を設ける必要がなく、回
路の複雑化全抑制できる。なお、前記第1図の回路では
、出力信号φ。をvDDレベル、1゜をvssレベルに
初期設定する場合について説明したが、出力信号7゜ヲ
vDDレベル、φ。をvsIlし4ルに初期設定する場
合には、MOSキャパシタC3をディグレッジ肩ン形、
c4tエンノ・ンスメント形でそれぞれ形成すれば良い
。
力の初期設定ができる。従って、カウンタ回路等に用い
る際に、初期設定用の付加回路を設ける必要がなく、回
路の複雑化全抑制できる。なお、前記第1図の回路では
、出力信号φ。をvDDレベル、1゜をvssレベルに
初期設定する場合について説明したが、出力信号7゜ヲ
vDDレベル、φ。をvsIlし4ルに初期設定する場
合には、MOSキャパシタC3をディグレッジ肩ン形、
c4tエンノ・ンスメント形でそれぞれ形成すれば良い
。
次に、出力信号の高電位側の長時間保持動作について説
明する。ここでは、出力信号φ。全ノvDDレベル、ア
。ヲv8sレベルに保持するものとする。何らかの原因
にJD出力信号φ。の電位が「vDD−vT」以下に低
下したとしても、MOSトランジスタQ、。は非導通状
態であシ、この時MO8トランジスタQ、も非導通状態
なので、ノードN4の電位の低下が阻止される。従って
、パルス信号Sが高電位となった時、N4の電位も「v
DD十vT」以上となシ、MOS トランジスタQ6が
導通し、出力信号φ。ヲvDDレベルに回復させること
ができる。ま念N、の充電はφ。が高電位のときトラン
ジスタQ1゜を通じておこなわれそのときの電位は「v
DD−vT」である。
明する。ここでは、出力信号φ。全ノvDDレベル、ア
。ヲv8sレベルに保持するものとする。何らかの原因
にJD出力信号φ。の電位が「vDD−vT」以下に低
下したとしても、MOSトランジスタQ、。は非導通状
態であシ、この時MO8トランジスタQ、も非導通状態
なので、ノードN4の電位の低下が阻止される。従って
、パルス信号Sが高電位となった時、N4の電位も「v
DD十vT」以上となシ、MOS トランジスタQ6が
導通し、出力信号φ。ヲvDDレベルに回復させること
ができる。ま念N、の充電はφ。が高電位のときトラン
ジスタQ1゜を通じておこなわれそのときの電位は「v
DD−vT」である。
ところで、前記第1図に示した回路では、出力ノードN
4側のMOSキャパシタC1がディブレラシラン形、出
力ノードN、側のMOSキャパシタC8がエンハンスメ
ント形であり、左右非対称である。しかし、通常動作時
には出力信号φ0 + d□の電位はMOS トランジ
スタQ1 、Q。
4側のMOSキャパシタC1がディブレラシラン形、出
力ノードN、側のMOSキャパシタC8がエンハンスメ
ント形であり、左右非対称である。しかし、通常動作時
には出力信号φ0 + d□の電位はMOS トランジ
スタQ1 、Q。
のドレイン側から供給される入力信号φi、#Hによっ
て強制的に決定される。それゆえ、MOSキヤ・9シタ
C,、C,の非対称性が通常動作に悪影響を与えること
はない。
て強制的に決定される。それゆえ、MOSキヤ・9シタ
C,、C,の非対称性が通常動作に悪影響を与えること
はない。
第2図は、電圧履歴のない時に出力の初期化を行なった
場合の各ノードにおける電位の時間的変化を、第3図は
高電位側の出力電位が「VDD−vT」以下に低下した
場合の各ノードにおける電位の時間的変化全それぞれ示
しておシ、前記第4図に示したフリップフロップ回路と
、前記第1図に示したフリツプフロツプ回路とを比較し
て示している。第2図および第3図においては、電源電
圧vDD = 5.0 Vに設定しており、E、は前記
パルス信号Sの′電位、Vφ。は前記第1図の回路にお
ける出力信号φ。の電位、Vφ。′は前記グ第4図の回
路における出力信号φ。の電位である。第2図に示すよ
うに、前記第4図の回路では電源の投入時には初期設定
が困難であるのに対し、前記第1図の回路では1.0μ
冠程度で初期設定が行なわれている。
場合の各ノードにおける電位の時間的変化を、第3図は
高電位側の出力電位が「VDD−vT」以下に低下した
場合の各ノードにおける電位の時間的変化全それぞれ示
しておシ、前記第4図に示したフリップフロップ回路と
、前記第1図に示したフリツプフロツプ回路とを比較し
て示している。第2図および第3図においては、電源電
圧vDD = 5.0 Vに設定しており、E、は前記
パルス信号Sの′電位、Vφ。は前記第1図の回路にお
ける出力信号φ。の電位、Vφ。′は前記グ第4図の回
路における出力信号φ。の電位である。第2図に示すよ
うに、前記第4図の回路では電源の投入時には初期設定
が困難であるのに対し、前記第1図の回路では1.0μ
冠程度で初期設定が行なわれている。
また、第3図に示すように、前記第4図の回路では出力
電位が3.5v程度まで低下すると回復が困難であるの
に対し、前記第1図の回路では0.1μ冠程度で回復し
ている。
電位が3.5v程度まで低下すると回復が困難であるの
に対し、前記第1図の回路では0.1μ冠程度で回復し
ている。
上述し念ように、フリップフロップ回路の出力を補償す
る2つの電位補償回路全構成するMOSキャノ2シタの
一方全エンハンスメント形、他方をディグレッジ1ン形
にして電荷供給能力に差を生じさせ友ので、回路に履歴
のない時に出力の初期値を確定することができる。また
、高を位側の出力電位が低下しても導通することなく、
しかもノードNs 、Nak迅速に充電できるMOS
トランジスタQ、、Q、。全設けることによシ、出力
電位の低下量に関係なく、しかも早く電位を回復させる
ことができる。
る2つの電位補償回路全構成するMOSキャノ2シタの
一方全エンハンスメント形、他方をディグレッジ1ン形
にして電荷供給能力に差を生じさせ友ので、回路に履歴
のない時に出力の初期値を確定することができる。また
、高を位側の出力電位が低下しても導通することなく、
しかもノードNs 、Nak迅速に充電できるMOS
トランジスタQ、、Q、。全設けることによシ、出力
電位の低下量に関係なく、しかも早く電位を回復させる
ことができる。
以上説明したようにこの発明によれば、出力電位をその
低下量に制約されることなく補償でき、且つ回路を複雑
化することなく出力の初期値全確定できるすぐれたクリ
ップフロッグ回路が得られる。
低下量に制約されることなく補償でき、且つ回路を複雑
化することなく出力の初期値全確定できるすぐれたクリ
ップフロッグ回路が得られる。
第1図はこの発明の一実施例に係わるクリップフロッグ
回路を示す図、第2図および第3図はそれぞれ従来およ
びこの発明によるフリップフロップ回路の出力電位の変
化を比較して示す図、第4図および第5図はそれぞれ従
来のフリップフロッグ回路を示す図である。 71、φビ・・入力信号、N1 、N、・・・出力ノー
ド、vDD・・・電源(動作電源)、Q、、Q、・・・
第1、第2 MOS トランジスタ、Q、、Q□。・・
・第3、第4 MOS トランジスタ、Q、、Q、・・
・第5、第6 MOS トランジスタ、C,、C,、C
8・・・エンハンスメント型MOSキャパシタ、C4・
・・ディプレッシッン型MOSキャノ4シタ。 出願人代理人 弁理士 鈴 江 武 彦SS 第4図 7も 親
回路を示す図、第2図および第3図はそれぞれ従来およ
びこの発明によるフリップフロップ回路の出力電位の変
化を比較して示す図、第4図および第5図はそれぞれ従
来のフリップフロッグ回路を示す図である。 71、φビ・・入力信号、N1 、N、・・・出力ノー
ド、vDD・・・電源(動作電源)、Q、、Q、・・・
第1、第2 MOS トランジスタ、Q、、Q□。・・
・第3、第4 MOS トランジスタ、Q、、Q、・・
・第5、第6 MOS トランジスタ、C,、C,、C
8・・・エンハンスメント型MOSキャパシタ、C4・
・・ディプレッシッン型MOSキャノ4シタ。 出願人代理人 弁理士 鈴 江 武 彦SS 第4図 7も 親
Claims (1)
- 逆相の入力信号が供給されこれらの入力信号に基づいて
第1、第2の出力ノードの電位を設定するフリップフロ
ップ回路において、上記第1、第2の出力ノードと動作
電源間にそれぞれ接続される第1、第2のMOSトラン
ジスタと、これら第1、第2MOSトランジスタのゲー
トと上記第1、第2の出力ノード間に接続され、ゲート
が上記第1、第2の出力ノードに各々接続される第3、
第4MOSトランジスタと、上記第1MOSトランジス
タのゲートと第1の出力ノード間に接続されゲートが上
記第2の出力ノードに接続される第5のMOSトランジ
スタと、上記第2MOSトランジスタのゲートと第2の
出力ノード間に接続されゲートが第1の出力ノードに接
続される第6のMOSトランジスタと、上記第1MOS
トランジスタのゲートにゲート側の電極が接続され他方
の電極にパルス信号が供給されるエンハンスメント形の
MOSキャパシタと、上記第2MOSトランジスタのゲ
ートにゲート側の電極が接続され他方の電極に上記パル
ス信号が供給されるディプレッション形のMOSキャパ
シタとから成る電位補償回路を設けたことを特徴とする
フリップフロップ回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60156513A JPS6218112A (ja) | 1985-07-16 | 1985-07-16 | フリツプフロツプ回路 |
US06/884,629 US4678934A (en) | 1985-07-16 | 1986-07-11 | Flip-flop circuit |
KR1019860005704A KR900001802B1 (ko) | 1985-07-16 | 1986-07-15 | 플립플롭회로 |
EP86109745A EP0209844B1 (en) | 1985-07-16 | 1986-07-16 | Flip-flop circuit |
DE8686109745T DE3685376D1 (de) | 1985-07-16 | 1986-07-16 | Flip-flop-schaltung. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60156513A JPS6218112A (ja) | 1985-07-16 | 1985-07-16 | フリツプフロツプ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6218112A true JPS6218112A (ja) | 1987-01-27 |
JPH0232810B2 JPH0232810B2 (ja) | 1990-07-24 |
Family
ID=15629416
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60156513A Granted JPS6218112A (ja) | 1985-07-16 | 1985-07-16 | フリツプフロツプ回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4678934A (ja) |
EP (1) | EP0209844B1 (ja) |
JP (1) | JPS6218112A (ja) |
KR (1) | KR900001802B1 (ja) |
DE (1) | DE3685376D1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03219717A (ja) * | 1989-11-15 | 1991-09-27 | Nec Corp | 同期型rsフリップフロップ回路 |
US5032741A (en) * | 1990-06-04 | 1991-07-16 | Motorola, Inc. | CDCFL logic circuits having shared loads |
JPH0650608U (ja) * | 1992-12-25 | 1994-07-12 | 株式会社日立メディコ | 超音波断層装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4508980A (en) * | 1976-11-11 | 1985-04-02 | Signetics Corporation | Sense and refresh amplifier circuit |
DE2824727A1 (de) * | 1978-06-06 | 1979-12-13 | Ibm Deutschland | Schaltung zum nachladen der ausgangsknoten von feldeffekt-transistorschaltungen |
US4239993A (en) * | 1978-09-22 | 1980-12-16 | Texas Instruments Incorporated | High performance dynamic sense amplifier with active loads |
US4250412A (en) * | 1979-03-05 | 1981-02-10 | Motorola, Inc. | Dynamic output buffer |
JPS56122526A (en) * | 1980-03-03 | 1981-09-26 | Fujitsu Ltd | Semiconductor integrated circuit |
JPS58133024A (ja) * | 1982-02-03 | 1983-08-08 | Nec Corp | バツフア回路 |
US4542310A (en) * | 1983-06-29 | 1985-09-17 | International Business Machines Corporation | CMOS bootstrapped pull up circuit |
US4547685A (en) * | 1983-10-21 | 1985-10-15 | Advanced Micro Devices, Inc. | Sense amplifier circuit for semiconductor memories |
-
1985
- 1985-07-16 JP JP60156513A patent/JPS6218112A/ja active Granted
-
1986
- 1986-07-11 US US06/884,629 patent/US4678934A/en not_active Expired - Lifetime
- 1986-07-15 KR KR1019860005704A patent/KR900001802B1/ko not_active IP Right Cessation
- 1986-07-16 EP EP86109745A patent/EP0209844B1/en not_active Expired - Lifetime
- 1986-07-16 DE DE8686109745T patent/DE3685376D1/de not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0209844A3 (en) | 1989-08-23 |
JPH0232810B2 (ja) | 1990-07-24 |
EP0209844A2 (en) | 1987-01-28 |
KR870001600A (ko) | 1987-03-14 |
EP0209844B1 (en) | 1992-05-20 |
KR900001802B1 (ko) | 1990-03-24 |
US4678934A (en) | 1987-07-07 |
DE3685376D1 (de) | 1992-06-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |