JPS5884529A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPS5884529A JPS5884529A JP18395481A JP18395481A JPS5884529A JP S5884529 A JPS5884529 A JP S5884529A JP 18395481 A JP18395481 A JP 18395481A JP 18395481 A JP18395481 A JP 18395481A JP S5884529 A JPS5884529 A JP S5884529A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- node
- mos
- supply voltage
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、Ｍｏｓ集積回路に使用しても好適な遅延回
路に関するものである。
路に関するものである。
第１図は従来の遅延回蕗の回路図、第２図はその動作説
明のための各部電圧波形図であるＬ第１図において、（
１）は電源電圧ＶＣＣが印加される電源端子、（２）は
第２図（ａ）に示す第１の入力信号φムが入力される第
１の入力端子、（３）は第２図（ｂ）に示す第２の入力
信号φＢが入力される第２の入力端子、（４）はドレイ
ンが電源端子（１）に接続されゲートが第１の入力端子
（２）に接続されソースが第１のノード（５）に接続さ
れる第１のＭＯＥＩ）ランジスタ、（６）はドのノード
（８）に接続された第２のＭＯＳ ）ランジスタ、（９
）はドレインが第２のノード（８３に接続されゲーート
が第２の入力端子（３）に接続されソースがアースに接
続された第３のＭＯＳ）ランジスタ、叫はドレインが電
源端子（１）に接続されゲートが第１のノード（５）に
接続されソースが第２のノード（８ンに接続された第４
のＭｏ８）ランジスタ、（川は出力端子（７）の載荷容
量である。
明のための各部電圧波形図であるＬ第１図において、（
１）は電源電圧ＶＣＣが印加される電源端子、（２）は
第２図（ａ）に示す第１の入力信号φムが入力される第
１の入力端子、（３）は第２図（ｂ）に示す第２の入力
信号φＢが入力される第２の入力端子、（４）はドレイ
ンが電源端子（１）に接続されゲートが第１の入力端子
（２）に接続されソースが第１のノード（５）に接続さ
れる第１のＭＯＥＩ）ランジスタ、（６）はドのノード
（８）に接続された第２のＭＯＳ ）ランジスタ、（９
）はドレインが第２のノード（８３に接続されゲーート
が第２の入力端子（３）に接続されソースがアースに接
続された第３のＭＯＳ）ランジスタ、叫はドレインが電
源端子（１）に接続されゲートが第１のノード（５）に
接続されソースが第２のノード（８ンに接続された第４
のＭｏ８）ランジスタ、（川は出力端子（７）の載荷容
量である。
なお、第２図（０）は第２のノード（８）における電圧
ｖ８の成圧波形を示し、第２図（ｄ）は第１のノード（
５）における電圧ｖ５の電圧波形を示す。
ｖ８の成圧波形を示し、第２図（ｄ）は第１のノード（
５）における電圧ｖ５の電圧波形を示す。
次に、上記遅延回路の動作について第２図（ａ）〜第２
図（ｄ）を参照して説明する。まず、初期状態において
第１の入力信号φ、はＩＩＨ１１レベル、第２の入力信
号φ、はＩＩＬ１１レベルである。このとき、第２のＭ
ＯＢ ）ランジスタ（Ｍｏ８Ｔ）（６）および第３のＭ
ＯＢＴ（９）はオフ状態であり、第１のノード（５）は
第１のＭｏ８Ｔ（４）を通してｖＣＣ”ｔＨ（ここでＶ
ＴＩＩはＭｏ８Ｔのしきい値電圧である）に、また′ｓ
２０ノード（８）は第４のＭｏ８Ｔ（ＩＱを通してＶ。
図（ｄ）を参照して説明する。まず、初期状態において
第１の入力信号φ、はＩＩＨ１１レベル、第２の入力信
号φ、はＩＩＬ１１レベルである。このとき、第２のＭ
ＯＢ ）ランジスタ（Ｍｏ８Ｔ）（６）および第３のＭ
ＯＢＴ（９）はオフ状態であり、第１のノード（５）は
第１のＭｏ８Ｔ（４）を通してｖＣＣ”ｔＨ（ここでＶ
ＴＩＩはＭｏ８Ｔのしきい値電圧である）に、また′ｓ
２０ノード（８）は第４のＭｏ８Ｔ（ＩＱを通してＶ。
Ｃ”ＴＭにプリチャージされている。次に時点ｔ１にお
いて、第１の入力信号φ、が一１Ｈ−ルベルからＩＩＬ
Ｉ＋レベルになると第１のＭｏ ８ Ｔ （４）はオフ
状態になるが、第１のノード（５）の電位ｖ５はＶ。ｃ
−■□のままである。次に時点ｔ２において第２の入力
信号φ１が１１１，１１レベルからＩＩＨＩ−レベルに
なると第２のＭ ＯＳ Ｔ （６）と第３のＭ Ｏ８Ｔ
（９）とがオフ状態となり、これらのＭｏ８Ｔを通し
て第１のノー、ド（５）の電位ｖ５は放電する。しか踵
このとき第４のＭｏ８Ｔ（ＩＱもオン状態となり、第３
のＭｏ８Ｔ（９）には第１のノード（５）からの放電電
流と、第４のＭｏ８ＴαＱを通して電源端子（１）から
の電流も流れ込むので、第１のノード（５）の電位のｖ
５放電速度は遅くなる。時点ｔ３において第１のノード
（５）の電位のＶ放電が完了すると第４のＭ Ｏ８Ｔ
（１１はオフ状態となる。第２の入力信号φ１がＩＩＬ
１１レベルから１１ Ｈ１ルベルになってから第１のノ
ード（５）電位のｖ５の放電が完了されるまでの遅延時
間ｔＪ−ｔ２は、各ＭＯ８Ｔ（６）＊ （９）−α１の
チャネル幅によって制御することかできるび しかしながら、従来の遅延回路では何らかの理由により
電源電圧ｖＣＣのレベルが低下したとき、遅延回路が動
作しなくなる可能性がめったＯこの欠点を第３図（＆）
〜第３図（ｅ）を参照して説明する。
いて、第１の入力信号φ、が一１Ｈ−ルベルからＩＩＬ
Ｉ＋レベルになると第１のＭｏ ８ Ｔ （４）はオフ
状態になるが、第１のノード（５）の電位ｖ５はＶ。ｃ
−■□のままである。次に時点ｔ２において第２の入力
信号φ１が１１１，１１レベルからＩＩＨＩ−レベルに
なると第２のＭ ＯＳ Ｔ （６）と第３のＭ Ｏ８Ｔ
（９）とがオフ状態となり、これらのＭｏ８Ｔを通し
て第１のノー、ド（５）の電位ｖ５は放電する。しか踵
このとき第４のＭｏ８Ｔ（ＩＱもオン状態となり、第３
のＭｏ８Ｔ（９）には第１のノード（５）からの放電電
流と、第４のＭｏ８ＴαＱを通して電源端子（１）から
の電流も流れ込むので、第１のノード（５）の電位のｖ
５放電速度は遅くなる。時点ｔ３において第１のノード
（５）の電位のＶ放電が完了すると第４のＭ Ｏ８Ｔ
（１１はオフ状態となる。第２の入力信号φ１がＩＩＬ
１１レベルから１１ Ｈ１ルベルになってから第１のノ
ード（５）電位のｖ５の放電が完了されるまでの遅延時
間ｔＪ−ｔ２は、各ＭＯ８Ｔ（６）＊ （９）−α１の
チャネル幅によって制御することかできるび しかしながら、従来の遅延回路では何らかの理由により
電源電圧ｖＣＣのレベルが低下したとき、遅延回路が動
作しなくなる可能性がめったＯこの欠点を第３図（＆）
〜第３図（ｅ）を参照して説明する。
なお、第３図（ａ）は電源電圧Ｖ。０の波形、第３図
′（ｂ）はｇｔの入力信号φ、の波形、第３図（
０）は第２の入力信号φ、の波形、第３図（ｄ）は第２
０ノード（８）における電圧ｖ８の波形、第３図（θ）
は第１のノード（５）における−圧Ｖ’５の波形を示す
。
′（ｂ）はｇｔの入力信号φ、の波形、第３図（
０）は第２の入力信号φ、の波形、第３図（ｄ）は第２
０ノード（８）における電圧ｖ８の波形、第３図（θ）
は第１のノード（５）における−圧Ｖ’５の波形を示す
。
いま、電源電圧ｖ０゜のレベルがＶ。ａｍで、第１の入
力信号φ、がＩＩＨ１１レベル、第２の入力信号φ、が
ＩＩＬＩＩレベルであるとする。このとき第１０ノード
（５）は”ＣＣＨｖ、、 ％ ｇ ２のメート（８）は
ｖｃｃａ ”ＶＴＩＩ Ｋ フＩ） チャージされて
いる。時点ｔ。において何らかの軸により電源電圧Ｖ。
力信号φ、がＩＩＨ１１レベル、第２の入力信号φ、が
ＩＩＬＩＩレベルであるとする。このとき第１０ノード
（５）は”ＣＣＨｖ、、 ％ ｇ ２のメート（８）は
ｖｃｃａ ”ＶＴＩＩ Ｋ フＩ） チャージされて
いる。時点ｔ。において何らかの軸により電源電圧Ｖ。
０のレベルがＶ。ＣＭからＶ。。Ｌ（ｖｏ。８−ＶｃＣ
Ｌ＞＞Ｖ□）に低下したとすると、第１の入力値゛号φ
□のＩＩＨ１１レベルも■。。、からＶ。ＣＬに低下す
るので、第１のＭ Ｏ８Ｔ（４）はオフ状態となり、第
１のノード（５）の電位ｖ５はｖｏ。ウーｖＴｌｌに保
たれ、第２のノード（８）の電位ｖ８はｖｏ。１となる
Ｏこの状態で第１の入力信号φ、がＩＩＬ１１レベルに
なった後、時点ｔ２に第２の入力信号φ、がＩＩ ＨＩ
Ｉレベル（ｖＣＣＬ）になると、第３のＭ Ｏ８Ｔ（９
）と第４のＭｏ８Ｔ（Ｌ（ｌとがオン状態になる０この
とき、第４のＭｏ８Ｉ’四のゲート電位はｖ。ｏｌＩ−
ｖ□でｉｇ３のＭｏ８Ｔ（９）のゲート１圧ｖｅｅｌよ
りも高゛いので、第２０ノード（８）はトランジスタ（
ＩＱを通して強くプルアップされ、第２０ノード（８）
の電位ｖ８がｖｃｃＬ−■□よりも低くならない可能性
がある。このような状態になると第１のノード（５）の
電位ｖ５は放電されないので、遅延回路は動作しない。
Ｌ＞＞Ｖ□）に低下したとすると、第１の入力値゛号φ
□のＩＩＨ１１レベルも■。。、からＶ。ＣＬに低下す
るので、第１のＭ Ｏ８Ｔ（４）はオフ状態となり、第
１のノード（５）の電位ｖ５はｖｏ。ウーｖＴｌｌに保
たれ、第２のノード（８）の電位ｖ８はｖｏ。１となる
Ｏこの状態で第１の入力信号φ、がＩＩＬ１１レベルに
なった後、時点ｔ２に第２の入力信号φ、がＩＩ ＨＩ
Ｉレベル（ｖＣＣＬ）になると、第３のＭ Ｏ８Ｔ（９
）と第４のＭｏ８Ｔ（Ｌ（ｌとがオン状態になる０この
とき、第４のＭｏ８Ｉ’四のゲート電位はｖ。ｏｌＩ−
ｖ□でｉｇ３のＭｏ８Ｔ（９）のゲート１圧ｖｅｅｌよ
りも高゛いので、第２０ノード（８）はトランジスタ（
ＩＱを通して強くプルアップされ、第２０ノード（８）
の電位ｖ８がｖｃｃＬ−■□よりも低くならない可能性
がある。このような状態になると第１のノード（５）の
電位ｖ５は放電されないので、遅延回路は動作しない。
この発明は以上のような点に鑑みてなされたもので、電
源電圧が変化しても正常に動作する遅延回路を提供する
ことを目的としている０このような目的を達成するため
、この発明はドレインが電源端子に接続され、ゲートお
よびソースが前記の第１のノード（５）に接続されたク
ランプＭＯ８Ｔを設けたものであり、以下実施例を用い
て説明する。
源電圧が変化しても正常に動作する遅延回路を提供する
ことを目的としている０このような目的を達成するため
、この発明はドレインが電源端子に接続され、ゲートお
よびソースが前記の第１のノード（５）に接続されたク
ランプＭＯ８Ｔを設けたものであり、以下実施例を用い
て説明する。
第４図はこの発明に係る遅延回路の一実施例を示す回路
図でめる０同図において、従来例と同等部分は同一符号
で示し、その説明を省略する。（１′４はドレインが電
源端子（１）に接続され、ゲートおよびソースが第１の
ノード（５）に接続されたクランプ用の＃Ｉ５のＭＯ６
１Ｔでめる０ 次に上記構成に係るこの実施例の遅延回路の動作につい
て説明するが、電源電圧ｖｃｃのレベル変動のない場合
については第１図の動作と同一である０ 次に何らかの理由により、電源電圧ｖｃｃのレベルがＶ
。ＣＨＩからｖｃｏＬに低下した場合、クランプ用の第
５のＭ Ｏ８Ｔ（Ｉ匂痴オン状態となシ、第１のノード
（５）の電位ＶｓはＶ。ＣＬ＋ｖＴＨにクランプされる
。このため、第１の入力信号φ、が１ｌＬＩ−レベルに
なった後、第２の入力信号φ、がＩＩ ＨＩＩレベルに
なったとき、第４のＭＯ８ＴＱＱのゲート電位は、第３
のＭＯ８Ｔ（９）のゲート電位よりもＶ□高いだけなの
で第１のノード（５）の電位ｖ５は徐々に放電されて遅
延回路は正常に動作する。
図でめる０同図において、従来例と同等部分は同一符号
で示し、その説明を省略する。（１′４はドレインが電
源端子（１）に接続され、ゲートおよびソースが第１の
ノード（５）に接続されたクランプ用の＃Ｉ５のＭＯ６
１Ｔでめる０ 次に上記構成に係るこの実施例の遅延回路の動作につい
て説明するが、電源電圧ｖｃｃのレベル変動のない場合
については第１図の動作と同一である０ 次に何らかの理由により、電源電圧ｖｃｃのレベルがＶ
。ＣＨＩからｖｃｏＬに低下した場合、クランプ用の第
５のＭ Ｏ８Ｔ（Ｉ匂痴オン状態となシ、第１のノード
（５）の電位ＶｓはＶ。ＣＬ＋ｖＴＨにクランプされる
。このため、第１の入力信号φ、が１ｌＬＩ−レベルに
なった後、第２の入力信号φ、がＩＩ ＨＩＩレベルに
なったとき、第４のＭＯ８ＴＱＱのゲート電位は、第３
のＭＯ８Ｔ（９）のゲート電位よりもＶ□高いだけなの
で第１のノード（５）の電位ｖ５は徐々に放電されて遅
延回路は正常に動作する。
第５図にｖｃｏのレベルが９ｖから４．５ｖに低下した
ときの第１図の回路の出力信号波形（イ）と第４図の回
路の出力信号波形（ロ）との１コンピユータシミユレー
シヨン結果を示す。ただし、ＭＯ８Ｔのチャネル長はす
べて３μｍ１第１のＭ ＯＢ Ｔ（４）のチャネル幅は
３０μｍ、その他（７） Ｍｏ ８ Ｔ（６） ｅ （
９） Ｉ Ｑ’）およびｔｅａのｆ−Ｖネル幅は７μｍ
、出力負荷容量は０．５ｐｌＦとした。
ときの第１図の回路の出力信号波形（イ）と第４図の回
路の出力信号波形（ロ）との１コンピユータシミユレー
シヨン結果を示す。ただし、ＭＯ８Ｔのチャネル長はす
べて３μｍ１第１のＭ ＯＢ Ｔ（４）のチャネル幅は
３０μｍ、その他（７） Ｍｏ ８ Ｔ（６） ｅ （
９） Ｉ Ｑ’）およびｔｅａのｆ−Ｖネル幅は７μｍ
、出力負荷容量は０．５ｐｌＦとした。
この結果から第１図の従来回路は正常に動作しないが、
第４図のこの実施例の回路は正常に動作をすることが判
る。
第４図のこの実施例の回路は正常に動作をすることが判
る。
以上詳述したように、この発明になる遅延回路ではクラ
ンプ用の第５のＭＯ８Ｔを設は第２の入力信号が−ＩＨ
ＩＩレベルになるまで第１のノードの電位を電源電圧の
変動に応じてその電源電圧近傍にクランプするので、電
源電圧が変動Ｏても正常に遅延動作をする。
ンプ用の第５のＭＯ８Ｔを設は第２の入力信号が−ＩＨ
ＩＩレベルになるまで第１のノードの電位を電源電圧の
変動に応じてその電源電圧近傍にクランプするので、電
源電圧が変動Ｏても正常に遅延動作をする。
第１図は従来の遅延回路を示す回路図、第２図はこの従
来回路の動作を説明するための各部電圧波形図、第３図
は従来回路の電源電圧低下による動作不能状態を説明す
るための各部電圧波形図、第４図はこの鞄明の一実施例
を示す回路図、第５図は第１図の従来例と第４図のこの
実施例との動作ｔ−コンピュータシミュレーションした
結果を示す各部波形図である。 図において、（１）は電源端子、（２）は第１の入力端
子、（３）は第２の入力端子、（４）は第１のＭＯ８Ｔ
、（５）は第１０ノード、（６）は第２のＭＯ８Ｔ、（
７）は出力端子、（８）は第２のノード、（９）は第３
のＭＯ８Ｔ、αＯは第４のＭＯ８Ｔ、（ｌ乃は第５めＭ
Ｏ８Ｔである０なお、図中同一符号は同一または相当部
分を示す０ 代理人 葛舒信−（外１名） 第１図 第２図 第３図 １゜ 第４図 特許庁ｒミ官殿 １．。−２事件の表示 特願昭ａ６−１８３９５
４号２、発明の名称 遷 延 回 路３、補正を
する者 す、 補正の対象 明細書の発明の詳細な説明の― ６、補正の内容
来回路の動作を説明するための各部電圧波形図、第３図
は従来回路の電源電圧低下による動作不能状態を説明す
るための各部電圧波形図、第４図はこの鞄明の一実施例
を示す回路図、第５図は第１図の従来例と第４図のこの
実施例との動作ｔ−コンピュータシミュレーションした
結果を示す各部波形図である。 図において、（１）は電源端子、（２）は第１の入力端
子、（３）は第２の入力端子、（４）は第１のＭＯ８Ｔ
、（５）は第１０ノード、（６）は第２のＭＯ８Ｔ、（
７）は出力端子、（８）は第２のノード、（９）は第３
のＭＯ８Ｔ、αＯは第４のＭＯ８Ｔ、（ｌ乃は第５めＭ
Ｏ８Ｔである０なお、図中同一符号は同一または相当部
分を示す０ 代理人 葛舒信−（外１名） 第１図 第２図 第３図 １゜ 第４図 特許庁ｒミ官殿 １．。−２事件の表示 特願昭ａ６−１８３９５
４号２、発明の名称 遷 延 回 路３、補正を
する者 す、 補正の対象 明細書の発明の詳細な説明の― ６、補正の内容
Claims (1)
- ドレインが電源端子に接続されゲートか第１の入力端子
に接続されソースが第１０ノードに接続された第１のＭ
ＯＳ ）ランジスタと、ドレインが上記第１のノードお
よび出力端子に接続されゲートが第２の入力端子に接続
されソースが第２のノードに接続された第２のＭ０８ト
ランジスタと、ドレインが上記第２のノードに接続され
ゲートが上記第２の入力端子に接続されソースがアース
に接続された第３のＭＯＳトランジスタと、ドレインが
上記電源端子に接続されゲートが上記第１のノードに接
続されソースが上記第２０ノードに接続された第４のＭ
ＯＳ ）ランジスタと、ドレインが上記電源端子に接続
されゲートおよびソースが上記第１のノードに接続され
たクランプ用の纂５のＭＯ１３トランジスタとを備えた
ことを特徴とする遅延回路０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18395481A JPS5884529A (ja) | 1981-11-16 | 1981-11-16 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18395481A JPS5884529A (ja) | 1981-11-16 | 1981-11-16 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5884529A true JPS5884529A (ja) | 1983-05-20 |
Family
ID=16144715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18395481A Pending JPS5884529A (ja) | 1981-11-16 | 1981-11-16 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5884529A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0479699A2 (en) * | 1990-10-03 | 1992-04-08 | International Business Machines Corporation | Self-biasing timing circuit |
| US6109487A (en) * | 1999-02-12 | 2000-08-29 | Dart Industries Inc. | Container with dispensing assembly |
-
1981
- 1981-11-16 JP JP18395481A patent/JPS5884529A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0479699A2 (en) * | 1990-10-03 | 1992-04-08 | International Business Machines Corporation | Self-biasing timing circuit |
| US6109487A (en) * | 1999-02-12 | 2000-08-29 | Dart Industries Inc. | Container with dispensing assembly |
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