KR900001802B1 - 플립플롭회로 - Google Patents

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KR900001802B1
KR900001802B1 KR1019860005704A KR860005704A KR900001802B1 KR 900001802 B1 KR900001802 B1 KR 900001802B1 KR 1019860005704 A KR1019860005704 A KR 1019860005704A KR 860005704 A KR860005704 A KR 860005704A KR 900001802 B1 KR900001802 B1 KR 900001802B1
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고이찌 마고메
하루끼 도다
히로유끼 고이누마
히로시 사하라
기미노부 스즈끼
시게오 오이시마
겐지 고마쯔
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가부시끼가이샤 도오시바
와타리 스기이찌로
도오시바 마이크로-컴퓨터 엔지니어링 코오포레이션
야마모또 히로시
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Abstract

내용 없음.

Description

플립플롭회로
제1도는 다이나믹형 RAM에 대한 재충전제어회로의 일부를 나타내는 회로도.
제2a도 내지 제2c도는 제1도에 도시된 재충전제어회로의 동작을 설명하기 위한 타이밍 챠트.
제3도는 재충전제어회로에서 카운터를 구성하기 위한 종래의 플립플롭회로를 나타내는 회로도.
제4도는 제3도에 도시된 플립플롭회로에 유사한 종래의 플립플롭회로를 나타내는 회로도.
제5도는 본 발명의 1실시예에 관한 플립플롭회로를 나타내는 회로도.
제6도는 제5도에 도시된 플립플롭회로의 프리셋트 동작 특성을 나타내는 그래프.
제7도는 제5도에 도시된 플립플롭회로의 출력신호 유지특성을 나타내는 그래프.
* 도면의 주요부분에 대한 부호의 설명
10 : 메모리셀어레이 12 : 행디코도
14 : 어드레스카운터 14-1--14-N : 렌지스터단
EN : 이네이블신호 Ø0,Ø0: 클록신호
IN, IN : 입력단자 Q1∼Q10: MOS트랜지스터
OUT, OUT : 출력단자 N1∼N4: 접속점(node)
S : 펄스입력단자 C1∼C4: MOS캐패시터
20 : 랫치부 30A, 30B : 제1, 제2전위보상부
VDD, VSS: 전원단자
본 발명은 예를 들어 카운터를 구성시켜 주기 위한 플립플롭회로에 관한 것이다.
일반적으로 다이나믹형 RAM이 기억데이터의 재충전(Refresh)을 필요로 한다는 것은 널리 알려져 있는 바, 제1도는 다이나믹형 RAM에 대한 재충전제어회로를 부분적으로 나타낸 것으로서, 다이나믹형 RAM의 메모리셀은 반도체 칩위에서 매트릭스 형태로 배열되어 제1도에 도시된 메모리셀어레이(10)를 구성하고, 상기 메모리셀어레이(10)의 행은 행디코더(12)에 의해 선택되고 있다.
한편, 재충전동작에서는 메모리셀의 내용이 선택되는 행내에서 동시에 오래된 데이터와 동일 논리값의 새로운 데이터로 갱신되고, 재충전제어회로는 행디코더(12)에 메모리셀어레이(10)의 행어드레스를 순차적으로 지정하기 위한 어드레스 카운터(14)를 구비하게 된다. 또한 상기 어드레스 카운터(14)는 직렬로 접속된 레지스터단(register stage : 14-1--14-N)으로 구성되고, 상기 레지스터단(14-1--14-N)의 출력단자는 행디코더(12)에 병렬로 접속되어 재충전어드레스신호를 공급하게 하는 한편, 제1도에 도시된 이네이블신호(EN)는 다이나믹형 RAM이 재충전모우드로 될때 레지스터단(14-1--14-N)으로 공급되며, 또 클록신호(Ø0)(Ø0)는 서로 상보적인 관계로 유지하면서 레지스터단(14-1)에 공급된다.
예컨대 레지스터단(14-1)은 제2a도에 도시된 클록신호(Ø0)가 내려가는 부분에서 응답하여 제2b도에 도시된 출력신호(Ø1)를 발생시키고, 또 레지스터단(14-2)은 제2b도에 도시된 클록신호(Ø1)가 내려가는 부분에서 응답하여 제2c도에 도시된 출력신호(Ø2)를 발생시킨다. 즉, 재충전 어드레스 클록신호(Ø0)(Ø0)의 논리값이 반전될 때마다 증가되므로 상기 레지스터단(14-1,14-2---)은 각각 압력신호(Ø0,Ø0,Ø1,Ø1,----)의 논리값이 변화되지 않는 동안과 이네이블신호가 공급되지 않는 동안에 출력신호(Ø1,Ø1,Ø2,Ø2,----)의 논리값을 유지시켜야 한다.
종래의 레지스터단(14-1--14-N)은 예컨대 제3도 또는 제4도에 도시된 플립플롭회로를 구비하고 있는 바, 제3도 및 제4도에 도시된 플립플롭회로에서는 VDD레벨(5V) 및 VSS레벨(=0V)중 한쪽레벨의 전위가 예컨대 클록신호(Ø0)(Ø0)에 따라 입력단자(IN)(IN)로 설정되게 되고, 여기서 입력단자(IN)(IN)의 전위는 한쪽 입력단자의 전위가 VDD레벨로부터 VSS레벨로 변화한다면 다른쪽 입력단자의 전위가 VDD레벨로부터 VSS레벨로 변화하게 되는 상보적인 관계를 갖게 된다.
그리고, 이네이블신호(EN)는 제어단자(CT)에 선택적으로 공급되므로 상기 제어단자(CT)의 전위는 이네이블신호(EN)가 공급될 때VDD+VTH레벨 이상의 제1레벨인 예컨대 VDD+VTH레벨로 설정되는 한편 이네이블신호(EN)가 공급되지 않을 때에는 VTH레벨보다 낮은 제2레벨인 예컨대 VSS레벨로 설정된다. 여기서 VTH는 n첸널 MOS트랜지스터의 임계전압을 나타낸다.
제3도 및 제4도에 도시된 플립플롭회로에서는 n챈널 MOS트랜지스터(Q1∼Q4)가 입력단자(IN)(IN)의 전위에 따라 접속점(N2)(N1)을 충전(Charging) 및 방전(Discharging)시키게 하므로 출력단자(OUT)(OUT)의 전위중 한쪽 출력단자의 전위를 VDD레벨로 설정하거나 다른쪽 출력단자의 전위를 VSS레벨로 설정하기 위해 설치된다.
또 S단자는 VSS레벨 및 VDD레벨중 한 레벨로부터 다른 레벨로 주기적으로 변화하는 펄스신호를 도시되어 있지 않는 펄스발진기로부터 공급받게 되고, n챈널 MOS트랜지스터(Q5)(Q7) 및 MOS캐패시터(C1)는 접속점(N1)의 출력단자(OUT)가 VDD레벨로 설정될 경우에 있어 상기 출력단자(OUT)의 전위저하를 보상하는 제1전위보상회로를 구성하는 한편, n챈널 MOS트랜지스터(Q6)(Q8) 및 MOS캐패시터(C2)는 접속점(N2)의 출력단자(OUT)가 VDD레벨로 설정될 경우에 있어 상기 출력단자(OUT)의 전위저하를 보상하는 제2전위보상회로를 구성하게 된다.
여기서 출력단자(OUT)(OUT)의 전위저하는 상기 출력단자(OUT)(OUT)에 예컨대 부하로서 접속되는 MOS트랜지스터의 구동에 의해 발생된다.
먼저 제3도에 도시된 플립플롭회로의 동작을 설명하면 다음과 같다. 예컨대 MOS트랜지스터(Q1)(Q2)가 턴온상태로 유지됨에 따라 접속점(N1)(N2)의 전위가 VSS레벨과 VDD레벨로 각각 설정된다면 MOS트랜지스터(Q3)(Q4)는 각각 턴온상태 및 턴오프상태로 되고, 그에 따라 (N1)(N2)의 전위는 MOS트랜지스터(Q1)(Q2)턴오프상태로 된 후에도 그대로 유지된다.
예컨대 MOS트랜지스터(Q8)는 대응하는 출력단자(OUT)의 전위가 올라갈때 접속점(N4)이 충전하게 되고, 그에 따라 접속점(N4)의 전위가 VDD- VTH레벨 이상으로 상승한다면 트랜지스터(Q8)가 턴오프상태로 되어 접속점(N4)에 충전전압이 유지된다.
여기서 접속점(N4)의 전위는 펄스입력단자(S)를 통해 캐패시터(C2)에 VDD레벨의 펄스신호가 공급될 때마다 용량성의 커플링에 의해 상승되므로 VDD+VTH레벨이상으로 도달되게 되고, 그에 따라 MOS트랜지스터(Q6)가 턴온상태로 된다.
따라서, 출력단자(OUT)의 전위가 VDD레벨로 설정된 후부하에 의해 저하되어도 상기 전위는 MOS트랜지스터(Q6)의 턴온상태에 의해 VDD레벨로 인상된다.
위와 달리 VSS레벨의 전위가 접속점(N1)에 설정될 때 MOS트랜지스터(Q7)가 턴온상태로 유지되므로 접속점(N3)은 MOS트랜지스터(Q7)에 의해 충전되지 않기 때문에 MOS트랜지스터(Q5)를 턴오프상태로 변형시킬 수 없게 된다.
따라서, MOS트랜지스터(Q5)는 MOS트랜지스터(Q3)(Q7)를 통해 VSS레벨의 게이트전압을 공급받게 되므로 이 사이에 펄스입력단자(S)를 통해 캐패시터(C1)에 공급되는 VDD레벨의 펄스신호에 관계없이 턴오프상태로 유지되고, 그에 따라 출력단자(OUT)의 전위는 VSS레벨로 유지되게 된다.
제4도에 도시된 플립플롭회로는 MOS트랜지스터(Q7)(Q8)의 게이트가 접속점(N2)(N1)에 각각 접속된 것을 제외하면 제3도에 도시된 플립플롭회로와 동일구조로 되어 있는 바, 접속점(N3)은 접속점(N1)의 전위가 VSS레벨로부터 VDD레벨로 변화하는 동시에 접속점(N2)의 전위가 VDD레벨로부터 VSS레벨로 변화하는 과도기간에 MOS트랜지스터(Q7)에 의해 충전되고, 이때 상기 MOS트랜지스터(Q7)는 접속점(N2)이 전위가 VSS레벨로 도달할 때 완전하게 턴오프상태로 유지되므로, 접속점(N3)에 충전전압이 유지된다. 따라서, 접속점(N3)의 전위는 VDD-VTH레벨정도로 설정된 다음에 VDD레벨의 펄스신호에 의해 상승된다.
또 다른쪽의 접속점(N4)은 접속점(N1)의 전위가 VDD레벨로부터 VSS레벨로 변화하는 동시에 접속점(N2)의 전위가 VSS레벨로부터 VDD레벨로 변화하는 과도기간에 MOS트랜지스터(Q8)에 의해 충전되며, 이때 상기 MOS트랜지스터(Q8)는 접속점(N1)의 전위가 VSS레벨로 도달할 때 완전하게 턴오프상태로 유지되므로 접속점(N4) 충전전압이 유지된다.
따라서, 접속점(N4) 전위는 VDD-VTH레벨정도로 설정된 다음에 VDD레벨의 펄스신호에 의해 상승되고, 그에 따라 MOS트랜지스터(Q5)(Q6)는 제3도에 도시된 플립플롭회로의 경우와 마찬가지로 제어된다.
그런데, 제3도 및 제4도에 도시된 플립플롭회로는 다음과 같은 결점을 갖고 있다.
먼저 제3도에 도시된 플립플롭회로는 VDD레벨의 전위가 출력단자(OUT)(OUT)중 한 출력단자에 설정된 후에 있어 전위의 대폭적인 저하에 대처할 수 없게 되는 바, 예컨대 출력단자(OUT)의 전위가 VDD-VTH레벨을 넘어 저하하게 된다면 MOS트랜지스터(Q8)가 바람직하지 않게 턴온상태로 되므로 전하가 MOS트랜지스터(Q8)를 통해 접속점(N4)으로부터 접속점(N2)으로 이동하게 된다.
즉, MOS트랜지스터(Q8)는 상기 MOS트랜지스터(Q8)를 VDD레벨의 펄스신호를 이용하여 턴온상태로 유지하기에 충분한 량의 전하를 접속점(N4)에 유지시킬 수 없게되는 것이다.
따라서, 출력단자(OUT)의 전위는 VDD레벨로 복귀되지 않는 바, 이는 출력단자(OUT)의 전위가 VDD-VTH레벨을 넘어 저하하는 경우에도 마찬가지이다.
제4도에 도시된 플립플롭회로는 접속점(N3)(N4)중 접속점이 충전된 후에 있어 충전량의 감소에 대처할 수 없게 되는 바, 예컨대 접속점(N4)의 충전량이 누설전류에 의해 감소되면 MOS트랜지스터(Q6)는 도통상태로 충분한 게이트전압을 접속점(N4)으로부터 공급받지 않게 되고, 또 MOS트랜지스터(Q8)는 접속점(N1)의 전위에 따라 도통상태를 제어하게 되므로 접속점(N4)에서 충전전압을 유지하고 난 후에 있어서는 VSS레벨의 게이트전압에 따라 턴오프상태로 유지된다.
따라서, MOS트랜지스터(Q8)는 접속점(N4)의 전위가 저하해도 접속점(N4)을 충전시킬 수 없게 되고, 또 접속점(N3)이 출력단자(OUT)의 전위를 VDD레벨로 유지시키기 위해 충전되는 경우에는 MOS트랜지스터(Q7)가 MOS트랜지스터(Q8)와 마찬가지 기능을 갖게 된다.
상기한 바와 같이 제3도 및 제4도에 도시된 플립플롭회로는 어느 경우에도 출력신호를 장시간 지속시킨 후에 일치시킬 수 없고, 또 이들 플립플롭회로에서는 전원투입 직후에 출력단자(OUT)(OUT)의 전위가 특정한 레벨로 설정되지 않게 되므로 출력단자(OUT)(OUT)의 전위는 접속점(N1)(N2)의 충전상태에 의존하게 되는 단점이 있었다.
본 발명은 상기와 같은 사정을 감안하여 발명된 것으로, 단순하면서 신뢰성이 높은 카운터를 구성함에 있어 적절한 구조의 플립플롭회로를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명의 플립플롭회로는, 제1도 및 제2출력단자와, 입력신호를 랫치하여 기준레벨 및 기준레벨보다 높은 제1소정레벨중 한쪽이나 다른쪽에 제1 및 제2출력단자의 전위를 각각 설정하는 랫치부, 제2소정레벨의 게이트전위에 설정될 때 제1출력단자의 전위를 제1소정레벨에 설정하는 MOS트랜지스터, 상기 랫치부가 제1출력단자의 전위를 기준레벨로부터 제1소정레벨로 변화시키는 사이에 상기 MOS트랜지스터의 게이트를 충전시키는데 제1충전부, 이렇게 충전된 후 MOS트랜지스터의 게이트전위를 제2소정레벨의 게이트전위 이상으로 변화시키는 캐패시터 및 MOS트랜지스터의 게이트전위와 제1출력단자의 전위와의 차이로부터 MOS트랜지스터의 게이트전위의 저하를 감지하여 MOS트랜지스터의 게이트를 충전시키는 제2충전부를 구비하여, MOS트랜지스터의 게이트충전이 리이크됨에 따라 감소해도 확실하게 제1출력단자의 전위를 제1소정레벨로 설정할 수 있는 것이다.
이하 본 발명을 예시도면에 의거하여 상세히 설명하면 다음과 같다.
제5도는 본 발명의 1실시예를 설명하기 위한 플립플롭회로로서 예컨대 다이나믹형 RAM의 반도체 칩위에 카운터의 일부로 형성되는 플립플롭회로의 구조를 나타낸다.
상기 플립플롭회로는 입력단자(IN)(IN)의 전위를 랫치하면서 전위를 출력단자(OUT)(OUT)에 설정하기 위한 랫치부(20)를 구비하고, 제1 및 제2전위보상부(30A)(30B)는 출력단자(OUT)(OUT)의 전위저하를 각각 보상하기 위해 상기 플립플롭회로에 설치되고 있다. 그리고, 상기 랫치부(20)는 n챈널 MOS트랜지스터(Q1∼Q4)로 구성되고, 상기 제1전위보상부(30A)는 n챈널 MOS트랜지스터(Q5)(Q7)(Q9) 및 성장(enhancement)형 MOS캐패시터(C3)로 구성되며, 상기 제2전위보상부(30B)는 n챈널 MOS트랜지스터(Q6)(Q8)(Q10) 및 공핍(depletion)형 MOS캐패시터(C4)로 구성된다.
상기 성장형 MOS캐패시터(C3)는 0.5∼1.0V의 임계전압을 갖고 공핍형 MOS캐패시터(C4)는 0V이하의 임계전압을 갖는다.
제5도에 도시된 전원단자(VDD)(VSS)는 상기 플립플롭에 필요하게 되는 출력전압을 진폭에 따라 예컨대 VDD레벨(=5V) 및 VSS레벨(=0V)의 전위로 각각 설정된다.
상기 랫치부(20)에서 MOS트랜지스터(Q1)(Q2)의 게이트는 이네이블신호(EN)가 선택적으로 공급되는 제어단자(CT)에 접속되고, 상기 제어단자(CT)의 전위는 이네이블신호(EN)가 공급될 때 VDD+VTH레벨이상의 제1레벨이 예컨대 VDD+VTH레벨로 설정되면서 이네이블신호(EN)가 공급되지 않을 때 VTH레벨보다 낮은 제2레벨인 예컨대 VSS레벨로 설정된다. 여기서 VTH는 n챈널 MOS트랜지스터의 임계전압(0.5∼0.6V정도)을 나타낸다.
그리고, MOS트랜지스터(Q1)의 전류통로는 일단에다 입력단자(IN)를 접속시키면서 타단에 MOS트랜지스터(Q3)의 전류 통로로 매개하여 전원단자(VSS)에 접속되고, 또, MOS트랜지스터(Q3)의 전류통로는 일단에다 입력단자(IN)를 접속시키면서 타단에 MOS트랜지스터(Q3)의 전류통로를 매개하여 전원단자(VSS)에 접속된다.
또한 MOS트랜지스터(Q2)(Q4)의 전류통로 접합은 출력단자(OUT)에 접속되는 동시에 MOS트랜지스터(Q3)에 접속되고, 또 MOS트랜지스터(Q1)(Q3)의 전류통로 접합은 출력단자(OUT)에 접속되는 동시에 MOS트랜지스터(Q4)의 게이트에 접속된다.
또한 입력단자(IN)(IN)는 상보적인 관계의 입력신호(Ø)(Ø)를 공급받아 VDD레벨 및 VSS레벨중 한 레벨의 전위로 설정되는 바, 예컨대 입력단자(IN)의 전위가 VDD레벨로 설정될 때 입력단자(IN)의 전위는 VSS레벨로 설정된다.
한편, 제1전위보상부(30A)에서 성장형 MOS캐패시터(C3)는 펄스입력단자(CS)와 MOS캐패시터(Q7)의 전류통로 일단사이에 접속되고, 또 MOS트랜지스터(Q7)의 전류통로 타단은 접속점(N1: 예컨대 MOS트랜지스터(Q1)(Q3)의 전류통로접합)에 접속되며, MOS트랜지스터(Q7)의 게이트 접속점(N2: 예컨대 MOS트랜지스터(Q2)(Q4)의 전류통로접합)에 접속된다.
그리고, MOS트랜지스터(Q9)의 전류통로는 MOS트랜지스터(Q7)의 전류통로에 병렬로 접속되면서 MOS트랜지스터(Q9)의 게이트가 접속점(N1)에 접속되고, 또 MOS트랜지스터(Q5)의 게이트는 접속점(N3: 예컨대 MOS트랜지스터(C3)와 MOS트랜지스터(Q7)(Q9)의 전류통로접합)에 접속되며, 상기 MOS트랜지스터(Q5)의 전류통로는 전원단자(VDD)와 접속점(N1)사이에 접속된다.
또 펄스입력단자(S)는 상기 플립플롭회로와 동일 반도체 칩위에 형성되는 펄스발진기(도시되어 있지 않음)에 접속되므로 상기 펄스발진기로부터 주기적으로 전압펄스를 공급받게 되고, 그에 따라 펄스입력단자(S)의 전위는 VDD레벨과 VSS레벨사이에 변환된다.
한편, 제2전위보상부(30B)에서 공핍형 MOS캐패시터(C4)는 펄스입력단자(S)와 MOS트랜지스터(Q8)의 전류통로 일단사이에 접속되고, 또 MOS트랜지스터(Q8)의 전류통로 타단은 접속점(N2: 예컨대 MOS트랜지스터(Q2)(Q4)의 전류통로접합)에 접속되며, MOS트랜지스터(Q8)의 게이트는 접속점(N1: 예컨대 MOS트랜지스터(Q1)(Q3)의 전류통로접합)에 접속된다
한편, MOS트랜지스터(Q10)의 전류통로는 MOS트랜지스터(Q8)의 전류통로에 접속되면서 MOS트랜지스터(Q10)의 게이트가 접속점(N2)에 접속되고, 또 MOS트랜지스터(Q6)의 게이트는 접속점(N4: 예컨대 MOS캐패시터(C4)와 MOS트랜지스터(Q8)(Q10)의 전류통로접합)에 접속되며, 상기 MOS트랜지스터(Q6)의 전류통로는 전원단자(VDD)와 접속점(N2)사이에 접속된다.
계속해서 상기 플립플롭회로의 프리셋트 동작을 설명하면 다음과 같다.
전원투입전에 있어서는 접속점(N1∼N4)의 전위가 통상적으로 VSS레벨로 유지하므로 그 사이에 MOS트랜지스터(Q7∼Q10)는 턴오프상태로 유지되고, 또 성장형 및 공핍형 MOS캐패시터(Q3)(Q4)에 있어 VSS레벨의 게이트전위는 MOS캐패시터(C4)에 소정의 캐패시턴스를 제공하면서 MOS캐패시터(C3)에도 소정의 캐패시턴스보다 충분히 작은 캐패시턴스를 제공하게 된다.
이는 VSS레벨의 게이트전위가 MOS캐패시터(C4)의 임계전압보다 높고 MOS캐패시터(C3)의 임계전압보다 낮으므로, 전원투입 직후 펄스입력단자(S)의 전위가 VDD레벨로 변화한다면 용량성이 커플링에 의해 접속점(N3)(N4)의 전위가 상승하게 되고, MOS트랜지스터(Q5)는 접속점(N3)의 전위가 n챈널 MOS트랜지스터의 임계전압(VTH)보다도 높은 값으로 변화할 때에 턴온상태로 된다. 또 MOS트랜지스터(Q6)는 접속점(N4)의 전위가 n챈널 MOS트랜지스터의 임계전압(VTH)보다 높은 값으로 변화할 때에 턴온상태로 된다.
그런데, MOS캐패시터(C3)는 MOS캐패시터(C4)보다도 느린 소정의 캐패시턴스로 설정되기 때문에 접속점(N4)은 접속점(N3)보다도 빨리 임계전압(VTH)과 같은 전위의 레벨로 도달하게 되고, 그에 따라 MOS트랜지스터(Q6)가 턴온상태로 되므로 출력단자(OUT)의 전위를 VDD레벨로 상승시킨다.
이러한 전위상승은 MOS트랜지스터((Q3)(Q7)를 턴온시켜 MOS트랜지스터(Q5)가 턴온하기 전에 출력단자(OUT)의 전위를 VSS레벨로 설정한다.
전원투입 직후 펄스입력단자(S)의 전위가 VSS레벨로 변화한다면 용량성의 커플링에 의해 접속점(N3)(N4)의 전위는 저하되고, 접속점(N3)(N4)의 전위가 각각 {접속점(N1)의 전위-임계전압(VTH)}레벨과 {접속점(N2)의 전위-임계전압(VTH)}레벨까지 저하한다면 MOS트랜지스터(Q9)(Q10)가 턴온상태로 되므로 전하가 각각 접속점(N1)(N2)으로부터 MOS트랜지스터(Q9)(Q10)를 통해 접속점(N3)(N4)에 공급된다. 그에따라 접속점(N3)(N4)의 전위가 각각{접속점(N1)의 전위-임계전압(VTH)}레벨과 {접속점(N2)의 전위-임계전압(VTH)}레벨을 넘은 다음에 저하하는 것이 아닌 바, 여기서 접속점(N3)(N4)에 공급되는 전하량이 미소하기 때문에 접속점(N1)(N2)의 전위저하는 거의 무시할 수 있다.
또 펄스입력단자(S)의 전위가 VSS레벨로 도달한 후 이어 VSS레벨로부터 VDD레벨로 변화한다면 전술한 바와 같이 접속점(N3)(N4)의 전위가 상승된다.
그리고, MOS트랜지스터(Q6)가 턴온상태로 된 후에 접속점(N4)의 전위는 펄스입력단(S)에 주기적으로 공급되는 펄스가 올라갈 때마다 서서히 상승되므로 VDD+VTH이상의 레벨로 포화되고, 그동안 접속점(N1)은 VSS레벨의 전위로 있으므로 MOS트랜지스터(Q4)를 완전하게 턴오프상태로 유지시키게 되며, 그에 따라 출력단자(OUT)의 전위는 확실하게 상승하므로 접속점(N4)의 전위가 VDD+VTH레벨로 도달할 때 MOS트랜지스터(Q6)는 비포화영역에 있어 출력단자(OUT)의 전위가 VDD레벨로 설정된다.
계속해서 플립플롭회로의 출력신호 유지동작을 설명하면 다음과 같다.
먼저 랫치부(20)는 제어단자(CT)의 전위제어하에서 입력단자(IN)(IN)의 전위를 랫치하므로 상기 입력단자(IN)(IN)와 각각 동등한 전위를 출력단자(OUT)(OUT)에 설정한다. 즉, MOS트랜지스터(Q1)(Q2)는 제어단자(CT)가 이네이블신호(EN)에 의해 VDD+VTH레벨의 전위에 설정될 때 비포화영역으로 도통되고, 그동안 입력단자(IN)(IN)가 입력신호(Ø)(Ø)에 따라 VDD레벨 및 VDD레벨중 한쪽 및 다른쪽 레벨의 전위로 설정된다면 접속점(N1)(N2)의 전위는 입력단자(IN)(IN)의 전위와 각각 동일전위로 변화된다.
그리고, MOS트랜지스터(Q3)(Q4)는 접속점(N2)(N1)의 전위에 의해 도통제어되고, 예컨대 접속점(N1)이 VDD레벨로 설정된다면 MOS트랜지스터(Q4)가 턴온상태로 되어 접속점(N2)을 방전시키게 된다.
그와 달리 접속점(N2)이 VDD레벨로 설정된다면 MOS트랜지스터(Q3)가 턴온상태로 되어 접속점(N1)을 방전시키게 되고, 그에 따라 출력단자(OUT)(OUT)의 전위는 접속점(N1)(N2)의 전위에 따라 보통 한 출력단자 VDD레벨로 설정되면서 다른 출력단자가 VSS레벨로 설정된다.
이때 제어단자(CT)의 전위가 VSS레벨로 설정된다면 MOS트랜지스터(Q1)(Q2)는 턴오프상태로 되고, 그후 출력단자(OUT)(OUT)중 한 출력단자의 전위는 접속점(N1)(N2)에 여분의 충전전압에 따라 VDD레벨로 유지된다.
그런데, MOS트랜지스터(Q7)는 접속점(N2)의 전위가 VDD레벨일 때 접속점(N3)을 방전시키므로 접속점(N2)의 전위가 VDD레벨로부터 VSS레벨로 변화시키는 동안에 접속점(N3)을 충전시키게 되고, 또 MOS트랜지스터(Q9)는 접속점(N1)의 전위가 VDD레벨로 유지시킨 후에 있어 접속점(N3)의 전위가 VDD-VTH레벨까지 저하할 때 턴온상태로 되므로 접속점(B3)을 충전시키게 된다.
또한 MOS트랜지스터(Q5)는 전압펄스를 주기적으로 공급시키는 MOS캐패시터(C4)에 의해 접속점(N3)의 전위가 VDD+VTH레벨이상으로 상승될 때 턴온상태로 된다.
한편, MOS트랜지스터(Q8)는 접속점(N1)의 전위가 VDD레벨일 때 접속점(N4)을 방전시키므로 접속점(N1)의 전위가 VDD레벨로부터 VSS레벨로 변화시키는 동안에 접속점(N4)을 충전시키고, 또 MOS트랜지스터(Q10)는 접속점(N2)의 전위가 VDD레벨로 유지시킨 후에 있어 접속점(N4)의 전위가 VDD-VTH레벨까지 저하할 때 턴온상태로 되므로 접속점(N4)을 충전시킨다.
또한 MOS트랜지스터(Q6)는 전압펄스를 주기적으로 공급하는 MOS캐패시터(C4)에 의해 접속점(N4)의 전위가 VDD+VTH레벨이상으로 상승될 때 턴온상태로 된다.
여기서 출력단자(OUT)(OUT)의 전위가 입력단자(IN)(IN)의 전위에 따라 각각 VDD레벨 및 VSS레벨로 설정된다고 가정하면, 이때 MOS트랜지스터(Q8)(Q7)에 의해 접속점(N4)의 충전 및 접속점(N3)의 방전이 완료되고, 접속점(N4)의 전위는 펄스입력단자(S)의 전위가 올라갈 때마다 상승되므로 MOS트랜지스터(Q6)를 턴온시키게 된다.
그에 따라 출력단자(OUT)의 전위는 강제적으로 VDD레벨로 유지되므로 출력단자(OUT)의 전위가 예컨대 부하에 의해 MOS트랜지스터(Q6)의 턴온상태 전에 저하되어도 MOS트랜지스터(Q8)(Q10)는 턴오프상태로 있기 때문에 충전전압은 접속점(N2)으로부터 MOS트랜지스터(Q8)(Q10)를 통해 접속점(N2)에 이동되지 않고, 또한 MOS트랜지스터(Q10)는 펄스입력단자(S)의 전위가 내려갈 때 접속점(N4)의 전위저하를 방지한다.
이어 접속점(N3)의 전위는 MOS트랜지스터(Q3)(Q7)가 턴온상태로 되는 동안 상승되지 않으므로 MOS트랜지스터(Q5)를 턴오프상태로 유지시키게 된다.
제6도는 본 실시예에 대한 플립플롭회로의 프리셋트 동작특성을 나타내고, 제7도는 본 실시예에 대한 플립플롭회로의 출력전위 유지특성을 나타낸다.
면저 제6도에 도시되어 있듯이 전원투입에 의해 펄스입력단자(S)의 전위가 VDD레벨(=5V) 및 VSS레벨(=0V)사이에서 주기적으로 변화한다면 출력단자(OUT)의 전위는 0V로부터 단계적으로 상승하므로 1.0μS정도로 5V에 프리셋트되고, 그와 달리 출력단자(OUT)의 전위는 0V로 프리셋트된다.
제7도의 실험측정에서는 3.5V정도까지 대폭적으로 전위가 저하될 경우에 출력단자(OUT)의 전위가 측정되는 바, 본 실시예의 플립플롭회로에서는 출력단자(OUT)의 전위가 제7도에 도시되어 있듯이 1.0μS정도에서 5V로 회복되고, 제3도의 종래 플립플롭회로는 제7도의 파선에 도시되어 있듯이 시간이 경과해도 출력단자(OUT)의 전위를 5V로 회복시킬 수 없게 된다.
이상과 같이 본 실시예에서는 전원투입 직후 출력단자(OUT)가 VSS레벨로부터 VDD레벨로 변화되므로 출력단자(OUT)가 VSS레벨의 전위로 유지되고, 그에 따라 본 실시예의 플립플롭회로는 소정의 출력신호를 출력단자(OUT)(OUT)로부터 전원투입 직후에 발생시킨다.
그리고, 출력단자(OUT)(OUT)를 VSS레벨과 VDD의 전위에 각각 프리셋트시키는 경우에는 MOS캐패시터(C3)가 공핍형으로 구성되면서 MOS캐패시터(C4)도 성장형으로 구성되고, 본 실시예의 플립플롭회로가 다이나믹형 RAM의 카운터일부로서 형성되는 것을 고려한다면 상기 카운터의 구조는 상기 플립플롭회로의 프리셋트 가능에 의해 간소화되며, 또 상기 카운터는 전원투입 직후 소정의 출력신호를 발생시키게 되므로 플립플롭회로가 종래의 구조라면 카운터의 출력신호를 초기화하기 위한 독립회로가 필요하게 된다.
그러나, 본 실시예의 플립플롭회로에 의하면 카운터의 독립회로를 필요로 하고 있지 않다.
본 실시예의 플립플롭회로는 뛰어난 출력전압의 안정화 능력을 갖게 되는 바, 즉 상기 플립플롭회로는 출력단자(OUT)(OUT)의 전위저하량에 관계없으므로 전위저하를 회복시킬 수 있게 되고, 예컨대 출력단자(OUT)의 전위가 부하에 의해 VDD레벨로부터 VDD-VTH레벨보다 낮은 레벨까지 저하해도 상기 전위는 VDD레벨로 인상된다. 또한 MOS트랜지스터(Q9)는 접속점(N1)(N2)의 전위차이로부터 접속점(N3)의 전위저하를 검지하여 접속점(N3)(또는 MOS트랜지스터(Q5)의 게이트)을 충전시키고, 그와 달리 MOS트랜지스터(Q10)는 접속점(N2)(N4)의 전위차이로부터 접속점(N4)의 전위저하를 검지하여 접속점(N4)(또는 MOS트랜지스터(Q6)의 게이트)을 충전시키며, 그에 따라 접속점(N3)(N4)의 전위가 리이크전류에 의해 저하해도 접속점(N3)(N4)은 확실하게 충전전압을 보충하게 된다.
상기한 바와 같이 본 발명은 출력전위를 그 저하량에 제약받지 않고 보상할 뿐만 아니라 회로구성을 복잡하게 하지 않아도 출력의 초기화를 확정할 수 있도록 된 플립플롭회로를 제공할 수 있다.

Claims (3)

  1. 역위상의 입력신호가 공급되고 이들 입력신호에 준해 제1, 제2출력노오드의 전위를 설정하고 있는 플립플롭회로에 있어서, 제1 및 제2출력단자(OUT)(OUT)와, 입력신호(Ø)(Ø)를 랫치하여 기준레벨 및 기준레벨보다 높은 제1소정레벨중 한쪽이나 다른쪽에 상기 제1 및 제2출력단자(OUT)(OUT)의 전위를 각각 설정하는 랫치수단(20), 제2소정레벨의 게이트전위에 설정될 때 제1출력단자(OUT)의 전위를 제1소정레벨(VDD)에 설정하는 MOS트랜지스터(Q6), 상기 랫치수단(20)이 상기 제1출력단자(OUT)의 전위를 기준레벨로부터 제1소정레벨(VDD)로 변화시키는 동안에 상기 MOS트랜지스터(Q6)의 게이트를 충전시키는데 제1충전수단(Q8), 이상과 같이 충전된후 상기 MOS트랜지스터의 게이트전위를 제2소정레벨의 게이트전위 이상으로 변화시키는 용량성수단 및, 상기 MOS트랜지스터(Q6)의 게이트전위와 상기 제1출력단자(OUT)의 전위와의 차이로부터 MOS트랜지스터의 게이트전위의 저하를 검지하므로써 상기 MOS트랜지스터의 게이트를 충전시키는 제2충전수단(Q10)들을 구비한 것을 특징으로 하는 플립플롭회로.
  2. 제1항에 있어서, 상기 용량성수단중 하나가 제1출력단자(OUT)의 전위를 보상하는 제1전원보상회로(30B)로 구성되고, 상기 용량성수단중 하나가 제2출력단자(OUT)의 전위를 보상하는 제2전원보상회로(30A)로 구성되며, 상기 제1전위보상회로가 성장형 MOS캐패시터(C3)를 구비하면서 상기 제2전위보상회로가 공핍형 MOS캐패시터(C4)를 구비하여서 된 것을 특징으로 하는 플립플롭회로.
  3. 제1항에 있어서, 상기 제1 및 제2출력단자와 동작 전원사이에 각각 접속되는 제1, 제2MOS트랜지스터(Q5)(Q6)와, 이들 제1, 제2MOS트랜지스터(Q5)(Q6)의 게이트와 상기 제1, 제2출력단자 사이에 접속되고 게이트가 상기 제1, 제2출력단자에 각각 접속되는 제3, 제4MOS트랜지스터(Q9)(Q10) 상기 제1MOS트랜지스터(Q5)의 게이트와 제1출력단자 사이에 접속되는 게이트가 상기 제2출력단자에 접속되는 제5MOS트랜지스터(Q7), 상기 제2MOS트랜지스터(Q6)의 게이트와 제2출력단자 사이에 접속되고 게이트가 제1출력단자에 접속되는 제6MOS트랜지스터(Q8), 상기 제1MOS트랜지스터(Q5)의 게이트에 게이트측의 전극이 접속되는 다른쪽의 전극에 펄스신호가 공급되는 성장형 MOS캐패시터(C3) 및 상기 제2MOS트랜지스터(Q6)의 게이트에 게이트측의 전극이 접속되고 다른쪽의 전극에 상기 펄스신호가 공급되는 공핍형 MOS캐패시터(C4)로 구성되는 전위보상회로가 설치된 것을 특징으로 하는 플립플롭회로.
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