JPH04209396A - 電位発生回路 - Google Patents
電位発生回路Info
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- JPH04209396A JPH04209396A JP2340655A JP34065590A JPH04209396A JP H04209396 A JPH04209396 A JP H04209396A JP 2340655 A JP2340655 A JP 2340655A JP 34065590 A JP34065590 A JP 34065590A JP H04209396 A JPH04209396 A JP H04209396A
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- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置に用いられ、一定の電位を発生す
る電位発生回路、特に電流駆動能力及び低消費電力に優
れた電位発生回路に関するものである。
る電位発生回路、特に電流駆動能力及び低消費電力に優
れた電位発生回路に関するものである。
（従来の技術）
従来、この種の分野の技術としては、例えば第２図のよ
うなものがあった。以下、その構成を説明する。
うなものがあった。以下、その構成を説明する。
第２図は、従来の電位発生回路の一構成例を示す回路図
である。
である。
この電位発生回路は、第１及び第２の電位Ｖｌ。
■２を出力する電位出力部１０を備えている。電位出力
部１０は、電源電位ＶＣＣと接地電位との間に直列接続
された抵抗１１、ＮチャネルＭＯＳトランジスタ（以下
、Ｎ−ＭＯＳという）１２゜１３及び抵抗１４と、同じ
く電源電位ｖＣＣと接地電位との間に直列接続された抵
抗１５、ＰチャネルＭＯＳトランジスタ（以下、Ｐ−Ｍ
ＯＳという＞１６．１７及び抵抗１８とで構成されてい
る。
部１０は、電源電位ＶＣＣと接地電位との間に直列接続
された抵抗１１、ＮチャネルＭＯＳトランジスタ（以下
、Ｎ−ＭＯＳという）１２゜１３及び抵抗１４と、同じ
く電源電位ｖＣＣと接地電位との間に直列接続された抵
抗１５、ＰチャネルＭＯＳトランジスタ（以下、Ｐ−Ｍ
ＯＳという＞１６．１７及び抵抗１８とで構成されてい
る。
抵抗１１．１４及び抵抗１５．１８は、それぞれ等しい
抵抗値を有し、Ｎ−ＭＯＳ１２．１３及びＰ−ＭＯＳ１
６．１７はそれぞれソース及びドレインが短絡され、抵
抗としての機能を有する。
抵抗値を有し、Ｎ−ＭＯＳ１２．１３及びＰ−ＭＯＳ１
６．１７はそれぞれソース及びドレインが短絡され、抵
抗としての機能を有する。
さらに、抵抗１１及びＮ ＭＯＳ１２の接続点である
ノードＮ１がＮ−ＭＯＳ２０のゲートに、Ｐ−ＭＯＳ１
７及び抵抗１８の接続点であるノードＮ２がＰ−ＭＯＳ
２１のゲートにそれぞれ接続されている。Ｎ−ＭＯＳ２
０及びＰ−ＭＯＳ２１は電源電位ＶＣＣと接地電位との
間に直列接続され、そのＮ−ＭＯＳ２０及びＰ−ＭＯＳ
２１の接続点が出力端子２２に接続されている。
ノードＮ１がＮ−ＭＯＳ２０のゲートに、Ｐ−ＭＯＳ１
７及び抵抗１８の接続点であるノードＮ２がＰ−ＭＯＳ
２１のゲートにそれぞれ接続されている。Ｎ−ＭＯＳ２
０及びＰ−ＭＯＳ２１は電源電位ＶＣＣと接地電位との
間に直列接続され、そのＮ−ＭＯＳ２０及びＰ−ＭＯＳ
２１の接続点が出力端子２２に接続されている。
次に動作を説明する。
抵抗１１．１４及び抵抗１ら、１８は、それぞれ等しい
抵抗値を有しているので、ノードＮ１の電位である第１
の電位■１及びノードＮ２の電位である第２の電位Ｖ２
は、次式（１）のようになる。
抵抗値を有しているので、ノードＮ１の電位である第１
の電位■１及びノードＮ２の電位である第２の電位Ｖ２
は、次式（１）のようになる。
Ｖ１＝ （ＶＣＣ／２＞＋ＶＴＮ
Ｖ２＝ （ＶＣＣ／２＞−ＶＴＰ
但し、ＶＴＮ、Ｎ−ＭＯＳの閾値、
ＶＴＰ 、Ｐ−ＭＯＳの閾値
・・・・・・（１）
次に、出力端子２２の電位■０か０［ｖｌからｖｃｃ／
２ ［ｖｌに達するまでの動作を説明する。
２ ［ｖｌに達するまでの動作を説明する。
電位■０が０ ［Ｖ’ ｊ 〜■（Ｃ、／ ２： ｖ
Ｅの範囲にあるときは、Ｐ−ＭＯＳのゲート電位、つま
り電位Ｖ２は（ＶＣＣ／２−ＶＴＰ） であるからＰ−
ＭＯＳ２１は非導通である。一方、Ｎ−ＭＯＳ２０のゲ
ート電位、つまり電位■１は（（ＶＣＣ／２ ） ＋Ｖ
ＴＮ ）であるからＮ−ＭＯＳ２０は導通して電位Ｖｏ
をＶＣＣ／２にプルアップし続け、■ＣＣ／２に達する
とＮ−ＭＯＳ２０は非導通となる。以上の出力電位Ｖｏ
が０［■］からＶＣＣ／２ Ｃｖｌに達するまでの動作
波形が第３図に示されている。
Ｅの範囲にあるときは、Ｐ−ＭＯＳのゲート電位、つま
り電位Ｖ２は（ＶＣＣ／２−ＶＴＰ） であるからＰ−
ＭＯＳ２１は非導通である。一方、Ｎ−ＭＯＳ２０のゲ
ート電位、つまり電位■１は（（ＶＣＣ／２ ） ＋Ｖ
ＴＮ ）であるからＮ−ＭＯＳ２０は導通して電位Ｖｏ
をＶＣＣ／２にプルアップし続け、■ＣＣ／２に達する
とＮ−ＭＯＳ２０は非導通となる。以上の出力電位Ｖｏ
が０［■］からＶＣＣ／２ Ｃｖｌに達するまでの動作
波形が第３図に示されている。
続いて、電位Ｖｏが０［ｖｌからＶＣＣ／２ＥＶｌｌｊ
に達するまて′の動作を説明する。
に達するまて′の動作を説明する。
電位■０がＶＣＣ［ｖコ〜■ＣＣ／２＋Ｌ■］の範囲に
あるときは、Ｎ−ＭＯＳ２０は非導通、Ｐ−ＭＯＳ２１
は８通して電位ＶＯをＶＣＣ／２にプルダウンし続け、
電位ＶｏがＶＣＣ／２に達すると、Ｐ−ＭＯＳ２１は非
導通となる。以上の電位ＶｏがＶＣＣ１ｖｉ 〜ＶＣＣ
，／２ ［ｖ”ｉの範囲に達するまでの動作波形が第４
図に示されている。
あるときは、Ｎ−ＭＯＳ２０は非導通、Ｐ−ＭＯＳ２１
は８通して電位ＶＯをＶＣＣ／２にプルダウンし続け、
電位ＶｏがＶＣＣ／２に達すると、Ｐ−ＭＯＳ２１は非
導通となる。以上の電位ＶｏがＶＣＣ１ｖｉ 〜ＶＣＣ
，／２ ［ｖ”ｉの範囲に達するまでの動作波形が第４
図に示されている。
このように、Ｎ−ＭＯＳ２０及びＰ−ＭＯＳ２１の導通
、非導通を制御することによって、出力端子２２の電位
■Ｏを’ｖ” ＣＣ、／ ２ ′Ｌｖ嘗に維持するよう
に動作する。
、非導通を制御することによって、出力端子２２の電位
■Ｏを’ｖ” ＣＣ、／ ２ ′Ｌｖ嘗に維持するよう
に動作する。
（発明が解決しようとする課題）
しかしながら、上記構成の電位発生回路では、次のよう
な課題があった。
な課題があった。
（１）電位Ｖｏがｖｃｃ／２ Ｃｖｌ近くに達するにつ
れて、Ｎ−ＭＯＳ２０またはＰ−ＭＯＳ２１のゲート・
ソース間の電位差が小さくなる。そのため、トランジス
タの電流駆動能力が低下し、■ＣＣ／２［ｖＥに達する
までの時間が長く、電源を立ち上げる際のセットアツプ
時間も長くなる。
れて、Ｎ−ＭＯＳ２０またはＰ−ＭＯＳ２１のゲート・
ソース間の電位差が小さくなる。そのため、トランジス
タの電流駆動能力が低下し、■ＣＣ／２［ｖＥに達する
までの時間が長く、電源を立ち上げる際のセットアツプ
時間も長くなる。
（２）製造プロセスの際のバラツキにより、例えば（抵
抗１１の抵抗値〈抵抗１５の抵抗値）となった場合には
、（ｖｌン（ＶＣＣ／２＞＋ＶＴＮ１となる。したがっ
て、電位ＶＯがＶＣＣ／’２より多少、高い場合には、
Ｎ−ＭＯＳ２０及びＰ−ＭＯＳ２１が共に導通し、比較
的大きな貫通電流か流れる。これにより、消費電力が増
加する。
抗１１の抵抗値〈抵抗１５の抵抗値）となった場合には
、（ｖｌン（ＶＣＣ／２＞＋ＶＴＮ１となる。したがっ
て、電位ＶＯがＶＣＣ／’２より多少、高い場合には、
Ｎ−ＭＯＳ２０及びＰ−ＭＯＳ２１が共に導通し、比較
的大きな貫通電流か流れる。これにより、消費電力が増
加する。
本発明は前記従来技術の持っていた課題として、出力が
所定の電位に達するまでの時間が長い点、及び消費電力
が増大する点について解決した電位発生回路を提供する
ものである。
所定の電位に達するまでの時間が長い点、及び消費電力
が増大する点について解決した電位発生回路を提供する
ものである。
（課題を解決するための手段）
本発明は、前記課題を解決するために、電源電位と基準
電位との間に接続され第１及び第２の電位を出力する電
位出力部と、前記第１の電位に基づき前記電源電位から
出力ノードへ流れる電流の導通状態を制御する第１のＭ
ＯＳトランジスタと、前記第２の電位に基づき前記出力
ノードから前記基準電位へ流れる電流の導通状態を制御
する第２のＭＯＳトランジスタとを備えた電位発生回路
において、次のような手段を講じたものである。 ′
前記電源電位と前記基準電位との間に接続され第１及び
第２のバイアス電位を発生するバイアス回路と、前記第
１のＭＯＳトランジスタの電源電位側電極と前記電源電
位との間に接続され第１のバイアス電位に基つき所定の
導通状態にバイアスされる第３のＭＯＳトランジスタと
、前記第２のＭＯＳトランジスタの基準電位側電極と前
記基準電位との間に接続され前記第２の電位に基づき所
定の導通状態にバイアスされる第４のＭＯＳトランジス
タと、前記電源電位と前記出力ノードとの間に接続され
前記第１のＭＯＳトランジスタの電源電位側電極の電位
に基づきオン・オフ動作するプルアップ用トランジスタ
と、前記出力ノートと前記基準電位との間に接続され前
記第２のＭＯＳトランジスタの基準電位側電極の電位に
基づき前記プルアップ用トランジスタに対して相補的に
オン・オフ動作するプルダウン用トランジスタとを、設
けたものである。
電位との間に接続され第１及び第２の電位を出力する電
位出力部と、前記第１の電位に基づき前記電源電位から
出力ノードへ流れる電流の導通状態を制御する第１のＭ
ＯＳトランジスタと、前記第２の電位に基づき前記出力
ノードから前記基準電位へ流れる電流の導通状態を制御
する第２のＭＯＳトランジスタとを備えた電位発生回路
において、次のような手段を講じたものである。 ′
前記電源電位と前記基準電位との間に接続され第１及び
第２のバイアス電位を発生するバイアス回路と、前記第
１のＭＯＳトランジスタの電源電位側電極と前記電源電
位との間に接続され第１のバイアス電位に基つき所定の
導通状態にバイアスされる第３のＭＯＳトランジスタと
、前記第２のＭＯＳトランジスタの基準電位側電極と前
記基準電位との間に接続され前記第２の電位に基づき所
定の導通状態にバイアスされる第４のＭＯＳトランジス
タと、前記電源電位と前記出力ノードとの間に接続され
前記第１のＭＯＳトランジスタの電源電位側電極の電位
に基づきオン・オフ動作するプルアップ用トランジスタ
と、前記出力ノートと前記基準電位との間に接続され前
記第２のＭＯＳトランジスタの基準電位側電極の電位に
基づき前記プルアップ用トランジスタに対して相補的に
オン・オフ動作するプルダウン用トランジスタとを、設
けたものである。
（作用）
本発明は、以上のように電位発生回路を構成したので、
バイアス回路は、第１及び第２のバイアス電位により、
それぞれ第３及び第４のＭＯＳトランジスタを常に浅い
導通状態に制御する。第１のＭｏ５ｔ〜ランシスタは第
１の電位により導通状態が制御され、第３のＭＯＳトラ
ンジスタと共働して電源電位から出力ノートへ流れる電
流の変化を検知し、その検知結果を第１のＭｏ３型トラ
ンジスタの電源電位側電極の電位の変化として出力する
。同様に、第２のＭｏ３）−ランジスタは第２の電位に
より導通状態が制御され、第４のＭＯＳトランジスタと
共働して出力ノードから基準電位へ流れる電流の変化を
検知゛し、その検知結果を第２のＭｏ８型トランジスタ
の基準電位側電極の電位の変化として出力する。
バイアス回路は、第１及び第２のバイアス電位により、
それぞれ第３及び第４のＭＯＳトランジスタを常に浅い
導通状態に制御する。第１のＭｏ５ｔ〜ランシスタは第
１の電位により導通状態が制御され、第３のＭＯＳトラ
ンジスタと共働して電源電位から出力ノートへ流れる電
流の変化を検知し、その検知結果を第１のＭｏ３型トラ
ンジスタの電源電位側電極の電位の変化として出力する
。同様に、第２のＭｏ３）−ランジスタは第２の電位に
より導通状態が制御され、第４のＭＯＳトランジスタと
共働して出力ノードから基準電位へ流れる電流の変化を
検知゛し、その検知結果を第２のＭｏ８型トランジスタ
の基準電位側電極の電位の変化として出力する。
このようにして、第１及び第３のＭＯＳトランジスタと
第２及び第４のＭＯＳトランジスタとは、出力ノードが
所定の電位に達したか否かを検知するように働く。その
検知結果によりプルアップ用トランジスタ及びプルダウ
ン用トランジスタの導通、非導通を制御する。これによ
り、出力ノードの電位を所定の電位に迅速にプルアップ
またはプルダウンすることができる。したがって、前記
課題を解決できるのである。
第２及び第４のＭＯＳトランジスタとは、出力ノードが
所定の電位に達したか否かを検知するように働く。その
検知結果によりプルアップ用トランジスタ及びプルダウ
ン用トランジスタの導通、非導通を制御する。これによ
り、出力ノードの電位を所定の電位に迅速にプルアップ
またはプルダウンすることができる。したがって、前記
課題を解決できるのである。
（実施例）
第１図は、本発明の実施例を示す電位発生回路の回路図
である。
である。
この電位発生回路は、第１及び第２の電位Ｖｌ。
■２を出力する電位出力部５０、及び第１及び第２のバ
イアス電位ＶＢＩ、ＶＢ２を発生するバイアス回路６０
を有している。
イアス電位ＶＢＩ、ＶＢ２を発生するバイアス回路６０
を有している。
電位出力部５０は、従来装置と同様に電源電位ＶＣＣと
接地電位（基準電位）との間に直列接続された抵抗５１
、Ｎ−Ｍｏ３５２．５３及び抵抗５４と、同じく電源電
位■ＣＣと接地電位との間に直列接続された抵抗５５、
Ｐ−Ｍｏ３５６．５７及び抵抗５８とで構成されている
。抵抗５１゜５４及び抵抗５５．５８は、それぞれ等し
い抵抗値を有し、Ｎ−Ｍｏ８５２．５３及びＰ−Ｍｏ３
５６．５７はそれぞれンース及び下レインが短絡され、
抵抗としての機能を有する。
接地電位（基準電位）との間に直列接続された抵抗５１
、Ｎ−Ｍｏ３５２．５３及び抵抗５４と、同じく電源電
位■ＣＣと接地電位との間に直列接続された抵抗５５、
Ｐ−Ｍｏ３５６．５７及び抵抗５８とで構成されている
。抵抗５１゜５４及び抵抗５５．５８は、それぞれ等し
い抵抗値を有し、Ｎ−Ｍｏ８５２．５３及びＰ−Ｍｏ３
５６．５７はそれぞれンース及び下レインが短絡され、
抵抗としての機能を有する。
バイアス回路６０は、電源電位■ＣＣと接地電位との間
に直列接続されなＰ−ＭＯＳ６１、抵抗６２、及びＮ−
Ｍｏ８６３で構成され、Ｐ’−Ｍ’０８６１及びＮ−Ｉ
ＶＩＯ３６Ｂのゲー１−とドレイン′かそれぞれ短絡さ
ｈている。この各短絡点か第１及び第２のバイアス電位
ＶＢＩ、ＶＢ２を出力するようになっている。
に直列接続されなＰ−ＭＯＳ６１、抵抗６２、及びＮ−
Ｍｏ８６３で構成され、Ｐ’−Ｍ’０８６１及びＮ−Ｉ
ＶＩＯ３６Ｂのゲー１−とドレイン′かそれぞれ短絡さ
ｈている。この各短絡点か第１及び第２のバイアス電位
ＶＢＩ、ＶＢ２を出力するようになっている。
一方、Ｎ−Ｍｏ３５２のゲートとドレインの接続点がノ
ードＮＩＯを介して第１のカレントアンプ回路７０に接
続され、Ｐ−Ｍｏ８５７のゲートとトレインの接続点が
ノードＮｉｌを介して第２のカレントアンプ回路８０に
接続されている。さらに、Ｐ−Ｍｏ３６１及びＮ−ＭＯ
３６Ｂの各ゲートがノードＮ１２．ノードＮ１Ｂを介し
て第１及び第２のカレントアンプ回！ｉ７０．８０にそ
れぞれ接続されている。
ードＮＩＯを介して第１のカレントアンプ回路７０に接
続され、Ｐ−Ｍｏ８５７のゲートとトレインの接続点が
ノードＮｉｌを介して第２のカレントアンプ回路８０に
接続されている。さらに、Ｐ−Ｍｏ３６１及びＮ−ＭＯ
３６Ｂの各ゲートがノードＮ１２．ノードＮ１Ｂを介し
て第１及び第２のカレントアンプ回！ｉ７０．８０にそ
れぞれ接続されている。
第１のカレントアンプ回路７０はＰ−Ｍｏ８７１（第３
のＭＯＳトランジスタ）とＮ−Ｍｏ５７２（第１のＭＯ
Ｓトランジスタ）とで構成されている。Ｐ−Ｍｏ８７１
のゲートがノードＮ１２に、ソースが電源電位■ＣＣに
、ドレインが７−ドＮ１４にそれぞれ接続され、そのノ
ートＮ１４がＮ−Ｍｏ３７２のトレインに、ゲートがノ
ードＮ１０に、ソースが出力ノートＮ１６にそれぞれ接
続されている。
のＭＯＳトランジスタ）とＮ−Ｍｏ５７２（第１のＭＯ
Ｓトランジスタ）とで構成されている。Ｐ−Ｍｏ８７１
のゲートがノードＮ１２に、ソースが電源電位■ＣＣに
、ドレインが７−ドＮ１４にそれぞれ接続され、そのノ
ートＮ１４がＮ−Ｍｏ３７２のトレインに、ゲートがノ
ードＮ１０に、ソースが出力ノートＮ１６にそれぞれ接
続されている。
第２のカレントアンプ回！！＠８０はＰ−Ｍｏ８８１（
第２のＭＯＳトランジスタ）とＮ−Ｍｏ３８２（第４の
ＭＯＳトランジスタ）とで構成されている。Ｐ−Ｍｏ５
８１のゲートがノードＮｌｌに、ソースが出力ノードＮ
１６に、ドレインがノードＮ１５にそれぞれ接続され、
そのノードＮ１５がＮ−Ｍｏ８８２のドレインに、ゲー
トがノードＮ１３に、ソースが接地電位にそれぞれ接続
されている。そして、ノードＮ１４．Ｎ１５及び゛出力
ノードＮ１６が出力段９０に接続されている。
第２のＭＯＳトランジスタ）とＮ−Ｍｏ３８２（第４の
ＭＯＳトランジスタ）とで構成されている。Ｐ−Ｍｏ５
８１のゲートがノードＮｌｌに、ソースが出力ノードＮ
１６に、ドレインがノードＮ１５にそれぞれ接続され、
そのノードＮ１５がＮ−Ｍｏ８８２のドレインに、ゲー
トがノードＮ１３に、ソースが接地電位にそれぞれ接続
されている。そして、ノードＮ１４．Ｎ１５及び゛出力
ノードＮ１６が出力段９０に接続されている。
第１のカレントアンプ回Ｆ！！１７０は、電源電位■Ｃ
ＣからＰ−Ｍｏ８７１、Ｎ−Ｍｏ８７２、及び出力ノー
ドＮ１６を介して流れる電流の変化を検知し、ノードＮ
１４の電位ＶＮ１４の変化として出力する機能を有し、
第２のカレントアンプ回路８０は、出力端子１００から
出力ノードＮ１６、Ｐ−ＭＯ３８Ｌ、及びＮ−Ｍｏ８８
２を介して流れる電流の変化を検知し、ノードＮ１５の
電位ＶＮ１５の変化として出力する機能を有している。
ＣからＰ−Ｍｏ８７１、Ｎ−Ｍｏ８７２、及び出力ノー
ドＮ１６を介して流れる電流の変化を検知し、ノードＮ
１４の電位ＶＮ１４の変化として出力する機能を有し、
第２のカレントアンプ回路８０は、出力端子１００から
出力ノードＮ１６、Ｐ−ＭＯ３８Ｌ、及びＮ−Ｍｏ８８
２を介して流れる電流の変化を検知し、ノードＮ１５の
電位ＶＮ１５の変化として出力する機能を有している。
出力段９０はゲートがノードＮ１５に、ソースが電源電
位ＶＣＣに、ドレインが出力ノードＮ１６にそれぞれ接
続されたＰ−Ｍｏ８９１ （プルアップ用トランジスタ
）を有し、そのドレインがＮ−Ｍｏ３９２ （プルダウ
ン用トランジスタ）のドレインに接続されている。その
上、Ｎ−Ｍｏ８９２のゲートがノードＮ１５に、ソース
が接地電位にそれぞれ接続され、Ｐ−Ｍｏ８９１及びＮ
−ＭＯＳ９２のドレインの接続点が出力ノードＮ１６及
び出力電位Ｖｏ出力用の出力端子１００に共通接続され
ている。
位ＶＣＣに、ドレインが出力ノードＮ１６にそれぞれ接
続されたＰ−Ｍｏ８９１ （プルアップ用トランジスタ
）を有し、そのドレインがＮ−Ｍｏ３９２ （プルダウ
ン用トランジスタ）のドレインに接続されている。その
上、Ｎ−Ｍｏ８９２のゲートがノードＮ１５に、ソース
が接地電位にそれぞれ接続され、Ｐ−Ｍｏ８９１及びＮ
−ＭＯＳ９２のドレインの接続点が出力ノードＮ１６及
び出力電位Ｖｏ出力用の出力端子１００に共通接続され
ている。
以上のように構成される電位発生回路の動作（Ｉ）、
（Ｉ［）を説明する。
（Ｉ［）を説明する。
（Ｉ＞出力電位Ｖｏが０がらＶＣＣ／２に達するまでの
動作 抵抗５１．５４及び抵抗５５．５８は、それぞれ等しい
抵抗値を有しているので、ノードＮＩＯの電位である第
１の電位Ｖ１０及びノードＮｉｌの電位である第２の電
位Ｖｌｌは、次式（２）のようになる。
動作 抵抗５１．５４及び抵抗５５．５８は、それぞれ等しい
抵抗値を有しているので、ノードＮＩＯの電位である第
１の電位Ｖ１０及びノードＮｉｌの電位である第２の電
位Ｖｌｌは、次式（２）のようになる。
Ｖ Ｌ Ｏ−（ＶＣＣ７’２）−ＶＴＮＶ１１＝（ＶＣ
Ｃ／２）−ＶＴＰ −−−−−−（２＞ここで、出力
電位Ｖｏが０〜ＶＣＣ／２の範囲にあるとき、Ｐ−Ｍｏ
８８１のゲート電位であるＶｌｌは、（（ＶＣＣ／２）
−ＶＴＰｌ であるから、Ｐ−Ｍｏ３８１は非導通であ
る。一方、バイアス回Ｈ６０はＰ−Ｍｏ８７１及びＮ−
Ｍｏ８８２を常に浅い導通状態にバイアスしているので
、ノードＮ１５の電位ＶＮ１５は０ ［ｖ］となり、Ｎ
−Ｍｏ８９２は非導通となる。
Ｃ／２）−ＶＴＰ −−−−−−（２＞ここで、出力
電位Ｖｏが０〜ＶＣＣ／２の範囲にあるとき、Ｐ−Ｍｏ
８８１のゲート電位であるＶｌｌは、（（ＶＣＣ／２）
−ＶＴＰｌ であるから、Ｐ−Ｍｏ３８１は非導通であ
る。一方、バイアス回Ｈ６０はＰ−Ｍｏ８７１及びＮ−
Ｍｏ８８２を常に浅い導通状態にバイアスしているので
、ノードＮ１５の電位ＶＮ１５は０ ［ｖ］となり、Ｎ
−Ｍｏ８９２は非導通となる。
また、Ｎ−Ｍｏ３７２のゲート電位であるｖｌｏは（（
ＶＣＣ／２）十〜’ＴＮｉであるから、Ｎ−Ｍｏ８７２
は導通し、電源電位ＶＣＣ，Ｐ−ＭＯ３７１，Ｎ−Ｍｏ
８７２、及び出力電位Ｖｏの順に電流が流れ、ノードＮ
１４の電位ＶＮ１４はほぼ出力電位Ｖｏと一致する。こ
れは、Ｐ−Ｍｏ３７１のオン抵抗が非常に高く、電圧降
下が大きいためである。したがって、Ｐ−Ｍｏ８９１が
導通状態となり、出力電位ＶＯは急速にＶＣＣ／２にプ
ルアップされる。そして、出力電位■０が■ＣＣ／２に
達すると、Ｎ−ＭＯＳ７２が非導通となって電流が流れ
なくなる。その結果、電位ＶＮ１４は電源電位ＶＣＣに
プルアップされ、Ｐ−ＭＯＳ９１は非導通となる。以上
の出力電位ＶＯが０からＶＣＣ／２に達するまでの動作
波形が第５図に示されている。
ＶＣＣ／２）十〜’ＴＮｉであるから、Ｎ−Ｍｏ８７２
は導通し、電源電位ＶＣＣ，Ｐ−ＭＯ３７１，Ｎ−Ｍｏ
８７２、及び出力電位Ｖｏの順に電流が流れ、ノードＮ
１４の電位ＶＮ１４はほぼ出力電位Ｖｏと一致する。こ
れは、Ｐ−Ｍｏ３７１のオン抵抗が非常に高く、電圧降
下が大きいためである。したがって、Ｐ−Ｍｏ８９１が
導通状態となり、出力電位ＶＯは急速にＶＣＣ／２にプ
ルアップされる。そして、出力電位■０が■ＣＣ／２に
達すると、Ｎ−ＭＯＳ７２が非導通となって電流が流れ
なくなる。その結果、電位ＶＮ１４は電源電位ＶＣＣに
プルアップされ、Ｐ−ＭＯＳ９１は非導通となる。以上
の出力電位ＶＯが０からＶＣＣ／２に達するまでの動作
波形が第５図に示されている。
（ｎ）出力電位ＶｏがＶＣＣからＶＣＣ／２に達するま
での動作 出力電位■０が電位ＶＣＣ−ＶＣＣ／２の範囲にあると
きは、Ｎ−ＭＯＳ７２は非導通で電位■Ｎ１４が電位ｖ
ＣＣであルノテ、Ｐ−ＭＯＳ９１は非導通である。一方
、Ｐ−ＭＯＳ８１は導通し、出力端子１００、Ｐ−ＭＯ
Ｓ８１、Ｐ−ＭＯＳ８２、及び接地の順に電流が流れる
。Ｎ−ＭＯＳ８２は常に浅い導通状態にバイアスされて
おり、そのオン抵抗は非常に高く、このＮ−ＭＯＳ８２
での電圧降下が大きい。したかって、電位ＶＮ１５はほ
ぼ°出力電位Ｖｏに一致するのて、Ｎ−［０３９２か導
通状態となり、出力電位■０は急速にＶＣＣ／２にプル
ダウンされる。
での動作 出力電位■０が電位ＶＣＣ−ＶＣＣ／２の範囲にあると
きは、Ｎ−ＭＯＳ７２は非導通で電位■Ｎ１４が電位ｖ
ＣＣであルノテ、Ｐ−ＭＯＳ９１は非導通である。一方
、Ｐ−ＭＯＳ８１は導通し、出力端子１００、Ｐ−ＭＯ
Ｓ８１、Ｐ−ＭＯＳ８２、及び接地の順に電流が流れる
。Ｎ−ＭＯＳ８２は常に浅い導通状態にバイアスされて
おり、そのオン抵抗は非常に高く、このＮ−ＭＯＳ８２
での電圧降下が大きい。したかって、電位ＶＮ１５はほ
ぼ°出力電位Ｖｏに一致するのて、Ｎ−［０３９２か導
通状態となり、出力電位■０は急速にＶＣＣ／２にプル
ダウンされる。
続いて、出力電位ＶｏがＶＣＣ／２に達すると、Ｐ−Ｍ
ＯＳ８１が非導通となって電流が流れなくなる。その結
果、電位ＶＮ１６は０［■］にプルダウンされ、Ｎ−Ｍ
ＯＳ９２は非導通となる。以上の出力電位ＶｏがＶＣＣ
からＶＣＣ／２に達するまでの動作波形が第６図に示さ
れている。
ＯＳ８１が非導通となって電流が流れなくなる。その結
果、電位ＶＮ１６は０［■］にプルダウンされ、Ｎ−Ｍ
ＯＳ９２は非導通となる。以上の出力電位ＶｏがＶＣＣ
からＶＣＣ／２に達するまでの動作波形が第６図に示さ
れている。
このように、Ｐ−ＭＯＳ９１及びＮ ＭＯＳ９２の導
通、非導通を第１及び第２のカレントアンプ回８７０．
８０の出力で制御することによって、出力電位ＶｏをＶ
ＣＣ／２に急速にプルアップ及びプルダウンし、且つＶ
ＣＣ／２に維持し続ける。
通、非導通を第１及び第２のカレントアンプ回８７０．
８０の出力で制御することによって、出力電位ＶｏをＶ
ＣＣ／２に急速にプルアップ及びプルダウンし、且つＶ
ＣＣ／２に維持し続ける。
本実施例は、次のような利点を有している。
′ （１）出力段９０のＰ−ＭＯＳ９１及びＮ−Ｍ○Ｓ
９２の導通、非導通を第１及び第２のカレントアンプ回
路７０．８０の出力で制御しているので、出力電位■０
が所定の電位に達するまで、十分大きな電流駆動能力が
維持される。その結果、従来の第３図と本実施例の第５
図とを比較し、従来の第４図と本実施例の第６図とを比
較して明らかなように、所定の電位ＶＤＤ／２に達する
までの時間が、立上り時では時刻ｔ１から時刻ｔ２に、
立下り時では時刻ｔ３から時刻ｔ４にそれぞれ短縮され
る。
９２の導通、非導通を第１及び第２のカレントアンプ回
路７０．８０の出力で制御しているので、出力電位■０
が所定の電位に達するまで、十分大きな電流駆動能力が
維持される。その結果、従来の第３図と本実施例の第５
図とを比較し、従来の第４図と本実施例の第６図とを比
較して明らかなように、所定の電位ＶＤＤ／２に達する
までの時間が、立上り時では時刻ｔ１から時刻ｔ２に、
立下り時では時刻ｔ３から時刻ｔ４にそれぞれ短縮され
る。
（２）従来例のように、プロセス的なバラツキにより、
例えば電位出力部５０の抵抗５１．５４の抵抗値が変化
し、電源電位ＶＣＣから第１及び第２のカレントアンプ
７０．８０を通って接地へ流れる貫通電流があっても、
浅い導通状態にあるＰ−ＭＯ３’ｌ及びＮ−ＭＯＳ８２
を介して流れるため、その電流は従来に比して極めて小
さくすることができる。
例えば電位出力部５０の抵抗５１．５４の抵抗値が変化
し、電源電位ＶＣＣから第１及び第２のカレントアンプ
７０．８０を通って接地へ流れる貫通電流があっても、
浅い導通状態にあるＰ−ＭＯ３’ｌ及びＮ−ＭＯＳ８２
を介して流れるため、その電流は従来に比して極めて小
さくすることができる。
なお、本発明は、図示の実施例に限定されず、種々の変
形が可能である。例えば、その変形例として次のような
ものがある。
形が可能である。例えば、その変形例として次のような
ものがある。
（Ｉ＞電位出力部５０の構成は上記実施例に限定されず
、例えば、Ｎ−ＭＯＳ５２．ヲ３及びＰ−ＭＯＳ ５６
、５７を抵抗で構成しても良い。
、例えば、Ｎ−ＭＯＳ５２．ヲ３及びＰ−ＭＯＳ ５６
、５７を抵抗で構成しても良い。
（ｎ）出力段９０のＰ−ＭＯＳ９１をＮ−ＭＯＳとし、
Ｎ−ＭＯＳ９２をＰ−ＭＯＳとするように構成すること
も可能である。
Ｎ−ＭＯＳ９２をＰ−ＭＯＳとするように構成すること
も可能である。
（ＩＩＩ）基準電位として接地電位を用いたが、例えば
マイナス電位を用いる構成も可能である。
マイナス電位を用いる構成も可能である。
（発明の効果）
以上詳細に説明したように、本発明によれば、プルアッ
プ用トランジスタとプルダウン用トランジスタとの導通
、非導通を、第１及び第３のＭＯＳトランジスタと第２
及び第４のＭＯＳトランジスタとによってそれぞれ制御
しているので、出力電位Ｖｏが所定の電位に達するまで
、十分、大きな電流駆動能力が維持される。これにより
、出力ノードの電位を短時間で所定の電位に設定するこ
とが可能となる。
プ用トランジスタとプルダウン用トランジスタとの導通
、非導通を、第１及び第３のＭＯＳトランジスタと第２
及び第４のＭＯＳトランジスタとによってそれぞれ制御
しているので、出力電位Ｖｏが所定の電位に達するまで
、十分、大きな電流駆動能力が維持される。これにより
、出力ノードの電位を短時間で所定の電位に設定するこ
とが可能となる。
さらに、第３及び第４のＭＯＳトランジスタを第１及び
第２のバ・イアスミ位でバイアスして所定の浅い導通状
態に設定したので、従来例のように、プロセス的なバラ
ツキにより、電源電位から第３のＭＯＳトランジスタ、
第１のＭＯ３Ｉ−ランジスタ、第２のＭＯＳトランジス
タ及び第４のＭＯ５トランジスタを順に通って接地へ流
れる貫通電流があっても、その電流は従来に比して極め
て小さくすることができる。したがって、低消費電力を
可能にする。
第２のバ・イアスミ位でバイアスして所定の浅い導通状
態に設定したので、従来例のように、プロセス的なバラ
ツキにより、電源電位から第３のＭＯＳトランジスタ、
第１のＭＯ３Ｉ−ランジスタ、第２のＭＯＳトランジス
タ及び第４のＭＯ５トランジスタを順に通って接地へ流
れる貫通電流があっても、その電流は従来に比して極め
て小さくすることができる。したがって、低消費電力を
可能にする。
第１図は本発明の実施例を示す電位発生回路の回路図、
第２図は従来の電位発生回路の回路図、第３図は第２図
の立上がり時の動作波形図、第４図は第２図の立下がり
時の動作波形図、第５図は第１図の立上がり時の動作波
形図、第６図は第１図の立下がり時の動作波形図である
。 ５０・・・・・・電位出力部、６０・・・・・・バイア
ス回路７１・・・・・・第３のＭＯＳトランジスタ、７
２・・・・・・第３のＭＯ８１〜ランジスタ、８１・・
・・・・第２のＭＯＳトランジスタ、８２・・・・・・
第４のＭＯＳトランジスタ、９１・・・・・・第１のＭ
ＯＳトランジスタ、８１・・・・・・第２のＭＯＳトラ
ンジスタ、８２・・・・・・プルアップ用トランジスタ
、９２・・・・・・第２のＭＯＳトランジスタ、８２・
・・・・・プルダウン用トランジスタ、Ｎ１６・・・・
・・出力ノート。 寧２図 ０ ム 草ろ口
第２図は従来の電位発生回路の回路図、第３図は第２図
の立上がり時の動作波形図、第４図は第２図の立下がり
時の動作波形図、第５図は第１図の立上がり時の動作波
形図、第６図は第１図の立下がり時の動作波形図である
。 ５０・・・・・・電位出力部、６０・・・・・・バイア
ス回路７１・・・・・・第３のＭＯＳトランジスタ、７
２・・・・・・第３のＭＯ８１〜ランジスタ、８１・・
・・・・第２のＭＯＳトランジスタ、８２・・・・・・
第４のＭＯＳトランジスタ、９１・・・・・・第１のＭ
ＯＳトランジスタ、８１・・・・・・第２のＭＯＳトラ
ンジスタ、８２・・・・・・プルアップ用トランジスタ
、９２・・・・・・第２のＭＯＳトランジスタ、８２・
・・・・・プルダウン用トランジスタ、Ｎ１６・・・・
・・出力ノート。 寧２図 ０ ム 草ろ口
Claims (1)
- 【特許請求の範囲】 電源電位と基準電位との間に接続され第１及び第２の電
位を出力する電位出力部と、前記第１の電位に基づき前
記電源電位から出力ノードへ流れる電流の導通状態を制
御する第１のＭＯＳトランジスタと、前記第２の電位に
基づき前記出力ノードから前記基準電位へ流れる電流の
導通状態を制御する第２のＭＯＳトランジスタとを備え
た電位発生回路において、 前記電源電位と前記基準電位との間に接続され第１及び
第２のバイアス電位を発生するバイアス回路と、 前記第１のＭＯＳトランジスタの電源電位側電極と前記
電源電位との間に接続され第１のバイアス電位に基づき
所定の導通状態にバイアスされる第３のＭＯＳトランジ
スタと、 前記第２のＭＯＳトランジスタの基準電位側電極と前記
基準電位との間に接続され前記第２の電位に基づき所定
の導通状態にバイアスされる第４のＭＯＳトランジスタ
と、 前記電源電位と前記出力ノードとの間に接続され前記第
１のＭＯＳトランジスタの電源電位側電極の電位に基づ
きオン・オフ動作するプルアップ用トランジスタと、 前記出力ノードと前記基準電位との間に接続され前記第
２のＭＯＳトランジスタの基準電位側電極の電位に基づ
き前記プルアップ用トランジスタに対して相補的にオン
・オフ動作するプルダウン用トランジスタとを、 設けたことを特徴とする電位発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340655A JP2753144B2 (ja) | 1990-11-30 | 1990-11-30 | 電位発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340655A JP2753144B2 (ja) | 1990-11-30 | 1990-11-30 | 電位発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04209396A true JPH04209396A (ja) | 1992-07-30 |
| JP2753144B2 JP2753144B2 (ja) | 1998-05-18 |
Family
ID=18339053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2340655A Expired - Fee Related JP2753144B2 (ja) | 1990-11-30 | 1990-11-30 | 電位発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2753144B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06500886A (ja) * | 1992-02-20 | 1994-01-27 | ノーザン・テレコム・リミテッド | 基準電圧発生器 |
| US7187605B2 (en) | 2003-07-01 | 2007-03-06 | Oki Electric Industry Co., Ltd. | Semiconductor storage device |
| JP2007095282A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 電圧発生装置 |
-
1990
- 1990-11-30 JP JP2340655A patent/JP2753144B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06500886A (ja) * | 1992-02-20 | 1994-01-27 | ノーザン・テレコム・リミテッド | 基準電圧発生器 |
| US7187605B2 (en) | 2003-07-01 | 2007-03-06 | Oki Electric Industry Co., Ltd. | Semiconductor storage device |
| JP2007095282A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 電圧発生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2753144B2 (ja) | 1998-05-18 |
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| JPH0159773B2 (ja) | ||
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