JPH021924U - - Google Patents

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JPH021924U
JPH021924U JP1988079383U JP7938388U JPH021924U JP H021924 U JPH021924 U JP H021924U JP 1988079383 U JP1988079383 U JP 1988079383U JP 7938388 U JP7938388 U JP 7938388U JP H021924 U JPH021924 U JP H021924U
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JP
Japan
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series
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integrating capacitor
mos transistors
variable duty
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JP1988079383U
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  • Manipulation Of Pulses (AREA)

Description

【図面の簡単な説明】
第1図はこの考案の一実施例の接続図、第2図
はこの考案の一実施例の説明に用いる波形図、第
3図はこの考案の他の実施例の接続図、第4図は
この考案の他の実施例の説明に用いる波形図、第
5図は従来のデユーテイ可変回路の一例の接続図
、第6図は従来のデユーテイ可変回路の一例の説
明に用いる波形図、第7図は従来のデユーテイ可
変回路の他の例の接続図、第8図は従来のデユー
テイ可変回路の他の例の説明に用いる波形図であ
る。 図面における主要な符号の説明、1:入力端子
、6:PチヤンネルMOSトランジスタ、7:N
チヤンネルMOSトランジスタ、8,9:電流源
、12:コンデンサ、15:出力端子、21,2
2,23:インバータ回路。

Claims (1)

  1. 【実用新案登録請求の範囲】 直列接続された第1及び第2のMOSトランジ
    スタと、 上記第1及び第2のMOSトランジスタにそれ
    ぞれ直列接続された第1及び第2の電流源と、 上記第1及び第2のMOSトランジスタの接続
    点に接続された積分用のコンデンサとを有し、 上記第1及び第2の電流源で上記積分用のコン
    デンサを充放電して所望のデユーテイ比のクロツ
    クを得るようにしたことを特徴とするデユーテイ
    可変回路。
JP1988079383U 1988-06-15 1988-06-15 デューティ可変回路 Expired - Lifetime JP2539667Y2 (ja)

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JPH021924U true JPH021924U (ja) 1990-01-09
JP2539667Y2 JP2539667Y2 (ja) 1997-06-25

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007194987A (ja) * 2006-01-20 2007-08-02 Sony Corp 遅延回路及びそれを備えたアナログ/デジタルコンバータ回路
JP2016525301A (ja) * 2013-06-25 2016-08-22 クゥアルコム・インコーポレイテッドQualcomm Incorporated フィードバックループ内にデューティサイクル調整を有する分周器

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EP1330051B1 (en) * 2000-10-26 2009-12-16 Fujitsu Limited Pulse width control circuit

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Publication number Priority date Publication date Assignee Title
JPS5961312A (ja) * 1982-09-30 1984-04-07 Toshiba Corp パルス遅延回路

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