JPH021924U - - Google Patents

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JPH021924U
JPH021924U JP1988079383U JP7938388U JPH021924U JP H021924 U JPH021924 U JP H021924U JP 1988079383 U JP1988079383 U JP 1988079383U JP 7938388 U JP7938388 U JP 7938388U JP H021924 U JPH021924 U JP H021924U
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JP
Japan
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series
current sources
integrating capacitor
mos transistors
variable duty
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JP1988079383U
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  • Manipulation Of Pulses (AREA)
  • Pulse Circuits (AREA)

Description

【図面の簡単な説明】
第１図はこの考案の一実施例の接続図、第２図
はこの考案の一実施例の説明に用いる波形図、第
３図はこの考案の他の実施例の接続図、第４図は
この考案の他の実施例の説明に用いる波形図、第
５図は従来のデユーテイ可変回路の一例の接続図
、第６図は従来のデユーテイ可変回路の一例の説
明に用いる波形図、第７図は従来のデユーテイ可
変回路の他の例の接続図、第８図は従来のデユー
テイ可変回路の他の例の説明に用いる波形図であ
る。 図面における主要な符号の説明、１：入力端子
、６：ＰチヤンネルＭＯＳトランジスタ、７：Ｎ
チヤンネルＭＯＳトランジスタ、８，９：電流源
、１２：コンデンサ、１５：出力端子、２１，２
２，２３：インバータ回路。

Claims (1)

  1. 【実用新案登録請求の範囲】 直列接続された第１及び第２のＭＯＳトランジ
    スタと、 上記第１及び第２のＭＯＳトランジスタにそれ
    ぞれ直列接続された第１及び第２の電流源と、 上記第１及び第２のＭＯＳトランジスタの接続
    点に接続された積分用のコンデンサとを有し、 上記第１及び第２の電流源で上記積分用のコン
    デンサを充放電して所望のデユーテイ比のクロツ
    クを得るようにしたことを特徴とするデユーテイ
    可変回路。
JP1988079383U 1988-06-15 1988-06-15 デューティ可変回路 Expired - Lifetime JP2539667Y2 (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007194987A (ja) * 2006-01-20 2007-08-02 Sony Corp 遅延回路及びそれを備えたアナログ／デジタルコンバータ回路
JP2016525301A (ja) * 2013-06-25 2016-08-22 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ フィードバックループ内にデューティサイクル調整を有する分周器

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JP3733116B2 (ja) * 2000-10-26 2006-01-11 富士通株式会社 パルス幅制御回路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5961312A (ja) * 1982-09-30 1984-04-07 Toshiba Corp パルス遅延回路

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