JPH02119412A - 半導体遅延回路 - Google Patents
半導体遅延回路Info
- Publication number
- JPH02119412A JPH02119412A JP63273605A JP27360588A JPH02119412A JP H02119412 A JPH02119412 A JP H02119412A JP 63273605 A JP63273605 A JP 63273605A JP 27360588 A JP27360588 A JP 27360588A JP H02119412 A JPH02119412 A JP H02119412A
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- JP
- Japan
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- voltage
- delay circuit
- nearly
- constant
- power supply
- Prior art date
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- Granted
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 230000001934 delay Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 2
- 238000007493 shaping process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Networks Using Active Elements (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体遅延回路に関し、特に容量素子とＭＯＳ
）ランジスタの抵抗素子とで所定の遅延時間を得る構成
の半導体遅延回路に関する。
）ランジスタの抵抗素子とで所定の遅延時間を得る構成
の半導体遅延回路に関する。
従来、半導体メモリ等の半導体集積回路に於ては、動作
タイミングの調整酸るいはワンショットパルスの発生の
為に遅延回路が使われることが多い。
タイミングの調整酸るいはワンショットパルスの発生の
為に遅延回路が使われることが多い。
この半導体遅延回路について図面を参照して説明する。
第３図は従来の半導体遅延回路の一例を示す回路図であ
る。
る。
この例は、入力信号ＩＮの信号変化を抵抗素子としての
Ｐ型ＭＯＳトランジスタＱ ｐｌｘ、 Ｑ ｐｔ３、Ｎ
型ＭＯＳトランジスタＱ Ｎ１２． Ｑ Ｎ１３と容量
素子Ｃｉｔ、 Ｃ１２とで決まる遅延時間経過後、出力
信号ＯＵＴとして出力するものである。
Ｐ型ＭＯＳトランジスタＱ ｐｌｘ、 Ｑ ｐｔ３、Ｎ
型ＭＯＳトランジスタＱ Ｎ１２． Ｑ Ｎ１３と容量
素子Ｃｉｔ、 Ｃ１２とで決まる遅延時間経過後、出力
信号ＯＵＴとして出力するものである。
Ｐ型ＭＯＳトランジスタＱｐｔｔ及びＮ型ＭＯＳトラン
ジスタＱＮＩＩから成るＣＭＯＳインバータは入力信号
波形整形用として、Ｐ型ＭＯｓトランジスタＱＰ１２及
びＮ型ＭＯ３）ランジスタＱＮＩ□から成るＣＭＯＳイ
ンバータと容量素子Ｃ１１、並びにＰ型ＭＯＳトランジ
スタＱｐ１３及びＮ型ＭＯＳトランジスタＱＮｔｓから
成るＣＭＯＳインバー夕と容量素子Ｃ１２は共に信号遅
延用として、又Ｐ型ＭＯＳトランジスタＱ２１４及びＮ
型ＭＯＳトランジスタＱＮ１４から成るＣＭＯＳインバ
ータは出力信号波形整形用としてそれぞれ機能する。
ジスタＱＮＩＩから成るＣＭＯＳインバータは入力信号
波形整形用として、Ｐ型ＭＯｓトランジスタＱＰ１２及
びＮ型ＭＯ３）ランジスタＱＮＩ□から成るＣＭＯＳイ
ンバータと容量素子Ｃ１１、並びにＰ型ＭＯＳトランジ
スタＱｐ１３及びＮ型ＭＯＳトランジスタＱＮｔｓから
成るＣＭＯＳインバー夕と容量素子Ｃ１２は共に信号遅
延用として、又Ｐ型ＭＯＳトランジスタＱ２１４及びＮ
型ＭＯＳトランジスタＱＮ１４から成るＣＭＯＳインバ
ータは出力信号波形整形用としてそれぞれ機能する。
この半導体遅延回路の遅延時間’ｒ、、Ｔ２は次の式で
与えられる。
与えられる。
入力信号立上り時：
Ｔ１≠ＲｏＮ（Ｑ ＰＩ３）Ｘ Ｃ１１＋ ＲＯＮ （
Ｑ Ｎ１３ ） Ｘ Ｃ＋ｚ−（１）入力信号立下り時
： Ｔ２峙ＲＯＭ （Ｑ Ｎ＋２）Ｘ Ｃ１１＋ ＲＯＭ
（Ｑ ｐｔ３） Ｘ Ｃｘ２・” （２）ここでＲＯＭ
（Ｑ ＰＩ３）等は、（）内の記号と対応するＭＯＳ
）ランジスタのオン状態でのソース・ドレイン間抵抗（
以下オン抵抗という）の値をし、Ｃ１１＋ Ｃ１２はそ
れぞれ容量素子ＣＩｌ、Ｃ１２の容量値を示す。
Ｑ Ｎ１３ ） Ｘ Ｃ＋ｚ−（１）入力信号立下り時
： Ｔ２峙ＲＯＭ （Ｑ Ｎ＋２）Ｘ Ｃ１１＋ ＲＯＭ
（Ｑ ｐｔ３） Ｘ Ｃｘ２・” （２）ここでＲＯＭ
（Ｑ ＰＩ３）等は、（）内の記号と対応するＭＯＳ
）ランジスタのオン状態でのソース・ドレイン間抵抗（
以下オン抵抗という）の値をし、Ｃ１１＋ Ｃ１２はそ
れぞれ容量素子ＣＩｌ、Ｃ１２の容量値を示す。
（１）式、（２）式から明らかな様に遅延時間はＭＯＳ
トランジスタＱＰ１２ 、 ＱＰ＋３ ＋ ＱＮ１２Ｑ
Ｎ１３のオン抵抗の値と、容量素子Ｃ１１＋ Ｃ１２の
容量値とを適切に選ぶことにより設定することができる
。
トランジスタＱＰ１２ 、 ＱＰ＋３ ＋ ＱＮ１２Ｑ
Ｎ１３のオン抵抗の値と、容量素子Ｃ１１＋ Ｃ１２の
容量値とを適切に選ぶことにより設定することができる
。
上述した従来の半導体遅延回路は、ＭｏＳトランジスタ
（ＱＰ１２ ＋ ＱＰ１３ 、 ＱＮ１２ 、 ＱＮ１
３ ）のオン抵抗の値と容量素子Ｃ１１＋ ＣＩ□の容
量値とにより遅延時間が決定される構成となっているの
で、電源電圧Ｖ。０が変動した場合にＭＯＳトランジス
タ（ＱＰ１２ ＋ ＱＰ１３ 、 ＱＮ１２・ＱＮ１３
）のオン抵抗の値が変化して遅延時間も変化してしまう
という欠点がある。
（ＱＰ１２ ＋ ＱＰ１３ 、 ＱＮ１２ 、 ＱＮ１
３ ）のオン抵抗の値と容量素子Ｃ１１＋ ＣＩ□の容
量値とにより遅延時間が決定される構成となっているの
で、電源電圧Ｖ。０が変動した場合にＭＯＳトランジス
タ（ＱＰ１２ ＋ ＱＰ１３ 、 ＱＮ１２・ＱＮ１３
）のオン抵抗の値が変化して遅延時間も変化してしまう
という欠点がある。
例えば、この半導体遅延回路を用いた半導体集積回路等
では、電源電圧の規格が最小４．５Ｖ。
では、電源電圧の規格が最小４．５Ｖ。
最大５，５Ｖとなっているので、遅延時間の変化は電源
電圧ＶＣＣの変化量にほぼ比例して約２０％にもなって
しまう。
電圧ＶＣＣの変化量にほぼ比例して約２０％にもなって
しまう。
近年、半導体集積回路の機能の複雑化及び高速化に伴い
、信号タイミング間の正確な調整、即ち遅延回路での遅
延時間の一定化が必要になる場合が増えつつある。
、信号タイミング間の正確な調整、即ち遅延回路での遅
延時間の一定化が必要になる場合が増えつつある。
従って、本発明は、電源電圧の変動に際しても常に一定
の遅延時間を維持することができる半導体遅延回路を提
供することを目的とする。
の遅延時間を維持することができる半導体遅延回路を提
供することを目的とする。
本発明の半導体遅延回路は、第１の抵抗素子及び少なく
とも１つのダイオード素子を備え電源電圧から所定の値
の一定電圧を発生する定電圧発生部と、少なくとも１つ
の第２の抵抗素子及び容量素子を備え前記定電圧発生部
の出力電圧を電源電圧として動作し入力端からの信号を
所定の時間遅延させる遅延回路部とを有している。
とも１つのダイオード素子を備え電源電圧から所定の値
の一定電圧を発生する定電圧発生部と、少なくとも１つ
の第２の抵抗素子及び容量素子を備え前記定電圧発生部
の出力電圧を電源電圧として動作し入力端からの信号を
所定の時間遅延させる遅延回路部とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、第３図に示された従来の半導体遅延回路
と同様の構成の遅延回路部２に、定電圧発生部１から発
生する一定電圧（Ｖｐ）を電源電圧として供給するもの
である。
と同様の構成の遅延回路部２に、定電圧発生部１から発
生する一定電圧（Ｖｐ）を電源電圧として供給するもの
である。
定電圧発生部１は、抵抗Ｒ１、とダイオードＤＩｌ〜Ｄ
１５とを直列接続して構成される。ダイオードＤＩｌ〜
Ｄ１５１個当りの順方向オン電圧は約０．８■であるか
ら、５個のダイオードＤｌｌ〜Ｄ１５の直列接続回路の
両端には約４．０■の電位差が発生する。即ち、定電圧
発生部１の出力電圧■２は約４、ＯＶとなる。電源電圧
ＶＣＣが４．５■から５．５■まで変動したとしても、
出力電圧■２は常に約４．ＯＶのまま維持される。
１５とを直列接続して構成される。ダイオードＤＩｌ〜
Ｄ１５１個当りの順方向オン電圧は約０．８■であるか
ら、５個のダイオードＤｌｌ〜Ｄ１５の直列接続回路の
両端には約４．０■の電位差が発生する。即ち、定電圧
発生部１の出力電圧■２は約４、ＯＶとなる。電源電圧
ＶＣＣが４．５■から５．５■まで変動したとしても、
出力電圧■２は常に約４．ＯＶのまま維持される。
従って、遅延回路部２へ供給される電源電圧は、電源電
圧ＶＣＣの変動に関係なく常に約４．０■に維持され、
遅延回路部２を構成しているＭＯＳトランジスタ（ＱＰ
１２・ＱＰ１３・ＱＮ１２ＱＮ１３）のオン抵抗の値も
ほぼ一定となる。即ち、電源電圧Ｖ。。の変動に関係な
く常に一定の遅延時間を維持することが可能である。
圧ＶＣＣの変動に関係なく常に約４．０■に維持され、
遅延回路部２を構成しているＭＯＳトランジスタ（ＱＰ
１２・ＱＰ１３・ＱＮ１２ＱＮ１３）のオン抵抗の値も
ほぼ一定となる。即ち、電源電圧Ｖ。。の変動に関係な
く常に一定の遅延時間を維持することが可能である。
第２図は本発明の第２の実施例を示す回路図である。
この実施例の定電圧発生部ＩＡは、抵抗素子としてのゲ
ートを接地端子に接続したＰ型ＭＯＳトランジスタＱｐ
□と、ダイオード素子としてのコレクタとベースとを共
通接続したＮＰＮ型のバイポーラトランジスタＱ１〜Ｑ
５とを直列接続して構成される。コレクタとベースとを
共通接続したバイポーラトランジスタロ１〜Ｑ５１個当
りの順方向オン電圧は約０．８■であるから、前述の第
１の実施例と同様に、この定電圧発生部ＩＡの出力電圧
Ｖｐ も電源電圧ＶＣＣの変動に関係な（約４．０Ｖ
に維持される。
ートを接地端子に接続したＰ型ＭＯＳトランジスタＱｐ
□と、ダイオード素子としてのコレクタとベースとを共
通接続したＮＰＮ型のバイポーラトランジスタＱ１〜Ｑ
５とを直列接続して構成される。コレクタとベースとを
共通接続したバイポーラトランジスタロ１〜Ｑ５１個当
りの順方向オン電圧は約０．８■であるから、前述の第
１の実施例と同様に、この定電圧発生部ＩＡの出力電圧
Ｖｐ も電源電圧ＶＣＣの変動に関係な（約４．０Ｖ
に維持される。
従って、第１の実施例と同様にこの実施例も、電源電圧
Ｖｃｃの変動に関係なく常に一定の遅延時間を維持する
ことができる。
Ｖｃｃの変動に関係なく常に一定の遅延時間を維持する
ことができる。
特にこの実施例は、バイポーラ・０ＭＯ３混成型の半導
体集積回路に適した構成となっており、応用範囲が広い
という利点がある。
体集積回路に適した構成となっており、応用範囲が広い
という利点がある。
以上説明したように本発明は、電源電圧が変動しても一
定電圧を発生する定電圧発生部を設け、この一定電圧を
遅延回路部の電源として供給する構成とすることにより
、電源電圧の変動に影響されることなく常に一定の遅延
時間を維持することできる効果がある。
定電圧を発生する定電圧発生部を設け、この一定電圧を
遅延回路部の電源として供給する構成とすることにより
、電源電圧の変動に影響されることなく常に一定の遅延
時間を維持することできる効果がある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図、第３図は従来の半導体遅延回路の一
例を示す回路図である。 １、ＩＡ・・・定電圧発生部、２・・・遅延回路部、Ｃ
１１＋ Ｃ１２・・・容量素子、Ｄ＋＋””Ｄ＋５・・
・ダイオード、Ｑ１〜Ｑ５・・・バイポーラトランジス
タ、Ｑ Ｎ １１〜ＱＮ１４・・・Ｎ型ＭＯＳトランジ
スタ、Ｑ ｐ ｔ 、 Ｑ ｐ ｒ ｓ〜ＱＰ１４・・
・Ｐ型ＭＯＳトランジスタ、Ｒ１１・・・抵Ｑｐｎ〜Ｏ
Ｐμ ・ρ１前０．５トつン〉を入フ０Ｎｒ１〜ＱＮ１
４゛ Ｎユリ１０３トつンジスヲ第 １ Σ ％２ 図 第 Ｊ 図
施例を示す回路図、第３図は従来の半導体遅延回路の一
例を示す回路図である。 １、ＩＡ・・・定電圧発生部、２・・・遅延回路部、Ｃ
１１＋ Ｃ１２・・・容量素子、Ｄ＋＋””Ｄ＋５・・
・ダイオード、Ｑ１〜Ｑ５・・・バイポーラトランジス
タ、Ｑ Ｎ １１〜ＱＮ１４・・・Ｎ型ＭＯＳトランジ
スタ、Ｑ ｐ ｔ 、 Ｑ ｐ ｒ ｓ〜ＱＰ１４・・
・Ｐ型ＭＯＳトランジスタ、Ｒ１１・・・抵Ｑｐｎ〜Ｏ
Ｐμ ・ρ１前０．５トつン〉を入フ０Ｎｒ１〜ＱＮ１
４゛ Ｎユリ１０３トつンジスヲ第 １ Σ ％２ 図 第 Ｊ 図
Claims (1)
- 第１の抵抗素子及び少なくとも１つのダイオード素子を
備え電源電圧から所定の値の一定電圧を発生する定電圧
発生部と、少なくとも１つの第２の抵抗素子及び容量素
子を備え前記定電圧発生部の出力電圧を電源電圧として
動作し入力端からの信号を所定の時間遅延させる遅延回
路部とを有することを特徴とする半導体遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273605A JP2647930B2 (ja) | 1988-10-28 | 1988-10-28 | 半導体遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273605A JP2647930B2 (ja) | 1988-10-28 | 1988-10-28 | 半導体遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02119412A true JPH02119412A (ja) | 1990-05-07 |
| JP2647930B2 JP2647930B2 (ja) | 1997-08-27 |
Family
ID=17530086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63273605A Expired - Fee Related JP2647930B2 (ja) | 1988-10-28 | 1988-10-28 | 半導体遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2647930B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4962059A (ja) * | 1972-10-18 | 1974-06-15 | ||
| JPS5961312A (ja) * | 1982-09-30 | 1984-04-07 | Toshiba Corp | パルス遅延回路 |
| JPS6276317A (ja) * | 1985-09-28 | 1987-04-08 | New Japan Radio Co Ltd | 遅延回路 |
-
1988
- 1988-10-28 JP JP63273605A patent/JP2647930B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4962059A (ja) * | 1972-10-18 | 1974-06-15 | ||
| JPS5961312A (ja) * | 1982-09-30 | 1984-04-07 | Toshiba Corp | パルス遅延回路 |
| JPS6276317A (ja) * | 1985-09-28 | 1987-04-08 | New Japan Radio Co Ltd | 遅延回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2647930B2 (ja) | 1997-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |