KR870004446A - 래치회로 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 이 발명의 한 실시예에 의한 마스터 슬레이브 래치회로를 나타내는 회로도.
제2도는ø의 상태에 의한 각 게이트의 출력의 상태를 나타내는 그림.
제3도는 ø==ø0인 경우의 마스터 래치회로와 슬레이브 래치회로의 등가회로.
제4도, 제5도, 제7도, 제8도, 제10도, 제11도는 이 발명의 다른 실시예를 나타내는 마스터 슬레이브 래치회로를 나타내는 회로도.
* 도면의 주요부분에 대한 부호의 설명
A : 마스터 래치회로의 입력
B : 마스터 래치회로의 출력인 슬레이브 래치회로의 입력
C : 슬레이브 래치회로의 출력 ø : 컨트롤 신호
: ø가 반전한 컨트롤 신호
G1, G4: ø에 의해 인에이블, 디스에이블 상태를 제어할 수 있는 게이트
G2, G3: ø에 의해 인에이블, 디스에이블 상태를 제어할 수 있는 게이트
B1: 마스터 래치회로의 버퍼 B2: 슬레이브 래치회로의 버퍼
O1~O4: G1~G4의 출력 Z1~Z4: G1~G4의 출력 임피던스
ø1: 0<ø1<ø0인 ø의 전위 ø2: ø0<ø2<VCC인 ø의 전위
P1~P6: P 채널 MOS 트랜지스터
N1~N6: N 채널 MOS 트랜지스터(또한 그림중 동일부호는 동일, 또는 상당부분을 나타낸다).
Claims (4)
- 컨트롤 신호에 의해 인에이브, 디스에이블 상태가 제어되고 입력신호를 받는 판독용 게이트(G1)와 이게이트와 상반적으로 컨트롤 신호에 의해 인에이블, 디스에이블 상태가 제어되는 래치용 게이트(G2)의 출력이 AND 타이로 접속되며, G1이 인에이블 상태이고, G2가 디스에이블 상태일때 G1에 의한 입력(A)의 신호가 판독되는 상태가 되고, G2가 인에이블 상태이고, G1이 디스에이블 상태일때, G2에 의한 래치상태가 되어서 래치 출력을 발생하는 마스터 래치회로와 컨트롤 신호에의해 인 에이블, 디스에이블 상태가 제어되는 래치용 게이트(G4)와 이 게이트와 상반적으로 컨트롤 신호에 의해 인에이블, 디스에이블 상태가 제어되며 상기 래치출력을 입력으로하는 입력용 게이트(G3)의 출력이 AND 타이에 접속되고, G3가 인에이블 상태이고, G4가 디스에이블 상태일때 G3에 의한 상기 래치 출력의 판독상태가 되고 G4가 인에이블 상태이고, G3가 디스에이블 상태일때 G4에 의한 래치상태가 되어서 별도의 래치출력을 발생하는 슬레이브래치회로를 갖춘 마스터 글레이브 래치회로에 있어서 컨트롤신호의 전압크기에 관계없이 마스터 래치회로의 판독용 게이트(G1)와 슬레이브 래치회로의 판독용 게이트(G3)의 각 출력이 동시에 주로서 나타나는 것이 없도록 구성한 것을 특징으로 하는 래치회로.
- 제1항에 있어서 게이트(G1~G4)의 출력 임피던스(Z1~Z4)의 관계가 컨트롤신호의 전압크기에 관계없이 Z1 Z2일때 Z3>Z4가 되도록 설정한 것을 특징으로 하는 래치회로.
- 제1항 또는 제2항에 있어서 게이트(G1~G4)를 클럭 게이트에 의해 구성한 것을 특징으로 하는 래치회로.
- 제1항 또는 제2항에 있어서 게이트(G1~G4)를 트랜스미션 게이트에 의해 구성한 것을 특징으로 하는 래치회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (3)
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