JPH118277A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH118277A JPH118277A JP9172819A JP17281997A JPH118277A JP H118277 A JPH118277 A JP H118277A JP 9172819 A JP9172819 A JP 9172819A JP 17281997 A JP17281997 A JP 17281997A JP H118277 A JPH118277 A JP H118277A
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- JP
- Japan
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- memory
- test
- pad
- integrated circuit
- semiconductor integrated
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- Granted
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】メモリ（ＳＲＡＭ、ＤＲＡＭ、フラッシュ等）
混載ロジック製品において、同時に評価できるチップ数
を増加して、テスティングの効率を向上するとともに、
レイアウト設計を容易化する半導体装置の提供。 【解決手段】メモリ（ＳＲＡＭ、ＤＲＡＭ、フラッシュ
等）混載ロジック製品において、メモリ部１０１のの周
辺にメモリテスト専用のテストパッド１０３を配置する
ことによって、テスティングの効率を上げ、かつレイア
ウト設計を容易にすることができる。
混載ロジック製品において、同時に評価できるチップ数
を増加して、テスティングの効率を向上するとともに、
レイアウト設計を容易化する半導体装置の提供。 【解決手段】メモリ（ＳＲＡＭ、ＤＲＡＭ、フラッシュ
等）混載ロジック製品において、メモリ部１０１のの周
辺にメモリテスト専用のテストパッド１０３を配置する
ことによって、テスティングの効率を上げ、かつレイア
ウト設計を容易にすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にメモリ（ＳＲＡＭ、ＤＲＡＭ、フラッシュメ
モリ等）混載ロジックの半導体集積回路のテストに用い
て好適な半導体集積回路に関する。
関し、特にメモリ（ＳＲＡＭ、ＤＲＡＭ、フラッシュメ
モリ等）混載ロジックの半導体集積回路のテストに用い
て好適な半導体集積回路に関する。
【０００２】
【従来の技術】従来、メモリ（ＳＲＡＭ、ＤＲＡＭ、フ
ラッシュメモリ等）混載ロジック製品では、各製品ごと
の仕様によってパッド配置は異なっており、テストピン
は、例えば図５に示すように、チップの４辺に、任意に
配置されていた。図５において、５０１はメモリ部、５
０３はメモリ部５０１の外部パッド、５０２はロジック
部を示している。
ラッシュメモリ等）混載ロジック製品では、各製品ごと
の仕様によってパッド配置は異なっており、テストピン
は、例えば図５に示すように、チップの４辺に、任意に
配置されていた。図５において、５０１はメモリ部、５
０３はメモリ部５０１の外部パッド、５０２はロジック
部を示している。
【０００３】このため、メモリ部のみを評価する時も、
テストパッドは４辺に分散されていることが多かった。
テストパッドは４辺に分散されていることが多かった。
【０００４】しかし、ウェハ状態でメモリ部のテストを
行う場合、メモリテスト用のテストパッドが４辺に散ら
ばっていると、プローブカード上では、図７に示すよう
に、２個しか並べることができない。図７において、７
０１はプローブカード、７０２はテスト対象のチップ、
７０３はプローブを示してる。
行う場合、メモリテスト用のテストパッドが４辺に散ら
ばっていると、プローブカード上では、図７に示すよう
に、２個しか並べることができない。図７において、７
０１はプローブカード、７０２はテスト対象のチップ、
７０３はプローブを示してる。
【０００５】ところが、メモリテスト用のテストパッド
を、図６に示すように、２辺に集中させると、プローブ
カード上では、図８に示すように、テスト対象チップ６
０２を多数並べることができる。図６において、６０１
はメモリ部、６０３は図で上下２辺に配置されたメモリ
部の外部パッド、６０２はロジック部を示している。
を、図６に示すように、２辺に集中させると、プローブ
カード上では、図８に示すように、テスト対象チップ６
０２を多数並べることができる。図６において、６０１
はメモリ部、６０３は図で上下２辺に配置されたメモリ
部の外部パッド、６０２はロジック部を示している。
【０００６】プローブカードに多数並べることができる
ということは、同時に測定できるチップの数が増えるこ
とになりテスティングの効率が上がる。
ということは、同時に測定できるチップの数が増えるこ
とになりテスティングの効率が上がる。
【０００７】また、この時、メモリテスト用のテストパ
ッドを各製品ごとに決定するのではなく、共通化するこ
とによってより、テスティングの効率を一層向上するこ
とができる。
ッドを各製品ごとに決定するのではなく、共通化するこ
とによってより、テスティングの効率を一層向上するこ
とができる。
【０００８】
【発明が解決しようとする課題】しかしながら、実際
に、テストパッドを、図６に示したように、２辺の外部
パッド６０３にまとめるためには、あらかじめメモリテ
スト用のテストパッドを固定しておく必要があり、レイ
アウト設計時の大きな制約となり、配線の引き回しによ
る遅延も大きな問題となってくる。まして、パッドの共
通化にいたっては、各製品の仕様を制限することになっ
てしまうため、実際上は極めて困難である。
に、テストパッドを、図６に示したように、２辺の外部
パッド６０３にまとめるためには、あらかじめメモリテ
スト用のテストパッドを固定しておく必要があり、レイ
アウト設計時の大きな制約となり、配線の引き回しによ
る遅延も大きな問題となってくる。まして、パッドの共
通化にいたっては、各製品の仕様を制限することになっ
てしまうため、実際上は極めて困難である。
【０００９】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、テストパッドを
２辺にまとめてもレイアウトが容易にできる半導体集積
回路を提供することにある。
てなされたものであって、その目的は、テストパッドを
２辺にまとめてもレイアウトが容易にできる半導体集積
回路を提供することにある。
【００１０】本発明の他の目的は、メモリテスト用のテ
ストパッドの共通化が容易にできる半導体集積回路を提
供することにある。
ストパッドの共通化が容易にできる半導体集積回路を提
供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体集積回路は、メモリ部とロジック部
をあわせ持ち、前記メモリ部の周辺に、前記メモリ部の
テスト専用パッドを有することを特徴とする。
め、本発明の半導体集積回路は、メモリ部とロジック部
をあわせ持ち、前記メモリ部の周辺に、前記メモリ部の
テスト専用パッドを有することを特徴とする。
【００１２】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明の半導体装置は、その好ましい実施の形態
において、メモリ部とロジック部をあわせ持ち、メモリ
部の相対する２辺の周辺に、メモリテスト専用のパッド
を持つことによって、メモリテストのためにテストパッ
ドを２辺にまとめて同時に評価できるチップ数を増加し
てテスティングの効率を上げるようにしたものである。
また、本発明の実施の形態においては、メモリテストの
ための専用パッドを備えたことにより、レイアウトを容
易化し、かつ同じメモリを用いる製品ならば、メモリテ
スト用のテストパッドの共通化を容易にできるようにし
たものである。
する。本発明の半導体装置は、その好ましい実施の形態
において、メモリ部とロジック部をあわせ持ち、メモリ
部の相対する２辺の周辺に、メモリテスト専用のパッド
を持つことによって、メモリテストのためにテストパッ
ドを２辺にまとめて同時に評価できるチップ数を増加し
てテスティングの効率を上げるようにしたものである。
また、本発明の実施の形態においては、メモリテストの
ための専用パッドを備えたことにより、レイアウトを容
易化し、かつ同じメモリを用いる製品ならば、メモリテ
スト用のテストパッドの共通化を容易にできるようにし
たものである。
【００１３】
【実施例】本発明の実施例について図面を参照して以下
に説明する。
に説明する。
【００１４】［実施例１］図１は、本発明の一実施例の
構成を示す図であり、ＳＲＡＭを混載したロジックのチ
ップの平面図である。図１において、１０１はメモリ
部、１０２はロジック部、１０３はメモリテスト専用パ
ッドであり、１０４は外部パッドである。メモリ部１０
１の、図で上下２辺の両側にメモリテスト専用パッド１
０３が配置されている。
構成を示す図であり、ＳＲＡＭを混載したロジックのチ
ップの平面図である。図１において、１０１はメモリ
部、１０２はロジック部、１０３はメモリテスト専用パ
ッドであり、１０４は外部パッドである。メモリ部１０
１の、図で上下２辺の両側にメモリテスト専用パッド１
０３が配置されている。
【００１５】図２は、図１におけるメモリ部１０１及び
メモリテスト専用パッド１０３を部分的に拡大して示し
た平面図である。図２を参照して、Ａ０〜Ａ７はアドレ
ス端子、Ｄ０〜Ｄ７はデータ端子、ＣＬＫはクロック入
力端子、ＭＯＤＥ０〜１はモード信号端子、ＵＡＳはア
ドレス信号切替端子である。なお、図２に示した構成は
あくまで説明のためのものであり、本発明において、メ
モリ部がこのような構成に限定されるものでないことは
勿論である。
メモリテスト専用パッド１０３を部分的に拡大して示し
た平面図である。図２を参照して、Ａ０〜Ａ７はアドレ
ス端子、Ｄ０〜Ｄ７はデータ端子、ＣＬＫはクロック入
力端子、ＭＯＤＥ０〜１はモード信号端子、ＵＡＳはア
ドレス信号切替端子である。なお、図２に示した構成は
あくまで説明のためのものであり、本発明において、メ
モリ部がこのような構成に限定されるものでないことは
勿論である。
【００１６】図２を参照して、実際のテスト方法につい
て説明する。アドレスはＵＡＳ信号によって、上位ビッ
トと下位ビットを選択する。上位ビット選択時には、Ａ
１６も同時に選択される。アドレス端子はメモリの容量
によって異なる。図２に示した例では、１２８ＫＢｙｔ
ｅのメモリを想定している。
て説明する。アドレスはＵＡＳ信号によって、上位ビッ
トと下位ビットを選択する。上位ビット選択時には、Ａ
１６も同時に選択される。アドレス端子はメモリの容量
によって異なる。図２に示した例では、１２８ＫＢｙｔ
ｅのメモリを想定している。
【００１７】テストモードは、ＭＯＤＥ０−１信号で制
御される。例えば、ＭＯＤＥ０、ＭＯＤＥ１が、“０
０”の時には、データのダンプを行うように設定してお
く。ＭＯＤＥ端子の数は、使用するテストモードの数に
応じて変わる。その他の端子としてＤ１からＤ７は８ビ
ットのデータ端子、ＣＬＫはクロック端子、ＲＥＳＥＴ
はリセット端子、ＧＮＤはグランド端子、ＶＤＤは電源
端子である。
御される。例えば、ＭＯＤＥ０、ＭＯＤＥ１が、“０
０”の時には、データのダンプを行うように設定してお
く。ＭＯＤＥ端子の数は、使用するテストモードの数に
応じて変わる。その他の端子としてＤ１からＤ７は８ビ
ットのデータ端子、ＣＬＫはクロック端子、ＲＥＳＥＴ
はリセット端子、ＧＮＤはグランド端子、ＶＤＤは電源
端子である。
【００１８】上記のような設定を行うことによって、メ
モリ部１０１のみのテストを効率よくテストできる。
モリ部１０１のみのテストを効率よくテストできる。
【００１９】［実施例２］本発明の第２の実施例につい
て説明する。本実施例においては、図３に示すように、
メモリテスト専用パッド７０３を、メモリ部７０１の片
側に配置することによって、図４に示すように、プロー
ブカード８０１上での並列数を増やし、テスティングの
効率を上げることができる。すなわち、図４を参照し
て、図で上側のテスト対象のチップ列はメモリテスト専
用パッド７０３を図の上側となるように配置し、図で下
側のテスト対象のチップ列はメモリテスト専用パッド７
０３を図の下側となるように配置している。
て説明する。本実施例においては、図３に示すように、
メモリテスト専用パッド７０３を、メモリ部７０１の片
側に配置することによって、図４に示すように、プロー
ブカード８０１上での並列数を増やし、テスティングの
効率を上げることができる。すなわち、図４を参照し
て、図で上側のテスト対象のチップ列はメモリテスト専
用パッド７０３を図の上側となるように配置し、図で下
側のテスト対象のチップ列はメモリテスト専用パッド７
０３を図の下側となるように配置している。
【００２０】上記した本発明の実施例によれば、メモリ
部にテスト専用パッドを持たせることによって、メモリ
部のマクロとしてレイアウトが行え、このため、メモリ
テストのために端子を２辺にまとめ、テスト時の同測数
（同時測定数）を増加させると共に、レイアウトを容易
に行うことができる。
部にテスト専用パッドを持たせることによって、メモリ
部のマクロとしてレイアウトが行え、このため、メモリ
テストのために端子を２辺にまとめ、テスト時の同測数
（同時測定数）を増加させると共に、レイアウトを容易
に行うことができる。
【００２１】またメモリ部に、上記実施例で説明したテ
スト専用パッドを持たせた状態で、メモリのマクロとし
て供給することによって、同じメモリを用いる製品での
テストの共通化をはかることができる。
スト専用パッドを持たせた状態で、メモリのマクロとし
て供給することによって、同じメモリを用いる製品での
テストの共通化をはかることができる。
【００２２】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【００２３】本発明の第一の効果は、メモリ部にテスト
専用端子（パッド）を持たせることによって、メモリ部
のマクロとしてレイアウトが行えるため、メモリテスト
のために端子を２辺にまとめ、テスト時の同測数（同時
測定数）を増加させると共に、レイアウトを容易に行う
ことができる、ということである。
専用端子（パッド）を持たせることによって、メモリ部
のマクロとしてレイアウトが行えるため、メモリテスト
のために端子を２辺にまとめ、テスト時の同測数（同時
測定数）を増加させると共に、レイアウトを容易に行う
ことができる、ということである。
【００２４】本発明の第二の効果は、メモリ部にテスト
専用端子を持たせた状態で、メモリのマクロとして供給
することによって、同じメモリを用いる製品でのテスト
の共通化をはかることができる、ということである。
専用端子を持たせた状態で、メモリのマクロとして供給
することによって、同じメモリを用いる製品でのテスト
の共通化をはかることができる、ということである。
【図１】本発明の第一の実施例に係る半導体集積回路の
構成を示す平面図である。
構成を示す平面図である。
【図２】本発明の第１の実施例に係る半導体集積回路の
メモリ部の平面図である。
メモリ部の平面図である。
【図３】本発明の第２の実施例に係る半導体集積回路の
構成を示す平面図である。
構成を示す平面図である。
【図４】本発明の第２の実施例におけるプローブカード
の例を示す図である。
の例を示す図である。
【図５】従来の半導体集積回路（テストパッド４辺）を
示す平面図である。
示す平面図である。
【図６】従来の半導体集積回路（テストパッド２辺）を
示す平面図である。
示す平面図である。
【図７】従来の半導体集積回路を使用するプローブカー
ドを示す図である。
ドを示す図である。
【図８】本発明の半導体集積回路を使用するプローブカ
ードを示す図である。
ードを示す図である。
１０１、２０１ メモリ部 １０２ ロジック部 １０３、２０２ メモリテスト専用パッド（端子） １０４ 外部パッド
Claims (3)
- 【請求項１】メモリ部とロジック部をあわせ持ち、 前記メモリ部の周辺に、前記メモリ部のテスト専用パッ
ドを有することを特徴とする半導体集積回路。 - 【請求項２】メモリ部とロジック部を同一チップ上に含
む半導体集積回路において、 前記メモリ部のテストパッドとして外部パッドを用い
ず、前記メモリ部の４辺のうち、相対する２辺の周辺に
前記メモリ部のテスト専用パッド群を整列配置してな
る、ことを特徴とする半導体集積回路。 - 【請求項３】メモリ部とロジック部を同一チップ上に含
む半導体集積回路において、 前記メモリ部の４辺のうち、外部パッド列に対向する辺
と前記外部パッド列との間に前記メモリ部のテスト専用
パッド群を整列配置してなる、ことを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9172819A JP2998702B2 (ja) | 1997-06-13 | 1997-06-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9172819A JP2998702B2 (ja) | 1997-06-13 | 1997-06-13 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH118277A true JPH118277A (ja) | 1999-01-12 |
| JP2998702B2 JP2998702B2 (ja) | 2000-01-11 |
Family
ID=15948967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9172819A Expired - Fee Related JP2998702B2 (ja) | 1997-06-13 | 1997-06-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2998702B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1227502A1 (en) * | 2001-01-25 | 2002-07-31 | Alcatel | Connection pad arrangements for electronic circuit comprising both functional logic and flash-EEPROM |
| US6469396B1 (en) | 1998-11-20 | 2002-10-22 | Sony Computer Entertaiment, Inc. | Integrated circuit chip having input/output terminals for testing and operation |
| WO2002093640A1 (en) * | 2001-05-12 | 2002-11-21 | Advantest Corporation | Method for evaluating system-on-chip (soc) having core as its base and soc structure using the evaluation method |
| JP2007188931A (ja) * | 2006-01-11 | 2007-07-26 | Toshiba Corp | 半導体装置 |
| WO2009141950A1 (ja) * | 2008-05-19 | 2009-11-26 | パナソニック株式会社 | 半導体集積回路 |
-
1997
- 1997-06-13 JP JP9172819A patent/JP2998702B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469396B1 (en) | 1998-11-20 | 2002-10-22 | Sony Computer Entertaiment, Inc. | Integrated circuit chip having input/output terminals for testing and operation |
| US6548910B2 (en) | 1998-11-20 | 2003-04-15 | Sony Computer Entertainment Inc. | Integrated circuit element, printed circuit board and electronic device having input/output terminals for testing and operation |
| EP1227502A1 (en) * | 2001-01-25 | 2002-07-31 | Alcatel | Connection pad arrangements for electronic circuit comprising both functional logic and flash-EEPROM |
| WO2002093640A1 (en) * | 2001-05-12 | 2002-11-21 | Advantest Corporation | Method for evaluating system-on-chip (soc) having core as its base and soc structure using the evaluation method |
| JP2007188931A (ja) * | 2006-01-11 | 2007-07-26 | Toshiba Corp | 半導体装置 |
| WO2009141950A1 (ja) * | 2008-05-19 | 2009-11-26 | パナソニック株式会社 | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2998702B2 (ja) | 2000-01-11 |
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| JPH02141813A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991005 |
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