JP2000286315A - 半導体チップのパッド配置方法 - Google Patents
半導体チップのパッド配置方法Info
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- JP2000286315A JP2000286315A JP11086807A JP8680799A JP2000286315A JP 2000286315 A JP2000286315 A JP 2000286315A JP 11086807 A JP11086807 A JP 11086807A JP 8680799 A JP8680799 A JP 8680799A JP 2000286315 A JP2000286315 A JP 2000286315A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
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Abstract
(57)【要約】
【課題】 ウエハ上における複数の少ピン型半導体チッ
プの同時測定を可能とする。 【解決手段】 少ピン型半導体チップ１の縦方向の１辺
（パッド１〜７）の両端に、別の相対向する横方向の２
辺に存在するパッド８、９及び２９、３０との短絡パッ
ド（黒塗り）を設ける。また、少ピン型半導体チップ１
の縦方向の１辺（パッド１６〜２２）の両端に、別の相
対向する横方向の２辺に存在するパッド１４、１５及び
２３、２４との短絡パッド（黒塗り）を設ける。これに
より、少ピン型半導体チップ（１）の相対向する縦方向
の２辺には各々１１個ずつの合計２２個の、フラッシュ
ＲＯＭ記憶容量を確認するのに十分なパッドを配置でき
る。従って、複数の連続する少ピン型半導体チップ１を
同時測定できる。
プの同時測定を可能とする。 【解決手段】 少ピン型半導体チップ１の縦方向の１辺
（パッド１〜７）の両端に、別の相対向する横方向の２
辺に存在するパッド８、９及び２９、３０との短絡パッ
ド（黒塗り）を設ける。また、少ピン型半導体チップ１
の縦方向の１辺（パッド１６〜２２）の両端に、別の相
対向する横方向の２辺に存在するパッド１４、１５及び
２３、２４との短絡パッド（黒塗り）を設ける。これに
より、少ピン型半導体チップ（１）の相対向する縦方向
の２辺には各々１１個ずつの合計２２個の、フラッシュ
ＲＯＭ記憶容量を確認するのに十分なパッドを配置でき
る。従って、複数の連続する少ピン型半導体チップ１を
同時測定できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップのパ
ッド配置方法に関する。
ッド配置方法に関する。
【０００２】
【従来の技術】図２はウエハ上における縦方向及び横方
向に複数の半導体チップを整列形成した状態を表す図で
ある。このウエハを半導体チップ単体に切削して分割
し、半導体チップ単体をパッケージに載置し、半導体チ
ップのパッド及びパッケージのアイランド（銅、鉄等）
をワイヤボンディングし、保護用樹脂をモールドするこ
とにより量産用ＩＣが完成する。ところで、量産用ＩＣ
を顧客に供給する場合、不良品を供給する様な不具合は
是非とも避けなければならない。そこで、ウエハを半導
体チップ単体に切削する前行程で、テスタを用いて各半
導体チップが良品又は不良品の何れであるかを判定し、
不良品を事前に排除することにより上記不具合を解消し
ている。詳しくは、テスタに設けた探針（タングステン
等）を半導体チップ単体のパッドと接触させ、テスタの
指示に基づき半導体チップが使用者の期待する状態に変
化したかどうかを検出し、不良品の排除を行う。
向に複数の半導体チップを整列形成した状態を表す図で
ある。このウエハを半導体チップ単体に切削して分割
し、半導体チップ単体をパッケージに載置し、半導体チ
ップのパッド及びパッケージのアイランド（銅、鉄等）
をワイヤボンディングし、保護用樹脂をモールドするこ
とにより量産用ＩＣが完成する。ところで、量産用ＩＣ
を顧客に供給する場合、不良品を供給する様な不具合は
是非とも避けなければならない。そこで、ウエハを半導
体チップ単体に切削する前行程で、テスタを用いて各半
導体チップが良品又は不良品の何れであるかを判定し、
不良品を事前に排除することにより上記不具合を解消し
ている。詳しくは、テスタに設けた探針（タングステン
等）を半導体チップ単体のパッドと接触させ、テスタの
指示に基づき半導体チップが使用者の期待する状態に変
化したかどうかを検出し、不良品の排除を行う。
【０００３】半導体チップは多ピン型、少ピン型に大別
される。多ピン型半導体チップを図３に示す。例えば多
ピン型半導体チップは４辺に各々２５個のパッドを配置
したものとする。多ピン型半導体チップが１チップマイ
クロコンピュータの場合、ＲＯＭの記憶内容の正誤を確
認する必要がある。例えばＲＯＭの記憶容量が６４Ｋバ
イトの場合、１６個のアドレスデータ供給用パッド、８
個のデータ書き込み読み出し用パッド、４個のＲＯＭ制
御用パッドの合計２８個のパッドが必要となる。特に、
２８個のパッドを多ピン型半導体チップの相対向する２
辺（パッド１〜２５、５１〜７５）に配置すれば、図４
に示す様に、複数個の半導体チップにテスタの探針を容
易に接触できる為、複数個の半導体チップの良否を同時
判定できることになる。一方、少ピン型半導体チップを
図５に示す。例えば少ピン型半導体チップは相対向する
２辺に各々７個のパッドを配置し、残りの相対向する２
辺に各々８個のパッドを配置したものとする。少ピン型
半導体チップが１チップマイクロコンピュータであり、
ＲＯＭの記憶容量が１Ｋバイトの場合、１０個のアドレ
スデータ供給用パッド、８個のデータ書き込み読み出し
用パッド、４個のＲＯＭ制御用パッドの合計２２個のパ
ッドが必要となる。
される。多ピン型半導体チップを図３に示す。例えば多
ピン型半導体チップは４辺に各々２５個のパッドを配置
したものとする。多ピン型半導体チップが１チップマイ
クロコンピュータの場合、ＲＯＭの記憶内容の正誤を確
認する必要がある。例えばＲＯＭの記憶容量が６４Ｋバ
イトの場合、１６個のアドレスデータ供給用パッド、８
個のデータ書き込み読み出し用パッド、４個のＲＯＭ制
御用パッドの合計２８個のパッドが必要となる。特に、
２８個のパッドを多ピン型半導体チップの相対向する２
辺（パッド１〜２５、５１〜７５）に配置すれば、図４
に示す様に、複数個の半導体チップにテスタの探針を容
易に接触できる為、複数個の半導体チップの良否を同時
判定できることになる。一方、少ピン型半導体チップを
図５に示す。例えば少ピン型半導体チップは相対向する
２辺に各々７個のパッドを配置し、残りの相対向する２
辺に各々８個のパッドを配置したものとする。少ピン型
半導体チップが１チップマイクロコンピュータであり、
ＲＯＭの記憶容量が１Ｋバイトの場合、１０個のアドレ
スデータ供給用パッド、８個のデータ書き込み読み出し
用パッド、４個のＲＯＭ制御用パッドの合計２２個のパ
ッドが必要となる。
【０００４】
【発明が解決しようとする課題】しかし、少ピン型半導
体チップの場合、２２個のパッドを相対向する２辺だけ
に配置しきれない為、４辺に配置せざるを得ない。従っ
て、図６に示す様に、少ピン型半導体チップの隣接部分
のパッド（破線部）にはテスタの探針を接触させること
ができない。即ち、１個ずつ少ピン型半導体チップの良
品又は不良品の判断をしなければならない為、測定時間
が長くなりこれに伴い測定費用が高くなる問題があっ
た。
体チップの場合、２２個のパッドを相対向する２辺だけ
に配置しきれない為、４辺に配置せざるを得ない。従っ
て、図６に示す様に、少ピン型半導体チップの隣接部分
のパッド（破線部）にはテスタの探針を接触させること
ができない。即ち、１個ずつ少ピン型半導体チップの良
品又は不良品の判断をしなければならない為、測定時間
が長くなりこれに伴い測定費用が高くなる問題があっ
た。
【０００５】そこで、本発明は、複数個の少ピン型半導
体チップを同時測定できる、半導体チップのパッド配置
方法を提供する。
体チップを同時測定できる、半導体チップのパッド配置
方法を提供する。
【０００６】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に創作されたものであり、ウエハ上における
縦方向及び横方向に整列して形成され、４辺に信号入出
力用パッドが配置される複数の半導体チップの良又は不
良を測定する為のパッド配置方法であって、相対向する
２辺に配置された複数のパッドのうち測定を要する特定
パッドとの短絡パッドを、残りの相対向する２辺に設け
ることを特徴とする。
解決する為に創作されたものであり、ウエハ上における
縦方向及び横方向に整列して形成され、４辺に信号入出
力用パッドが配置される複数の半導体チップの良又は不
良を測定する為のパッド配置方法であって、相対向する
２辺に配置された複数のパッドのうち測定を要する特定
パッドとの短絡パッドを、残りの相対向する２辺に設け
ることを特徴とする。
【０００７】また、前記短絡パッドを使用することによ
り、複数の半導体チップの良又は不良を同時測定できる
様にしたことを特徴とする。
り、複数の半導体チップの良又は不良を同時測定できる
様にしたことを特徴とする。
【０００８】また、前記半導体チップにおける前記短絡
パッドを設けた相対向する２辺には、メモリの書き込み
内容を確認する為のパッドを設けたことを特徴とする。
パッドを設けた相対向する２辺には、メモリの書き込み
内容を確認する為のパッドを設けたことを特徴とする。
【０００９】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。
的に説明する。
【００１０】図１は本発明の半導体チップのパッド配置
方法を示す図である。尚、本発明は複数個の少ピン型半
導体チップの良品又は不良品判定を同時測定する方法を
提供するものであり、本発明の実施の形態は図５におけ
る複数個の少ピン型半導体チップの良品又は不良品判定
を同時測定するものである。
方法を示す図である。尚、本発明は複数個の少ピン型半
導体チップの良品又は不良品判定を同時測定する方法を
提供するものであり、本発明の実施の形態は図５におけ
る複数個の少ピン型半導体チップの良品又は不良品判定
を同時測定するものである。
【００１１】図１において、少ピン型半導体チップ
（１）の縦方向の１辺（パッド１〜７）の両端に、別の
相対向する横方向の２辺（パッド８〜１５、２３〜３
０）に存在するパッド８、９及び２９、３０との短絡パ
ッド（黒塗り）を設ける。また、少ピン型半導体チップ
（１）の縦方向の１辺（パッド１６〜２２）の両端に、
別の相対向する横方向の２辺（パッド８〜１５、２３〜
３０）に存在するパッド１４、１５及び２３、２４との
短絡パッド（黒塗り）を設ける。これにより、少ピン型
半導体チップ（１）の相対向する縦方向の２辺は各々１
１個ずつの合計２２個のパッドが配置された状態とな
る。従って、フラッシュＲＯＭの記憶容量が１Ｋバイト
の場合、アドレスデータ供給用パッド、データ書き込み
読み出し用パッド、ＲＯＭ制御用パッドの合計２２個の
パッドを、少ピン型半導体チップ（１）の相対向する縦
方向の２辺のみに配置できることになり、多ピン型半導
体チップと同様に、ウエハの状態で複数個の半導体チッ
プの良品又は不良品判定を同時測定可能となる。
（１）の縦方向の１辺（パッド１〜７）の両端に、別の
相対向する横方向の２辺（パッド８〜１５、２３〜３
０）に存在するパッド８、９及び２９、３０との短絡パ
ッド（黒塗り）を設ける。また、少ピン型半導体チップ
（１）の縦方向の１辺（パッド１６〜２２）の両端に、
別の相対向する横方向の２辺（パッド８〜１５、２３〜
３０）に存在するパッド１４、１５及び２３、２４との
短絡パッド（黒塗り）を設ける。これにより、少ピン型
半導体チップ（１）の相対向する縦方向の２辺は各々１
１個ずつの合計２２個のパッドが配置された状態とな
る。従って、フラッシュＲＯＭの記憶容量が１Ｋバイト
の場合、アドレスデータ供給用パッド、データ書き込み
読み出し用パッド、ＲＯＭ制御用パッドの合計２２個の
パッドを、少ピン型半導体チップ（１）の相対向する縦
方向の２辺のみに配置できることになり、多ピン型半導
体チップと同様に、ウエハの状態で複数個の半導体チッ
プの良品又は不良品判定を同時測定可能となる。
【００１２】尚、半導体チップ搭載用パッケージの大き
さ及びアイランドの配置は半導体チップのパッド数に応
じて既成化されている。故に、少ピン型半導体チップ
（１）の相対向する縦方向の２辺に対し、初めからパッ
ド８、９、１４、１５、２３、２４、２９、３０を配置
してしまうと、アイランドを配置変更しない場合は無理
な配線に伴いワイヤボンディングする際に隣接ワイヤ間
が短絡する等の不都合を生じ、アイランドを配置変更し
た場合はコスト高となる不都合を生じる。よって、本発
明の実施の形態に示す短絡パッドを設ける方法は、上記
の不都合を解消することができる。
さ及びアイランドの配置は半導体チップのパッド数に応
じて既成化されている。故に、少ピン型半導体チップ
（１）の相対向する縦方向の２辺に対し、初めからパッ
ド８、９、１４、１５、２３、２４、２９、３０を配置
してしまうと、アイランドを配置変更しない場合は無理
な配線に伴いワイヤボンディングする際に隣接ワイヤ間
が短絡する等の不都合を生じ、アイランドを配置変更し
た場合はコスト高となる不都合を生じる。よって、本発
明の実施の形態に示す短絡パッドを設ける方法は、上記
の不都合を解消することができる。
【００１３】本発明の実施の形態では、少ピン型半導体
チップ（１）の相対向する縦方向の２辺に対し４個ずつ
の短絡パッドを設ける場合を説明したが、これに限ら
ず、必要とする測定パッド数に応じて短絡パッド数を増
減して差し支えない。
チップ（１）の相対向する縦方向の２辺に対し４個ずつ
の短絡パッドを設ける場合を説明したが、これに限ら
ず、必要とする測定パッド数に応じて短絡パッド数を増
減して差し支えない。
【００１４】
【発明の効果】本発明によれば、パッド数が少ない小規
模な半導体チップの相対向する２辺に、ＲＯＭの記憶容
量の正誤を確認する為の短絡パッドを設けることによ
り、複数個の半導体チップを同時測定でき、測定時間の
短縮及び測定費用の低減が可能となり、これに伴い量産
用ＩＣの低価格化が可能となる。
模な半導体チップの相対向する２辺に、ＲＯＭの記憶容
量の正誤を確認する為の短絡パッドを設けることによ
り、複数個の半導体チップを同時測定でき、測定時間の
短縮及び測定費用の低減が可能となり、これに伴い量産
用ＩＣの低価格化が可能となる。
【図１】本発明の半導体チップのパッド配置方法を示す
図である。
図である。
【図２】複数の半導体チップを形成したウエハを示す図
である。
である。
【図３】多ピン型半導体チップを示す図である。
【図４】複数の多ピン型半導体チップを同時測定する状
態を示す図である。
態を示す図である。
【図５】少ピン型半導体チップを示す図である。
【図６】複数の少ピン型半導体チップを同時測定した場
合の不都合を示す図である。
合の不都合を示す図である。
（１） 少ピン型半導体チップ
Claims (3)
- 【請求項１】 ウエハ上における縦方向及び横方向に整
列して形成され、４辺に信号入出力用パッドが配置され
る複数の半導体チップの良又は不良を測定する為のパッ
ド配置方法であって、 相対向する２辺に配置された複数のパッドのうち測定を
要する特定パッドとの短絡パッドを、残りの相対向する
２辺に設けることを特徴とする、半導体チップのパッド
配置方法。 - 【請求項２】 前記短絡パッドを使用することにより、
複数の半導体チップの良又は不良を同時測定できる様に
したことを特徴とする請求項１記載の半導体チップのパ
ッド配置方法。 - 【請求項３】 前記半導体チップにおける前記短絡パッ
ドを設けた相対向する２辺には、メモリの書き込み内容
を確認する為のパッドを設けたことを特徴とする請求項
１記載の半導体チップのパッド配置方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11086807A JP2000286315A (ja) | 1999-03-29 | 1999-03-29 | 半導体チップのパッド配置方法 |
| US09/537,379 US6621285B1 (en) | 1999-03-29 | 2000-03-29 | Semiconductor chip having a pad arrangement that allows for simultaneous testing of a plurality of semiconductor chips |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11086807A JP2000286315A (ja) | 1999-03-29 | 1999-03-29 | 半導体チップのパッド配置方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000286315A true JP2000286315A (ja) | 2000-10-13 |
Family
ID=13897091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11086807A Pending JP2000286315A (ja) | 1999-03-29 | 1999-03-29 | 半導体チップのパッド配置方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6621285B1 (ja) |
| JP (1) | JP2000286315A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6885212B2 (en) * | 2002-06-25 | 2005-04-26 | Fujitsu Limited | Semiconductor device and test method for the same |
| KR100691007B1 (ko) * | 2005-05-11 | 2007-03-09 | 주식회사 하이닉스반도체 | 메모리 장치의 테스트 방법 |
| US8217394B2 (en) * | 2007-05-10 | 2012-07-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Probe pad on a corner stress relief region in a semiconductor chip |
| US8237160B2 (en) | 2007-05-10 | 2012-08-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Probe pad on a corner stress relief region in a semiconductor chip |
| CN102881661B (zh) * | 2011-07-11 | 2015-05-27 | 台湾积体电路制造股份有限公司 | 在角应力消除区域上方具有探针焊盘的半导体芯片 |
| JP2013187402A (ja) * | 2012-03-08 | 2013-09-19 | Mitsubishi Electric Corp | 半導体ウェハ及びその検査方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3781683A (en) * | 1971-03-30 | 1973-12-25 | Ibm | Test circuit configuration for integrated semiconductor circuits and a test system containing said configuration |
| US4220917A (en) * | 1978-07-31 | 1980-09-02 | International Business Machines Corporation | Test circuitry for module interconnection network |
| US5239191A (en) * | 1990-01-19 | 1993-08-24 | Kabushiki Kaisha Toshiba | Semiconductor wafer |
| US5506499A (en) * | 1995-06-05 | 1996-04-09 | Neomagic Corp. | Multiple probing of an auxilary test pad which allows for reliable bonding to a primary bonding pad |
-
1999
- 1999-03-29 JP JP11086807A patent/JP2000286315A/ja active Pending
-
2000
- 2000-03-29 US US09/537,379 patent/US6621285B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6621285B1 (en) | 2003-09-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040518 |