JP2007201471A - 半導体製品ダイのテスト方法及び同テストのためのテストダイを含むアセンブリ - Google Patents

Abstract

【課題】欠陥検出範囲又はテスト可能性と、設計のテスト又は製造に関するコストとの間の線形的な関係を打ち破る、設計及びテスト方法を提供する。
【解決手段】製品ダイ2011の製品回路をテストするためのテストアセンブリ2000。一実施形態では、テストアセンブリは、テストダイ2010及び該テストダイをホストコントローラ2002へ電気的に結合する相互接続基板2008を含む。該テストダイは、テスト回路及び製品回路を統合化された設計に同時に設計するステップを含むテストダイ及び製品ダイに関する設計方法論に従って設計可能である。
【選択図】図２０

Description

本発明は、集積回路（ＩＣ）半導体デバイスに関し、特に該デバイスのテストに関する
。

集積回路設計の複雑性及び密度が増大すると、設計上の方法論は、最終的な製品のテス
ト可能性及び品質が改善されるようテスト用設計(DFT:Design-For-Test)技術を用いて回
路を作製することが要求される。テスト方法論もまた、高品質・低コストのテストソリュ
ーションを生成することが要求される。

従来の一つの設計方法論として、最初にソフトウェア設計ツールを使用して集積回路を
設計し、設計の全体的な機能または該設計における個々の回路をシミュレートし、次いで
該設計の全体的な機能をテストするためのテストベクトルを生成する、という各プロセス
を含むものがある。該テストベクトルは典型的には、製品中の回路に関する一定の欠陥検
出範囲(fault coverage)または欠陥シミュレーションを提供する自動化されたソフトウェ
アツール（例えば自動テストパターン生成器すなわちATPG）により生成される。次いで、
かかるテストベクトルが、典型的にはコンピュータにより読み出すことが可能なファイル
という形で自動テスト機器（ATE:Automatic Testing Equipment）又はテスタに提供され
る。ATEは、ウェハにおけるダイをテストするための製造環境で、及びパッケージ化テス
ト(packaged test)で使用される。集積回路設計は、一層複雑になり、及び一層高速で処
理されるようになり、これらはテスト機器により多くを要求するものとなる。これは、Ａ
ＴＥのコストを増大させる傾向にあり、したがって製造コストを増大させる傾向となる。
更に、集積回路設計が一層複雑になるにつれて、該回路のテストに要する時間が増大する
ことになる。これはまた、製造コストを増大させるものとなる。

ダイのウェハレベルでのテスト中には、テスト信号が、該ダイ上の入力又は入出力(I/O
)ボンディングパッドを介して提供され、そのテスト結果が、出力又はI/Oボンディングパ
ッド上で監視される。ウェハレベルのテストをパスした良好なダイは、単体化され(singu
late)、典型的にはそのボンディングパッドを、ボンディングワイヤ、はんだボール、又
は他の接触構造によりパッケージに電気的に接続することにより、パッケージ化される。
該ボンディングワイヤまたははんだボールに合わせて、ボンディングパッドは一般には、
集積回路の回路要素と比較して極めて大きなものとなる。典型的なボンディングパッドの
サイズは、100μm×100μm（4ミル×4ミル）のオーダーとなる。該ボンディングパッドは
また、典型的には、規則的なパターンで配列され、例えば、ダイの外周に沿ってグリッド
パターンで、又はダイのほぼ中央を通る行及び列をなすように（リードオンセンター:lea
d-on-center）配列される。

個々の回路のテスト範囲を改善するために、テスト回路を設計自体に組み込むDFTツー
ルが開発された。例えば、個々の回路ブロックをテストするためにビルトインセルフテス
ト（BIST）回路を設計に挿入することが可能である。BISTは、被験装置（DUT）のボンデ
ィングパッドにより容易にアクセスすることができない回路ブロックをテストするのに特
に有用なものである。BIST回路（メモリブロックのテスト用のメモリBISTや論理ブロック
のテスト用の論理BIST等）を生成するための自動化されたDFTツール（オレゴン州在のMen
tor Graphicsにより提供されるもの等）は周知のものである。BIST回路により実行された
テストの結果は、外部I/Oへ直接提供され、又は設計中に含めることが可能な境界走査回
路を介して外部I/Oへ間接的に提供される。SCANチェーン(chain)回路等の内部的に組み込
まれた更なるテスト回路を設計に追加して、内部的及び連続的な(sequential)設計の内部
的なテスト可能性を増大させることも可能である。

１つのダイが、その周囲型、グリッド型、又はリードオンセンター型のボンディングパ
ッド位置の全てを、１つのデバイスの機能に対して既に提供している場合には、オンチッ
プテスト回路をサポートするために所定のボンディングパッド配置で付加的なボンディン
グパッドを追加すると、ダイのサイズが大幅に増大することになる。これに対応してダイ
のコストが増大する傾向となる。一般に、ダイのサイズが大きくなるほど欠陥が生じ易く
なり、結果的に製造コストが高くなる。更に、オンチップテスト回路はテスト時間を大幅
に増大させるものとなり得る。これは、テスト入力データのロード及びそれに次ぐ少数の
利用可能なボンディングパッドからのテスト結果の出力に多数のクロックサイクルが必要
となり得るからである。オンチップテスト回路はまた、内部回路ノードに対する直接的な
外部アクセスを考慮したものではない。テスト入力データ及びテスト結果は、SCAN回路又
はBIST回路を通過した後でなければ監視することができない。このため、テスト対象とな
る回路の故障をマスクすることができる追加の回路が必要となり、又はSCAN若しくはBIST
回路によって新たな故障が引き起こされる可能性がある。

更に、多くの設計はI/Oを制限したものである。これは、所与のパッケージ方式では、
限られた数のリード（例えばボンディングワイヤ）しか収容することができないからであ
る。その上、ダイのI/O機能をテストするために、それらの同じリード位置を使用しなけ
ればならない。回路中のより多くのポイントにアクセスすることが（特にテストにとって
）有利である。該アクセスポイントを高度の位置の自由度で突き止めることができること
もまた有利となる。該アクセスポイントのサイズが小さいこと、該アクセスポイントが多
数存在すること、及び該アクセスポイントの任意の又は選択的な位置決めを行うこともま
た有利である。

組込型(embedded)テスト回路の場合、集積回路の設計方法論は、最初にソフトウェア設
計ツールを用いて集積回路を設計し、該設計における集積回路又は個々の回路の全体的な
機能をシミュレートし、該設計における個々の回路又は回路ブロックをテストするための
組込型テスト回路を生成し、及びＡＴＥによるデバイスの機能テストを行うためのテスト
ベクトルを生成する、という各プロセスを含むものとなる。

特定の設計に付加する組込型テスト回路の量は、典型的には、増大した欠陥検出範囲及
び考え得る短縮されるテスト時間による利益と、最終製品の製造コストを増大させるもの
となるダイサイズの増大及び製造欠陥の可能性の増大による不利益との平衡を図ることを
必要とするものである。極端な一例では、設計は、全ての内部回路のあらゆる回路ノード
をテストする複雑な組込型テスト回路を含むことが可能であるが、かかる設計は法外に高
価なものとなる。これは、ダイサイズが基本的にテスト回路のサイズの関数となるからで
ある。別の一例では、設計は、組込型テスト回路を全く含まず、ＡＴＥにより供給される
テストベクトルのみに依存してウェハレベルで又はパッケージ化形態で該設計の機能をテ
ストするものとすることが可能である。しかし、この方法は、欠陥検出範囲を縮小させ、
製品品質を低下させ、及び高価なＡＴＥの使用及びテスト時間の増大によって製造コスト
を増大させる傾向のものとなる。高価なＡＴＥの使用によるコストを最低限にするための
１つの方法が公知である（例えば特許文献１参照）。この特許文献１は、ＡＴＥの汎用的
な機能を汎用機能テストチップへと凝縮するものである。該テストチップは、ホストコン
ピュータによる制御下で、他の半導体チップをテストすることができるものである。該テ
ストチップは、プローブカード上に配置することが可能なものであり、又はマザーボード
を介してテスト対象チップと電気的に接触させることが可能なものである。これとは別の
方法が1997年1月15日出願の米国特許出願第08/784,862号に開示されている。同出願では
、汎用テスト回路を有するテストチップにより半導体チップのウェハレベルテストが行わ
れる。

上記２つの極端な例の間で、典型的な集積回路設計は、組込型テスト回路の量とＡＴＥ
により実行されることになるテストとの間の平衡に達することになる。典型的には、組込
型テスト回路は、設計の全ダイ領域の約5〜15％に限定され、該設計の全体的な機能をテ
ストするためにＡＴＥに関してテストベクトルが生成される。しかし、この平衡の結果と
して得られる欠陥検出範囲は、最適な欠陥検出範囲に満たないものであり、依然として高
価なＡＴＥを使用する必要がある。
米国特許第5,497,079号明細書

欠陥検出範囲又はテスト可能性と、設計のテスト又は製造に関するコストとの間の線形
的な関係を打ち破る、設計及びテスト方法論を獲得することが望ましい。

本発明の一実施形態は、製品ダイの製品回路をテストするためのテストアセンブリに関
するものである。一実施形態では、該テストアセンブリは、テストダイと、該テストダイ
を該テストダイとの通信を行うホストコントローラに電気的に結合するための相互接続基
板とを含む。該テストダイは、テスト回路と製品回路とを統合化された(unified)設計で
同時に設計するステップを含む設計方法論に従って設計することが可能である。該テスト
回路は、該テスト回路により必要とされることになるシリコン領域の量にほぼ関係なく、
対応する製品回路に関して高度の欠陥検出範囲を提供するよう設計することができる。次
いで該設計方法論は、前記統合化された設計をテストダイと製品ダイとに分割する。該テ
ストダイはテスト回路を含み、該製品ダイは製品回路を含む。次いで、該製品ダイ及びテ
ストダイが、別個の半導体ウェハ上に作製される。製品回路とテスト回路とを別個のダイ
へ分割することにより、組込型テスト回路を製品ダイ上から排除し又は最小限にすること
ができる。これは、製品ダイのサイズを縮小させると共に製品ダイの製造コストを低減さ
せる一方、製品ダイ内の製品回路の高度のテスト範囲を維持する傾向のものとなる。次い
でテストダイを使用して、１つ又は２つ以上のウェハ上の多数の製品ダイのテストを行う
。

本発明の他の目的、特徴、及び利点は、添付図面及び以下の詳細な説明から明らかとな
ろう。

本発明の特徴及び利点をその実施形態により例証するが、これは本発明の範囲をその特
定の実施形態に限定することを意図したものでは決してない。

以下の本発明の詳細な説明では、本発明の完全なる理解を提供するために多数の特定の
詳細について解説する。しかし、当業者は、かかる特定の細部なしでも本発明を実施する
ことが可能である。幾つかの実施形態では、本発明が不明瞭となることを防止するために
、周知の方法、手順、及び構成要素については説明していない。

図１は、製品ダイ及びそれに対応するテストダイを設計するための設計方法論100の一
実施形態である。該テストダイは、該製品ダイ上の１つ又は２つ以上の回路へテスト信号
を提供し又は同回路からの信号を監視するテスト回路を含む。図２ないし図４は、設計方
法論100により生成された製品ダイ及びテストダイを示している。

本明細書全体を通して、用語「製品ダイ」及び「製品デバイス」は、半導体ウェハ上ま
たは絶縁基板その他の適当な基板上に形成された集積回路の一例を意味するものである。
かかる用語はまた、被験装置（ＤＵＴ）を意味している。用語「製品回路」は、製品ダイ
の回路を意味し、集積化された半導体回路、集積化された微小電気機械構造若しくはシス
テム（ＭＥＭＳ：Microelectrical mechanical structure or systems）、又はその他の
適当な回路要素を含む能動素子又は受動素子から構成することが可能なものである。更に
、用語「テストダイ」及び「テストデバイス」は、半導体ウェハ上または絶縁基板その他
の適当な基板上に形成される集積回路を意味している。該テストダイは、製品ダイへテス
ト信号を提供し及び／又は製品ダイからの信号を監視するための回路を含む。テストダイ
は、集積化された半導体回路、集積化されたＭＥＭＳ、又は製品ダイのテスト又は監視を
行うための他の適当な回路要素を含む、能動素子又は受動素子から構成することも可能で
ある。後に、テストダイ及び製品ダイは、ランドグリッドアレイ(Land Grid Array)パッ
ケージ（例えば、ボールグリッドアレイ(BGA:Ball Grid Array)パッケージ、ピングリッ
ドアレイ(PGA:Pin Grid Array)パッケージ、コントロールコラプスチップ接続(controll
collapse chip connection)パッケージ、フリップチップパッケージ、他の表面実装パッ
ケージ、デュアルインラインパッケージ(DIP)等）を含む一般に知られているあらゆるパ
ッケージへとパッケージ化することが可能である。

ステップ102で、製品ダイ及びテストダイのための回路が統合化された設計200で設計さ
れる。該設計は、従来のソフトウェアツールを使用して製品回路202,204,206及びテスト
回路202A,204A,206Aを（例えばVHDLすなわちVerilog HDL形式で）設計する従来のコンピ
ューターエイデッドデザイン(CAD)システムで実施することが可能である。テスト回路202
A,204A,206Aは、包括的に「テストベンチ」と呼ばれる場合があり、所望の程度にローバ
スト（すなわち堅牢）であるよう設計される。すなわち、テスト回路202A,204A,206Aは、
対応する製品回路202,204,206をそれぞれテストするのに望ましい数のテスト機能を包含
するよう設計することが可能である。１つのテスト回路は、それに対応する製品回路に関
して100％の欠陥検出範囲を提供するよう設計することが可能であり、又はそれとは異な
る所望の欠陥検出範囲を提供するよう設計することが可能である。以前のDesign-For-Tes
t（DFT）設計方法論とは対照的に、テスト回路202A,204A,206Aは、該テスト回路を実施す
るためのシリコンダイ領域の量に関係なく上述のように設計することが可能である。一実
施形態では、テスト回路及び製品回路は、結果的に得られる製品ダイ及びテストダイがほ
ぼ同一サイズを有するようにそれぞれ設計することが可能である。別の実施形態では、製
品ダイ及びテストダイを異なるサイズとすることが可能である。

ステップ104で、製品回路及びテスト回路が、別個の製品ダイ及び１つ又は２つ以上の
テストダイへとそれぞれ分割される。テスト回路を別個のテストダイへ分割することによ
り、製品ダイ上のテスト回路を最小限にし又はなくすことが可能となる。これにより、製
品ダイのダイサイズが縮小され、このため製造欠陥が生じる可能性が低減され、及び製造
コストが一般に低減される一方、該製品ダイのテスト可能性が増大される。テスト刺激を
供給する外部テスト回路は、製品ダイ300のサイズに影響を与えることなくテスト数を増
大させることが可能である。テスト入力又は出力信号経路中にBIST回路が含まれない場合
には、欠陥の位置を一層精確に判定する可能性が高くなる。これは、欠陥をマスクし又は
更なる欠陥を生じさせるオンチップテスト回路が存在しないからである。更に、回路ブロ
ック又は回路ノードとの間で入出力される信号の速度パラメータ又はタイミングを、介在
するオンチップテスト回路により引き起こされる遅延を伴うことなく、一層精確に測定し
監視することが可能となる。

製品ダイの設計はステップ106でテープアウトされ、テストダイの設計はステップ108で
別個にテープアウトされる。次いで、結果的に得られる製品ダイ300が、他の多くの同一
の製品ダイと共に半導体ウェハ（図示せず）上に作製される。該製品ダイ300に含まれる
製品回路302,304,306は、それぞれ製品回路202,204,206に対応する、あらゆるディジタル
回路、アナログ回路、又はその他の回路とすることが可能である。

結果的に得られるテストダイ400は、テスト回路402,404,406を含むものとして作製され
る。該テスト回路402,404,406は、テスト回路202A,204A,206Aにそれぞれ対応し、製品回
路302,304,306からの信号のテスト及び監視をそれぞれ行う、あらゆるディジタル回路、
アナログ回路、又はその他のテスト又は監視回路とすることが可能である。例えば、各テ
スト回路は、製品回路の論理的動作をテストするための機能回路（例えばテストパターン
生成器、シーケンサ、ディジタル信号処理装置(DSP)、フォーマッタ、アナログディジタ
ル変換器、ディジタルアナログ変換器、欠陥分析回路等）、及びACパラメータ（例えば内
部信号のタイミングや回路の速度等）及びDCパラメータ（例えば電圧及び電流レベルや電
力損失等）をテストするための回路を含むことが可能である。

各テスト回路は、対応する製品回路の特定のテストをサポートするよう設計されるが、
例示的なテスト回路500の一実施形態を図５に示す。該テスト回路500は、該テスト回路50
0の全体的な動作を制御する制御論理回路502を含む。該制御論理回路502は、例えばシー
ケンサとすることが可能である。該制御論理回路502に関連して、パターン生成器504、分
析論理回路506、１つ又は２つ以上のパラメータ測定ユニット(PMU)510、１つ又は２つ以
上のディジタル電源(DPS)512、及びクロック論理回路514が動作する。パターン生成器504
は、入出力(I/O)回路508を介して製品ダイ300内の製品回路に送られる１つ又は２つ以上
のテストパターンを生成する。パターン生成器504は、パターンを格納するためのメモリ
を含むことが可能である。分析論理回路506は、I/O回路508を介して製品ダイ300の製品回
路から受信した信号を分析する。分析論理回路506は、期待される結果を、I/O回路508か
ら受信した信号と比較する、比較論理回路を含むことが可能である。PMU510は、I/O回路5
08により受信された信号の電圧及び電流レベルを測定する。例えば、PMU510は、漏れ電流
、ソース電流及び電圧、下降(sink)電流及び電圧、電力損失等を測定することが可能であ
る。DPS512は、１つ又は２つ以上の電源電圧をテスト対象となる製品回路に提供する。代
替的な実施形態の場合には、テストダイ以外のソースから電源を供給することが可能であ
る。クロック論理回路514は、テスト対処となる製品回路にクロック信号を提供すること
が可能である。非同期回路の場合にはクロック信号は不要である。この場合も、テスト回
路500は、テスト回路402,404,406等のテスト回路の一実施形態を示すものである。別の実
施形態を使用することも可能である。図５に示す回路ブロックの全てを各テスト回路402,
404,406に含ませることが可能であり、又は、図５の回路ブロックの内の任意の１つ又は
２つ以上を複数のテスト回路402,404,406により共有することが可能である。

ここで再び図１ないし図４を参照する。分割ステップ104は、CAD DFTソフトウェアツー
ルで実施することが可能なものであり、各製品回路とその対応するテスト回路との間の論
理的な相互接続ポイントを最初に決定し、次いで製品ダイ及びテストダイの各々の論理的
及び物理的な記述を作成する。該相互接続ポイントは、結果的に特殊な接触ポイント又は
接触パッド（テストパッド）310,410となる。該パッド310は、製品回路302,304,306への
テスト信号、又は同回路からの出力信号を提供するものとなる。以下で詳述するように、
パッド310は、テスト回路402,404,406との通信を行うために１つの接触構造（例えばバネ
接触要素やプローブカードのプローブ等）によりテストダイ400のパッド410と電気的に接
触させることが可能なものである。

図３及び図４に示すように、パッド310,410は、特定の被験回路の周囲に物理的に配置
することが可能であり、又は特定の回路ノードに対する一層直接的なアクセスを提供する
よう回路上に配置することが可能である。一般に、パッド310,410は、図３に示すように
製品ダイ300のうちボンディングパッド312により包囲される領域を含めて、製品ダイ及び
テストダイのそれぞれの任意の場所に配設することが可能である。パッド310,410はまた
、ボンディングパッドと同じ所定の配置で配置すること、又はボンディングパッドにより
包囲される領域の外部に配置することが可能である。ボンディングパッド312は、ウェハ
ソート（ウェハの良否選別）時にプローブの先端を受容し又はボンディングワイヤ若しく
ははんだボールを受容する、従来の入力、出力、又はI/Oパッドである。ボンディングパ
ッド312は、製品ダイ300を全体として操作するために従来使用されている。同様に、テス
トダイ400は、該テストダイ400の全体的な機能を（例えばウェハソート時に）テストする
ために使用すること、又は半導体パッケージのピンにテストダイをボンドアウト(bond ou
t)するために使用することが可能なボンディングパッド412を含む。

ボンディングパッド312により包囲される領域内にパッド310が配置される場合には、該
パッド310が所与のサイズ及び数を有するものであれば、製品ダイ300のサイズは拡大しな
い。更に、テスト回路を別個のテストダイへ移すことにより、内部のテスト回路と通信を
行うために以前に使用されたボンディングパッドを省略することができる。これにより、
製品ダイ300のサイズが更に縮小する。別の実施形態では、パッド310の追加により製品ダ
イ300のサイズが大きくなることがある。一実施形態では、パッド310のサイズをボンディ
ングパッド312よりも小さくすることが可能である。

代替的な実施形態の場合には、分割ステップ104が、製品ダイ300のテストを行うために
追加の相互接続ポイントが必要ないことを判定することが可能である。例えば、分割ステ
ップ104は、ボンディングパッド312が、製品回路302,304,306の機能全体をテストするた
めに使用することができ、次いでボンディングパッド312が、テストダイ400の使用時にテ
スト回路402,404,及び／又は406とのインタフェイスをとるために使用されるよう再割り
当てを行うことができることを判定することが可能である。この実施形態では、特殊な接
触パッドの数をゼロにすることが可能であり、又は上記実施形態で必要とされる個数より
も少数にすることが可能である。

分割ステップ104での分割の後、BIST回路308等の幾つかのBIST回路を製品ダイ300に保
持することが可能である。例えば、パッド310の追加により不当に課せられることになる
高速回路をテストするために、又は製品ダイ300上に十分なスペースが存在しない場合に
テストダイ400とインタフェイスするためのパッド310を備えるために、BIST回路を製品ダ
イ300に有利に保持することが可能である。

別の一実施形態では、設計方法論100は、既存の又は所定のテスト回路を使用して適当
な製品回路を生成することが可能である。例えば、ステップ102で、所定のテスト回路に
より所望のレベルの欠陥検出範囲でテストされるよう製品回路を設計することができる。
次いでステップ104〜108は上記と同様の処理を行う。この実施形態は、例えば、製品ダイ
における製品回路がメモリ回路のように予測可能なものである場合には、特に適切なもの
となる。かかる高度に予測可能なアーキテクチャをテストするためのテスト回路は、周知
であり十分にテストされたものであり（すなわちマーチ(march)パターン、ギャロッピン
グ行列パターン等を生成するもの）、既存のテスト回路に適応させるよう製品回路を調節
しなければならない場合にのみ使用することが可能である。更に、該テスト回路は、既存
のテストダイ上に以前に形成されている可能性があり、分割ステップ104は、該所定のテ
スト回路を維持するよう製品回路を如何にレイアウトするかを判定し、すなわち、該テス
ト回路と製品回路との間に相互接続ポイントを追加することが可能である。

図６は、図３の製品ダイ300、及び図４のテストダイ400の１つ又は２つ以上を設計する
ための設計方法論600の別の実施形態を示している。

ステップ602で、製品回路202,204,206のための製品設計データが生成され、ステップ60
3で、テスト回路202A,204A,206Aのためのテスト設計データが生成される。該設計データ
は、当該回路に関する回路設計者からの入力に応じてCADソフトウェア設計ツールにより
生成される。該設計データは、VDHLすなわちVerilog HDL形式でコンピュータ内に存在す
ることが可能である。前記テスト設計データは、回路設計者からの入力により又は該入力
を伴うことなく、CAD DFT ソフトウェアツールにより自動的に生成することが可能である
。設計方法論100に関して上述したように、テスト設計データは、該データにより生成さ
れるテスト回路が回路設計者により所望される程度にローバストなものとなるようなデー
タである。

ステップ606で、製品データ及び設計データの両者を含む統合化された設計のレジスタ
伝送レベル(RTL)記述が、CADソフトウェアにより生成され検証される。ステップ606で、
統合化されたRTL記述の論理的合成及び検証が生成される。この時点で、統合化された製
品及びテスト回路のソフトウェア記述が完成する。

テストソフトウェアツール608は、ステップ606から出力される統合化された設計を取得
して、製品ダイ300、１つ又は２つ以上の別個のテストダイ400、及び相互接続の記述をテ
ープアウトし次いで作成するためのデータを生成する。ステップ610で、ソフトウェアツ
ール608は、統合化された設計を別個の製品ダイ及びテストダイの記述へと分割して、物
理的なレイアウトを（例えばシリコンに）生成する。このステップは、物理的な制約612
及びユーザプリファレンス（すなわち嗜好）614を考慮して実行される。この制約612,614
は、設計方法論600の実行に先立ってソフトウェアツール608に入力され、又はソフトウェ
アツール608がユーザにこの入力を実行時に促すことが可能である。

物理的な制約612には、例えば、結果的に得られる製品ダイ及びテストダイのダイサイ
ズ、各ダイ上のボンディングパッド又は特殊な接触パッドの数、各ダイ上のボンディング
パッド及び特殊な接触パッドのサイズ、プロセス上の制約、又はプロセス技術、といった
ものが含まれる。物理的な制約612は、製品ダイとテストダイとの間で分割するための回
路及びその量を決定するためにソフトウェアツール608により使用することが可能である
。一例として、ステップ610を実行する際に製品ダイ300の最大ダイサイズをソフトウェア
ツール608のパラメータとしてプログラムすることが可能である。製品回路及びテスト回
路の分割によってあまりにも多数の特殊な接触パッドが製品ダイ300上に生じてしまい、
製品ダイのサイズが所望のダイサイズを超えてしまうことになる場合には、ソフトウェア
ツール608が、該製品回路に必要となる相互接続ポイントがより少数となるようにテスト
回路を再構成して、テストダイ上のテスト回路の幾つかを製品ダイ上のBIST回路（すなわ
ち図３のBIST回路308等）と置換すること、及び／又はテスト回路の幾つかを全てなくす
ことが可能である。別の実施形態では、特殊な接触パッドを製品ダイ及び／又はテストダ
イ上に生成すべきでないことが設計上の制約となることがある。ソフトウェアツール608
は、製品ダイがデュアルパーパス（すなわち、第１目的は製品ダイの全機能のテスト、第
２目的はテスト回路を用いた個々の製品回路のテスト）ボンディングパッドを有するよう
に、テスト及び製品回路を適切に分割する。この二重の機能を可能とし又はプログラムす
るための適当な回路は、製品ダイ及び／又はテストダイに含めることが可能である。

別の実施形態では、ソフトウェアツール608は、必要とされるテスト回路が様々なプロ
セス技術（例えばBiCMOS対CMOS）で最良に実施され、従って異なるプロセス技術からテス
ト回路をサポートする多数のテストダイを生成することができる、ということを判定する
ことが可能である。更に別の実施形態では、ソフトウェアツール608は、必要とされるテ
スト回路の幾つかがアナログ回路を有するテストダイで最良に実施され、他の必要とされ
るテスト回路がディジタル回路を有する別個のテストダイで最良に実施される、というこ
とを判定することが可能である。

ソフトウェアツール608により考慮することが可能な別の制約は、テストダイのテスト
回路の１つ又は２つ以上が予め決定されていることである。例えば、上述のように、製品
回路は、所定のテスト回路により所定レベルの欠陥検出範囲でテストされるよう設計する
ことができる。所定のテスト回路は、例えば製品ダイの製品回路がメモリ回路のように予
測可能なものである場合に、特に有用なものとなる。この実施形態では、ソフトウェアツ
ール608は、所定のテスト回路を維持する一方で製品回路を適切に調節し又はテスト回路
と製品回路との間に相互接続ポイントを適切に追加するように、回路を分割する態様を決
定する。更に、テスト回路は、既存のテストダイ上に以前に形成されている可能性があり
、ソフトウェアツール608は、（例えば製品回路を適切に調節すること又はテスト回路と
製品回路との間に相互接続ポイントを追加することにより）該所定のテスト回路を維持す
るように如何に製品回路をレイアウトするかを決定することができる。

ソフトウェアツール608はまた、ユーザプリファレンス614等の他の所定の制約を考慮し
つつステップ608を実行する。ユーザ又は回路設計者のプリファレンス614には、例えば、
製品ダイとテストダイとの間に相互接続を提供するコスト、製品ダイのコスト、テストダ
イのコスト、タイミング優先順位、テスト精度、欠陥検出範囲、及びテストダイと該テス
トダイを制御し又は該テストダイと通信する外部ホスト装置との間の相互接続のコストが
含まれる。用語「コスト」は、本書では広範な意味で使用され、製造可能性(manufactura
bility)や使用の容易性等を含むものである。

製品ダイとテストダイとの間に相互接続を提供するコストには、特殊な接触パッドの形
成に関連するコスト、製品ダイとテストダイとの間で通信を行うための相互接続要素を形
成するコスト、ウェハソートを実施する容易さ、及び製品ダイ及びテストダイ上に配設さ
れる特定数の特殊な接触パッドを用いた更なるテストの容易さが含まれる。相互接続を提
供するコストが低い場合には、回路設計者は、ソフトウェアツール608が製品ダイとテス
トダイとの間に必要とされる相互接続の数にかかわらず回路を分割することができること
を示すことができる。しかし、該相互接続を提供するコストが高い場合には、回路設計者
は、ソフトウェアツール608が相互接続の数を最小限にし又は制限するように回路を分割
すべきであることを示すことができる。

結果的に得られる製品ダイ及びテストダイの金銭的コストをソフトウェアツール608に
より使用して製品回路及びテスト回路の分割態様を決定することも可能である。例えば、
分割後に、製品ダイサイズを拡大させることなく製品回路のテスト用の特殊な接触パッド
を配設するための十分なスペースが製品ダイ上に存在する場合には、特殊な接触パッドを
追加すること及び対応するテスト回路をテストダイ中に配設することにより該製品ダイの
金銭的コストが増大するということはない。このため、この例では、ソフトウェアツール
608は、製品回路及びテスト回路を分割して必要とされる相互接続ポイントの全てを生成
することができる。しかし、分割後に、製品ダイのダイサイズひいては製品ダイの金銭的
コストを増大させることなく製品ダイ（又はテストダイ）に最初に所望される特殊な接触
パッドの全てを追加するための十分なスペースが存在しない場合には、ソフトウェアツー
ル608は、製品ダイ及びテストダイの金銭的コストを所定のユーザプリファレンス未満に
維持するように相互接続部及びパッドの数を削減させることが可能である。

タイミング優先順位及びテスト精度もまた、製品ダイ及びテストダイを如何に分割する
かを決定するためにソフトウェアツール608により使用される。例えば、高速の製品回路
が、特殊な接触パッドの追加により不必要に課せられて遅延される可能性がある。このた
め、ソフトウェアツール608は、テスト回路のうちの幾分かをBIST回路として製品ダイ中
に組み込んでその回路をテストするようにし、これによりタイミング及びテスト精度の遅
延を防止することが可能である。

製品回路のテストに関する欠陥検出範囲もまた、製品ダイ及びテストダイを如何に分割
するかを決定するためにソフトウェアツール608により使用することが可能である。例え
ば、100％その他の高度の欠陥検出範囲が回路設計者により所望される場合には、ステッ
プ602〜606で生成されるテスト回路は、テストダイと、製品ダイ及びテストダイの両者に
ついて生成される必要とされる数の相互接続ポイント又は特殊な接触パッドとに分割する
ことが可能である。しかし、回路設計者が低度の欠陥検出範囲を所望する場合には、ステ
ップ602〜606により生成されるテスト回路の幾分かがテストダイへと分割されることはな
い。回路設計者は、他よりもテストすることが重要である製品回路、又は各製品回路毎に
所望される所望レベルのテスト範囲を入力することが可能である。ソフトウェアツール60
8は、該入力を使用して、最終的なテストダイにおける維持すべきテスト回路と棄却すべ
きテスト回路とを判定することが可能である。

テストダイと外部装置との間の回路網の相互接続コストもまた、製品ダイ及びテストダ
イを如何に分割するかを決定するためにソフトウェアツール608により使用することが可
能である。該外部装置は、例えば、製品ダイのテスト結果を報告するためのホストコント
ローラその他の装置とすることが可能である。別の実施形態の場合には、ソフトウェアツ
ール608は、１つ又は２つ以上の製品ダイのための特定のテスト回路を各々が有する多数
のテストダイを生成することが可能である。それら装置間の通信をサポートするために必
要となる図４のボンディングパッド410又は特殊な接触パッド412等の相互接続ポイントの
数は、テストダイのサイズに影響を与えるものであり、このためユーザ入力により制限す
る（又は制限しない）ことが可能である。

製品回路及びテスト回路の製品ダイ及びテストダイ記述への分割の後、製品ダイの論理
的な検証及びタイミング的な検証がステップ616で実行され、テストダイの論理的な検証
及びタイミング的な検証がステップ618で実行される。一緒に動作する製品ダイ及びテス
トダイの組み合わせシステムの論理的及びタイミング的な検証はステップ620で実行され
る。ステップ616〜620に応じて、ソフトウェアツール608は、物理的な制約612及びユーザ
プリファレンス614の全てが満たされているか否かをステップ622で判定する。制約612,61
4が満たされている場合には、製品ダイがステップ624でテープアウトされ、テストダイが
ステップ628でテープアウトされ、ダイ間の相互接続ポイントの記述を生成することが可
能となる。制約612,614が満たされていない場合には、ソフトウェアツール608は上記プロ
セスを繰り返す。すなわち、ソフトウェアツール608は、ステップ610に戻って、制約612,
614を満たすための第２の試行において製品回路及びテスト回路の再分割を行う。該プロ
セスは、全ての制約が満たされるまで続行される。ソフトウェアツール608は、全ての制
約を満たすことができないと判定した場合には、プロセスを停止してその旨を設計者に知
らせる。次いで設計者は、設計を変更し又は制約を変更することが可能である。

分割ステップ610の一実施形態を図７のステップ710に示す。該分割ステップ710は、従
来の重み付け(weighting)技法を用いて製品ダイ及びテストダイのレイアウトを決定する
。例えば、ステップ606からの完全なシステム論理記述、物理的な制約612、及びユーザプ
リファレンス614に応じてステップ702で重み付け関数が形成される。該重み付け関数は、
所与の分割に関する相対的なトレードオフ及び制約を記述する。多くの異なる数値分析技
術を使用して、重み付け関数により記述される分割問題に関する最適なソリューションを
見出すことが可能である。かかる１つの技術が「シミュレーテッドアニーリング」であり
、この場合には、設計ツールが、システムを数学的に高温へと上昇させることにより、物
理的なアニーリングプロセスをシミュレートする。これにより、最小限の労力又は最小限
のコストで迅速にソリューションを見出すことが可能となる。ステップ704で適用される
際、シミュレートされたアニーリングは、製品ダイ及びテストダイ間での製品回路及びテ
スト回路の最良の分割が決定されるように、特殊な接触パッドの数、テスト回路の量、ま
たはあらゆる物理的な制約若しくはユーザプリファレンスを変更することにより、最適な
ソリューションを見出すために使用することが可能である。

ステップ704における設計の分割は、テスト回路、製品回路、及び／又は製品ダイ上のB
IST回路における回路調節を行うことが可能である。該回路調節には、製品回路を最適に
テストするためのテスト回路及び／又はBIST回路の追加、除去、又は変更が含まれる。該
回路調節は又、分割自体により導入されたテストノードに対する更なるテスト回路の追加
を含むことが可能である。このステップは、自動的に又は回路設計者との対話に基づき完
了させることが可能である。

ステップ704で分割が生成されると、ステップ706でソリューションがテストされ、評価
され、及び／又はシミュレートされて、最適なソリューションが生成されたか否か及び制
約612,614の全てが満たされているか否かが判定される。重み付け関数が正しく規定され
ている場合には、該テストされたソリューションは、制約612,614の全てを満たしており
、及びBIST回路を有する（又は有さない）製品ダイ、テストダイ、及び相互接続の記述を
生成することになる。ユーザが該ソリューションに満足しない場合には、制約を調節して
、新たな重み付け関数を形成し、及び製品ダイとテストダイとの間で新たな回路分割、特
殊な接触パッド、及びダイサイズ等を生成することが可能である。

図８は、図６の設計方法論600（又は図１の設計方法論100）の変形例としての設計方法
論800を示している。用途によっては、該設計方法論600（又は100）により生成される結
果的に得られるテストダイは、ATE等のテスタ又はホストコントローラ、汎用コンピュー
タ、又はその他の制御論理回路又はシステムと通信を行うことが可能なものとなる。該テ
スタは、例えば、テストダイにより実行されるテストを開始及び停止させ、テストダイに
電力を供給し、テストダイのテスト回路へのテストシーケンスを示し、多数のテストダイ
間のテストシーケンスを示し、テストダイから受信したテスト結果に関する目録及び報告
を作成する、といったことが可能なものである。該テスタはまた、例えばテストダイを使
用して個々の製品回路又はノードをテストするウェハソート時に、製品ダイを全体として
テストするために使用することが可能であり、及び該テスタにより制御される別個のプロ
ーブカードを使用して製品ダイを全体としてテストすることが可能である。このようにテ
スタとテストダイとの間で分配されるようにテストを選択することができる。

設計方法論800では、RTL合成及び検証ステップ604に供給されるテスト設計データがス
テップ804〜810で決定される。ステップ808で、製品回路をテストするためのテスト要件8
04及びテスタの能力に関する記述806に応じてテストがテスタとテストダイとの間で分割
される。テストが（ステップ810で決定された）テストダイにより実行されることになる
場合には、該テストは、製品回路設計データと共にテスト設計データの一部としてステッ
プ604へ提供される。しかし、テストがテスタにより実行されることになる場合には、テ
ストは、テスタ用のテストファイル812に格納される。

既述の実施形態で説明した設計方法論は、汎用コンピュータ又はワークステーション又
はカスタムCADシステムにおいて実施することが可能なソフトウェアルーチンで実施する
ことが可能である。該ソフトウェアルーチンが格納され実行される汎用コンピュータシス
テム900の一実施形態を図９に示す。他の多くのコンピュータシステムの実施形態を使用
することも可能である。

コンピュータシステム900は、１つ又は２つ以上の内部バス910を介して通信を行う、メ
インメモリ902、スタティックメモリ904、大容量記憶装置906、及びプロセッサ912を有す
るコンピュータ928を含む。メインメモリ902は、例えば、プログラムコード、システムコ
ード、及び／又は様々な設計方法論の実施形態である１つ又は２つ以上のソフトウェアル
ーチンを格納する、ダイナミックランダムアクセスメモリ（DRAM）又はその他の揮発性又
は不揮発性メモリとすることが可能である。スタティックメモリ904は、キャッシュメモ
リとすることが可能であり、プログラムコード、システムコード、及び／又は様々な設計
方法論の実施形態である１つ又は２つ以上のソフトウェアルーチンを格納するために使用
することが可能である。大容量記憶装置906は、CD-ROM、フロッピィディスク、ハードデ
ィスク、レーザディスク、フラッシュメモリカード、又は磁気記憶装置といった、任意の
大容量記憶装置とすることが可能である。該大容量記憶装置906はまた、プログラムコー
ド、システムコード、及び／又は様々な設計方法論の実施形態である１つ又は２つ以上の
ソフトウェアルーチンを格納することが可能なものである。プロセッサ912は、コンピュ
ータシステム928におけるデータフローを調整する任意の制御論理回路とすることが可能
である。例えば、プロセッサ912は、マイクロプロセッサ又は１つ又は２つ以上の他のデ
ィジタル信号処理装置とすることが可能である。

コンピュータ928は、バス926を介して１つ又は２つ以上の周辺機器と通信を行うことが
可能である。該周辺機器には、設計方法論により生成された製品ダイ及びテストダイの論
理回路及び回路要素、及び／又は該設計方法論のソフトウェアルーチンのグラフィカル表
現を表示するためのディスプレイ914、コンピュータ928にデータを入力するためのキーボ
ード916、マウス、トラックボール、又はスタイラス等のカーソル制御装置918、他の入力
信号をコンピュータ928に提供するための信号生成装置920、プリンタ等のハードコピー装
置922、及び音声記録及び再生装置924が含まれる。

特殊な接触パッド
図３及び図４を参照する。特殊な接点又は特殊な接触パッド310は、製品回路300全体の
機能をテストすることを必要とすることなく、テスト回路402,404,406がテスト入力デー
タを製品回路302,304,306へ提供し又は該製品回路302,304,306からの信号を監視するため
の手段を提供するものである。この章の残り部分全体を通して、特殊な接触パッド310及
びボンディングパッド312を参照して説明を行うことになるが、それと同じ説明は、特殊
な接触パッド410及びボンディングパッド412にも等しく当てはまるものである。

特殊な接触パッド310はまた、内部回路302〜306が他の方法では個々にテストすること
ができないものであり及び／又はボンディングパッド312を介してアクセスできないもの
である場合に、該内部回路302〜306をテストするための手段を提供するものでもある。例
えば、製品回路302は、ボンディングパッド312を介して直接アクセスすることができない
組込型メモリとすることが可能である。該特殊な接触パッド310の幾つかを介してアドレ
ス及び入力データを提供して該組込型メモリへテストパターンを提供し、及び別のグルー
プの特殊な接触パッド310が該メモリから読み出されたデータを受信することが可能であ
る。欠陥検出範囲を拡大するために、組込型メモリのためのテストパターンを提供する外
部回路が任意の数のテストパターンを提供することが可能である。

別の実施形態では、製品回路302を、不揮発性メモリ又はプログラマブル論理回路とい
ったプログラム可能な回路とすることが可能である。特殊な接触パッド330を介して内部
回路へデータをプログラミングすることができる。例えば、集積回路300の作製後にプロ
グラム可能回路302に、BIOS情報、プログラムコード、及びシステムソフトウェアをプロ
グラミングし又はアップデートすることが可能である。

製品ダイ300に示すように、特殊な接触パッド310はまた、BIST回路308（又はその他の
オンチップテスト回路）と共に動作して、BIST回路308により提供されたテスト刺激に対
する内部回路306の応答を監視することが可能である。これは、更なるボンディングパッ
ド312を追加すること、又は既存のボンディングパッド312を使用してBIST回路308を通信
することを必要とせずに、達成することが可能である。

図３に示すように、特殊な接触パッド310は、周囲のボンディングパッド312により包囲
された領域内に配置される。該特殊な接触パッド310がボンディングパッド312の所定の周
囲の位置に配置されないため、特殊な接触パッド310の追加により製品ダイ300のサイズが
増大することはない。他の実施形態では、特殊な接触パッド310の数及び配置は、製品ダ
イ300のサイズを増大させるものとなり得る。

特殊な接触パッド310はまた、ボンディングパッド312間に点在させることが可能であり
、又はボンディングパッド312により包囲された領域外に配置することが可能である。特
殊な接触パッド310がボンディングパッド312間に点在する一実施形態の場合には、特殊な
接触パッド310をボンディングパッド312よりも小さくして製品ダイ300のサイズを増大さ
せないようにするのが有利である。

特殊な接触パッド310は、ボンディングパッド312よりも小さいサイズを含めて任意のサ
イズとすることが可能である。特殊な接触パッド310がボンディングパッド312よりも小さ
い場合には、周囲のボンディングパッド312により規定されるサイズを超えてダイのサイ
ズを増大させることなく、製品ダイ300上により多くの特殊な接触パッドを配置すること
が可能となる。特殊な接触パッドの数が多くなると、内部回路に提供することができるテ
ストの数及び／又は複雑性を増大させることが可能となり、これによりテストの欠陥検出
範囲及びローバスト性を増大させることが可能となる。一実施形態では、ボンディングパ
ッド312は約100μm×100μm（４ミル×４ミル）とすることが可能であり、特殊な接触パ
ッドはその一辺を５〜10μmとすることが可能である。別の実施形態では、特殊な接触パ
ッドはその一辺を５μm未満とすることが可能である。更に別の実施形態では、ダイ上の
異なる空間的な位置（例えば「ボンディングパッド312の間」と「該ボンディングパッド3
12により包囲される領域」）に適応させるように、又は様々なプローブの先端、ボンディ
ングワイヤ、又ははんだボールの異なる寸法に適応させるように、又はテスト中の回路の
異なる機能に適応させる（例えば出力信号を提供するノードが入力信号を提供するパッド
よりも大きなパッドを必要とする（逆も又同様）可能性がある）ように、異なるサイズを
有するよう製造することが可能である。特殊な接触パッドのサイズの下限は、プローブと
パッドとの位置合わせ精度及びプローブのサイズにより制限される可能性がある。

特殊な接触パッド310は、ほぼ正方形の形状、長方形の形状、又は他のあらゆる幾何学
形状に形成することが可能である。特殊な接触パッド310はまた、ボンディングパッド312
とは異なる高さを有することが可能である。特殊な接触パッド310は、ボンディングパッ
ドその他の比較的平坦な導電性ランドを形成するのに一般に使用されている従来の写真平
版プロセスを使用して作製することが可能である。一実施形態では、特殊な接触パッドは
、アルミニウム、銅、金、又は他の金属若しくは導電材料を含む、１つ又は２つ以上の金
属層から作成することが可能である。

特殊な接触パッド310は、集積回路パッケージ（例えば典型的なプラスティック及びセ
ラミックチップパッケージ）に永久的にボンドアウトされるものではなく、テスト入力情
報（例えばアドレス信号、制御信号、又はデータ信号）を受信するため又は内部テストノ
ード又は信号を監視するために使用される。しかし、該特殊な接触パッドは、（以下で詳
述するように）電気的な接触要素を受容するのに十分な大きさを有するものである。特殊
な接触パッド310は、パッケージにボンドアウトされていない場合には、ボンディングパ
ッド312により一般に必要とされるサポート回路よりも大幅に小さいサポート回路を一般
に必要とする。典型的なボンディングパッドは、かなりの量のシリコンダイ面積を必要と
するサポート回路を含む。サポート回路の例として、抵抗、コンデンサ、及び／又はダイ
オードといった静電放電（ESD）保護構造、ガードリング等のラッチアップ防止回路、集
積化されたデバイスの外部の回路及び信号ラインを駆動するため又は外部の信号ラインか
ら受信した内部信号をバッファリングするためのバッファ、論理若しくは電圧変換回路、
及びノイズリダクション回路が挙げられる。特殊な接触パッド310は、必要とされるサポ
ート回路の量を削減することが可能である。特殊な接触パッドと電気的に接触して該接触
部分における信号を監視するための外部プローブについては、ESD保護は殆ど又は全く必
要なく、バッファリングも殆ど又は全く必要ない。例えば、図１０に示すように、内部テ
ストポイント324と特殊な接触パッド310との間でI/Oバッファ320を使用することが可能で
ある。該I/Oバッファ320は、制御信号322により制御することが可能なものである。I/Oバ
ッファ320は、ボンディングパッドがPCB環境で重い負荷を駆動しなければならない場合に
必要となるものの10分の一〜100分の一の弱いものとすることが可能である。更に、ラッ
チアップサポート回路又はノイズリダクション回路は殆ど又は全く必要とされない。例え
ば、ノイズリダクション回路のために各特殊な接触パッドに必要なものは弱いプルアップ
抵抗だけである。一般に、特殊な接触パッドが必要とするサポート回路は、ボンディング
パッドに一般に必要とされるサポート回路の1〜50％だけである。

図３及び図４は、特殊な接触パッド310,410が、周辺に配置されたボンディングパッド3
12,412により包囲された領域内に配置されたものを示しているが、特殊な接触パッドは、
他の製品ダイ又はテストダイのレイアウト内に配設することも可能である。図１１に示す
集積回路1100（製品ダイ又はテストダイ）は、C4又はフリップチップ構成における接触ボ
ール（例えば、はんだその他の金属相互接続部）へ接合するためのLGAパターンで整列さ
れたボンディングパッド312を備えている。特殊な接触パッド310は、そのグリッドパター
ンの内部又は外部に選択的に分散されている。この実施形態では、特殊な接触パッド310
は、ボンディングパッド312又は接触ボールよりも小さく、所与の数のボンディングパッ
ド312に必要とされる最小限のサイズを超えて集積回路1100のサイズが拡大しないように
なっている。代替的な実施形態では、特殊な接触パッド310をボンディングパッド312と同
じサイズにすることが可能である。

図１２は、２つのボンディングパッド312間に配置された特殊な接触パッド310を側方か
ら見た断面図である。ボンディングパッド312は、その上部に接触ボール1204が形成され
ており、それらの中心間の最小間隔1202（約250μm(約10ミル)）で一般に隔置される。接
触ボール1204の最小直径1208は、典型的には約25〜76μm(1〜3ミル)のオーダーとなり、
接触ボール1204の縁部間の最小距離1206は、典型的には約178〜229μm(7〜9ミル)のオー
ダーとなる。特殊な接触パッド310は、ボンディングパッド312間に適したサイズとするこ
とができ、約229μm(9ミル)よりも小さい幅1210を有することが可能である。別の実施形
態では、特殊な接触パッド310は、約25〜127μm(約1〜5ミル)の幅を有することが可能で
ある。更に別の実施形態では、特殊な接触パッド310は、約25μm(1ミル)未満の幅を有す
ることが可能である。特殊な接触パッド310は、ほぼ正方形の形状、長方形の形状、又は
他の幾何学形状に形成することが可能である。特殊な接触パッド310はまた、ボンディン
グパッド312と異なる高さを有することが可能である。

図１１及び図１２に示す実施形態はまた、ソケット又はプリント回路基板(PCB)とのイ
ンタフェイスを行うためのピン又は接触ボールを有する、BGAパッケージ等のLGAパッケー
ジ、PGAパッケージ、C4パッケージ、又はフリップチップパッケージとすることが可能で
ある。特殊な接触パッド310は、テスト信号を受信し、又はテスト出力信号その他の信号
をプローブ、ソケット、又はPCBへ提供することができる、追加のピン又はパッドとする
ことが可能である。

図１２はまた、（図３に示すような）周辺に整列された２つのボンディングパッド312
間に配置された特殊な接触パッド310を示している。ボンディングパッド312上に接触ボー
ル1204が形成される必要はない。

図１３は、リードオンセンターパターンで一列（又は一行）として配列されたボンディ
ングパッド312を含む集積回路1300（製品ダイ又はテストダイ）を示している。特殊な接
触パッド310は、該リードオンセンターパターンの内部と外側とに選択的に分散されてお
り、該集積回路1300の内部回路1302,1304へテスト信号を提供し又は該内部回路1302,1304
からの信号を監視するために使用することが可能なものである。

図３及び図４は、製品回路ブロック又は内部回路ノードを特殊な接触パッドによりテス
トし又は監視することができることを示している。図１４は、連続する製品回路1402,140
4,1406もまたボンディングパッドを使用して又は使用することなく特殊な接触パッドによ
りテストすることができることを示している。この実施形態では、テスト入力データは、
テストダイ上のテスト回路から特殊な接触パッド1412及び組込型メモリ1402へと提供され
る。代替的な実施形態の場合には、入力データは、ボンディングパッドから提供すること
が可能である。テストデータは、アドレス、制御信号（例えば、読み出し、書き込み、そ
の他）、及び／又はテストパターンを含むことが可能である。該テストデータがメモリ14
02内の一ロケーションのアドレスであると仮定すると、該アクセスされるアドレスに格納
されているデータを、I/Oインタフェイス1404を介して提供し、及び特殊な接触パッド141
3により監視することが可能である。メモリ1402のアクセスタイム（すなわちデータ出力
へのアドレス(address to data out)）は、特殊な接触パッド1412,1413により一層精確に
測定することが可能である。これは、I/Oインタフェイス1404及びI/Oドライバ1406等の回
路ブロックに起因して更なる時間が導入されることがないからである。BIST回路を使用す
る従来のアプローチは、（例えばメモリ1402へ）アドレス信号を提供するために一般に更
なるオンチップ回路を含むものとなり、次いで外部回路が１つ又は２つ以上のボンディン
グパッド1416で結果を監視することが可能となる。しかし、この従来のアプローチは、（
特殊な接触パッド1413を用いる場合のように）メモリ1402の出力を直接監視することはで
きず、このため、メモリ1402の実際のアクセスタイムを直接測定することができないこと
になる。

メモリ1402から読み出されたデータに応じて、I/Oインタフェイス1404は、データをI/O
ドライバ1406への提供に先だってフォーマットすることが可能である。I/Oインタフェイ
ス1404が特殊な接触パッド1414上の制御信号を受信することが可能であり、すなわちI/O
インタフェイス1404内の内部回路ノードを特殊な接触パッド1414により監視することが可
能である。I/Oインタフェイス1404によりI/Oドライバ1406へ出力されるデータは、特殊な
接触パッド1415を介して監視することが可能である。次いでI/Oドライバ1406がボンディ
ングパッド1416へデータを駆動することが可能である。

特殊な接触パッド1413,1415及びボンディングパッド1416は、該ボンディングパッド141
6で受信された不正データを欠陥を生じさせた回路へ隔離することができるように、メモ
リ1402、I/Oインタフェイス1404、及びI/Oドライバ1406の各々の出力を監視するために使
用することが可能である。アドレスが例えばメモリ1402へ提供される従来のBIST技術では
、ボンディングパッド1416で受信された不正データのソースは未知のものとなる。

図１４に示す実施形態は、組込型メモリ1402中のデータへのアクセスの特定の例を含む
ものであるが、該例は、一連の他の任意の回路ブロックに関する信号の導入及び監視にも
当てはまるものである。

特殊な接触パッドはまた、欠陥を隔離するためだけでなく、欠陥のある回路と置換する
ために使用される冗長回路をイネーブルにするためにも使用することが可能である。図１
６は、欠陥のある回路ブロックを識別し及び該欠陥のある回路ブロックと交換するための
冗長回路をイネーブルにするために特殊な接触パッドを用いるテストダイ上のテスト回路
の一実施形態を示している。この実施形態もまた、組込型メモリ内のデータのアクセスに
関する例を使用するが、一連の回路のうちの１つが冗長回路を有する該一連の回路へと拡
張することができるものである。

図１６は、欠陥のあるI/Oインタフェイス1404と交換することができる冗長I/Oインタフ
ェイス1405を含むものである。メモリ1402の出力は、I/Oインタフェイス1404,1405の両者
へと提供される。I/Oインタフェイス1404の出力は、特殊な接触パッド1415を介してテス
トダイにより監視することができ、冗長I/Oインタフェイス1405の出力は、特殊な接触パ
ッド1417を介してテストダイにより監視することができる。I/Oインタフェイス1404の出
力が、該I/Oインタフェイス1404の出力が正しく動作していることを期待通りに示してい
る場合には、ライン1423上の信号をI/Oドライバ1406へ提供することが可能となるように
、マルチプレクサ1408がライン1421上の制御信号により構成される。しかし、I/Oインタ
フェイス1404の出力が、該I/Oインタフェイス1404が正しく動作していないことを期待に
反して示しており、及び冗長I/Oインタフェイス1405の出力が期待通りである場合には、
ライン1425上の信号をI/Oドライバ1406へ提供することが可能となるように、マルチプレ
クサ1408がライン1423上の制御信号により構成される。該マルチプレクサ1408により出力
される信号は、特殊な接触パッド1419を介して監視することが可能である。

ライン1423上の制御信号は、スイッチ1410により、適当な電圧レベル又は論理状態まで
駆動することができる。TOGGLE信号に応じて、特殊な接触パッド1417,1415における信号
を監視することに応じて電圧V3又はV2が選択されることになる。該TOGGLE信号は、別の特
殊な接触パッド又はボンディングパッドを介してテストダイ上のテスト回路により制御す
ることができる。

図１５は、図１６のスイッチ1410の一実施形態であるスイッチ1500を示している。スイ
ッチ1410の別の実施形態を使用することも可能である。該スイッチ1500に含まれるPMOSト
ランジスタは、そのゲートが接地に結合されることによりオン状態に付勢され、そのソー
スが電源VDDに結合され、そのドレインが信号ライン1421に結合されている。スイッチ150
0はまた、信号ライン1421と接地との間に結合されたヒューズ要素1504も含む。該ヒュー
ズ要素1504は、金属ヒューズ、抵抗ヒューズ、又はメモリ素子とすることが可能である。
TOGGLE信号に応じてヒューズ要素1504が切れると、信号ライン1421がVDDへプルされ、ラ
イン1425上の信号が例えばマルチプレクサ1408により出力される。ヒューズ要素1504が切
れない場合には、信号ライン1421が該ヒューズ要素1504により接地へプルされ、ライン14
23上の信号が例えばマルチプレクサ1408により出力される。ヒューズ要素1504は、レーザ
パルス又は電流の使用を含めた幾つかの周知の技術を用いて切ることが可能である。一例
として、ヒューズ要素1504を切る電流を提供するために特殊な接触パッドを使用すること
が可能である。

図１７は、図１６の冗長機構の代替的な実施形態を示している。図１７において、複数
のヒューズグループ1702,1704,1706,1708をI/Oインタフェイスの前後に配設することが可
能である。I/Oインタフェイスのうちの１つが欠陥を有するものとして識別された際に、
該欠陥を有するI/Oインタフェイスを適当なヒューズグループにより隔離することが可能
である。例えば、I/Oインタフェイス1404が欠陥を有するものであり、I/Oインタフェイス
1405が正しく動作している場合には、ヒューズグループ1704,1708を切ってI/Oインタフェ
イス1404を隔離することが可能である。該ヒューズグループ1704,1708は、該ヒューズグ
ループ1704,1708に大電流を流す１つ又は２つ以上の信号を提供する特殊な接触パッド（
図示せず）を介して切ることが可能である。ヒューズを切るための代替的な手段を使用す
ることも可能である。

図３に関して上述したように、製品回路をテストするために、オンチップテスト回路と
共に特殊な接触パッドを使用することができる。図１８は、１つ（又は２つ以上）の特殊
な接触パッド1810を使用して、クロック信号、リセット信号、イネーブル信号、または他
の制御信号をBIST回路1802へ提供する、一実施形態を示している。これに応じて、BIST回
路1802は、１つ又は２つ以上のテスト信号を内部回路1804及び／又は内部回路1806へ提供
する。次いで該内部テストの結果がボンディングパッド1808（又は代替的には他の特殊な
接触パッド）において監視される。別の実施形態では、特殊な接触パッドを使用してイネ
ーブル信号又はクロック信号を他の任意の内部回路へ提供することも可能である。

同様に、図１９に示すように、１つ（又は２つ以上）の特殊な接触パッド1910を使用し
て、クロック信号、リセット信号、イネーブル信号、又はその他の制御信号をSCAN回路の
シフトレジスタ要素1906,1908へ提供することが可能である。該SCAN回路は、SCAN入力デ
ータSIを受信し及びSCAN出力データSOを提供することが可能なボンディングパッド1906,1
908（又は代替的には１つ又は２つ以上の特殊な接触パッド）間に結合させることが可能
である。

代替的な実施形態では、パッド1212の一方又は両方を特殊な接触パッドとすることが可
能である。これは、SCAN回路のロケーション及び使用における設計上のフレキシビリティ
を向上させるものとなる。例えば、これは、サイズ及び複雑性が互いに異なる多数のSCAN
領域又は回路を使用して、様々な異なる内部回路又は回路ブロックをテストすることを可
能にする。

テスト方法論及びテストアセンブリ
上述の複数の設計方法論の１つにより生成されるテストダイは、様々なテストアセンブ
リを使用して製品ダイの信号をテスト又は監視するために使用することが可能である。

図２０は、テストダイ2010により製品ダイ2011のウェハレベルのソートテストを実行す
るためのテストアセンブリ2000の一実施形態を側方から見た断面図である。製品ダイ2011
は図３の製品ダイ300とすることが可能であり、テストダイ2010は図４のテストダイ400と
することが可能である。

テストアセンブリ2000は、相互接続及びサポート基板2008、テストダイ2010、及び製品
第2012を含む。相互接続及びサポート基板2008は、テストダイ2010とホスト2002との間の
電気的な相互接続を提供する。該基板2008はまた、テストダイ2010のための構造的なサポ
ートを提供する。基板2008は、電気的な相互接続及びサポート機能を実施する１つ又は２
つ以上のプリント回路基板(PCB)とすることが可能である。基板2008は、ウェハ2012をサ
ポートする構造体（例えば図示しないウェハプローバ又はチャック）に取り付けることが
可能である。

ホスト2002は、基板2008を介してテストダイ2010と通信を行う。ホスト2002は、テスト
の開始及び停止、テスト結果のカタログ作成及びそのユーザへの表示、又は他のテストデ
ータのテストダイ2010への送信のための信号を送出することが可能なものである。汎用コ
ンピュータ、ATE、又は他の任意の制御論理回路を含めた任意のタイプのホストを使用す
ることが可能である。

テストダイ2010は、特殊な接触パッド2006及びボンディングパッド2004を含む。それら
のパッド上にはバネ接触要素2020,2018が配置される。製品ダイ2011は、他の製品ダイ201
1を含むことが可能なウェハ2012上に形成される。ウェハ2012は、真空チャック（図示せ
ず）といった適当なサポート構造上に配置することが可能である。

バネ接触要素2018は、テストダイ2010が製品ダイ2012に向かって付勢された際にボンデ
ィングパッド2004とボンディングパッド2014との間に電気的な接続を提供するように所定
の配置で形成される。バネ接触要素2020は、テストダイ2010が製品ダイ2012に向かって付
勢された際に特殊な接触パッド2004と特殊な接触パッド2016との間に電気的な接続を提供
するものである。一実施形態では、接触要素2018は、ダイ2011上にグリッドアレイパター
ンで配列されたボンディングパッド2014と接触するように対応するグリッドアレイパター
ンで配列することが可能である。バネ接触要素2020は、ダイ2011上の対応する特殊な接触
パッド2016と電気的な接触を行うように、所定のグリッドアレイパターン内に整列させ、
該グリッドアレイパターンの外部に整列させ、又は該グリッドアレイパターン内に点在さ
せて、配置することが可能である。代替的には、バネ接触要素2018を周辺パターンで配列
して、それに対応する周辺パターンでダイ2011上に配置されたボンディングパッド2014と
接触するようにすることが可能である。バネ接触要素2020は、ダイ2011上の対応する特殊
な接触パッド2016と電気的な接触を行うように、所定の周辺パターン内に整列させ、該周
辺パターンの外部に整列させ、又は該周辺パターンにより包囲される領域内に整列させて
、配置することが可能である。更に別の実施形態では、バネ接触要素2018は、対応するリ
ードオンセンターボンディングパッド2014と整列するようにリードオンセンター配列で配
置することが可能であり、バネ接触要素2020は、対応する特殊な接触パッド2016と整列す
るようにリードオンセンター配列の内部又は外部に配置することが可能である。更に別の
実施形態では、ボンディングパッド2014及び特殊な接触パッド2016は、他の任意の配列で
配置することが可能である。

テストダイ2010が製品ダイ2011に向かって付勢されて該製品ダイ2011と接触すると、製
品回路のうちの１つ又は２つ以上を同時に又は連続的にテストダイ2010のテスト回路によ
りテストすることが可能となる。製品ダイ2011はまた、全体としてテストすることが可能
である。ウェハ2012は、多数の製品ダイ2011を含むことが可能であり、テストダイ2010は
、該ウェハ2012を横切って歩進して各製品ダイをテストすることが可能である。図２１に
示す代替的な実施形態では、多数のテストダイ2010を並列に使用してウェハ2012上の多数
の製品ダイ2011をテストし、これによりテストのスループットを向上させている。この図
２１に示すテスト方法論は、テストダイのウェハ2009がそれに対応する製品ダイのウェハ
2012を同時にテストするように拡張させることが可能なものである。

図２０は、テストダイ2010が、ボンディングパッド2014及び特殊な接触パッド2016とそ
れぞれ通信を行うために接触要素2018,2020を備えていることを示しているが、多数の独
立したテストダイを使用して特殊な接触パッド2016及び／又はボンディングパッド2014の
プロービングを行うことも可能である。例えば、バネ接触要素2018が取り付けられたボン
ディングパッド2004を含む第１のテストダイ2010を最初に使用して、製品ダイ2011のボン
ディングパッド2014との接触を行うことが可能である。該第１のテストダイは、製品ダイ
2011を全体として機能的にテストすることが可能である。続いて、特殊な接触パッド2006
及びバネ接触要素2020を含む第２のテストダイ2010を使用することが可能である。該第２
のテストダイ2010は、製品ダイ2011の製品回路のうちの１つ又は２つ以上を同時に又は連
続的にテストするために使用することが可能である。別の実施形態では、バネ接触要素20
18,2020を取り混ぜた多数のテストダイを使用することが可能である。テストダイの数、
及びテストダイの構成は、上述の設計方法論のうちの１つ又は２つ以上により決定される
。

代替的な実施形態では、図２２に示すように、ダイ2011上のボンディングパッド2014及
び特殊な接触パッド2016に対してバネ接触要素2018,2020を取り付けることが可能である
。更に別の実施形態では、バネ接触要素2018,2020のうちの幾つかをテストダイ2010に取
り付け、バネ接触要素2018,2020のうちの幾つかをダイ2011に取り付けることが可能であ
る。

また、ボンディングパッド2016及び特殊な接触パッド2016は、異なる高さのものとする
ことが可能である。例えば、図２３に示すようにボンディングパッド2014を特殊な接触パ
ッド2016よりも高く（又はその逆に）することが可能である。この実施形態では、プロー
ブ2018,2020は、異なる奥行きに延びる（又は異なる高さを有する）。すなわち、プロー
ブ2020は、特殊な接触パッド2016と接触するためにプローブ2018よりも低い位置まで延び
る。更に別の実施形態では、テストダイ2010のボンディングパッド2004及び特殊な接触パ
ッド2006を、互いに異なる高さを有するものとすることが可能である。

図２４は、図２０ないし図２３のバネ接触要素2018,2020の一実施形態であるバネ接触
要素2400を側方から見た断面図である。該バネ接触要素2400は、ベース2402、細長い弾性
部材2404、細長い接触先端構造2406、及びピラミッド型の接触構造2408を含む。本出願人
の同時係属中の米国特許出願第08/526,246号（1995年9月21日出願）、本出願人の同時係
属中の米国特許出願第08/558,332号（1995年11月15日出願）、本出願人の同時係属中の米
国特許出願第08/789,147号（1997年1月24日出願）、本出願人の同時係属中の米国特許出
願第08/819,464号（1997年3月17日出願）、本出願人の同時係属中の米国特許出願第08/18
9,761号（1998年11月10日出願）に開示されているものを含めたバネ接触要素の他の多く
の実施形態を使用することが可能である。

構造2406は任意の形状とすることが可能である。図２５は、構造2406の一実施形態を示
すものであり、部材2404と接触するための比較的幅の広い端部と、ピラミッド型の接触構
造2408をサポートするための比較的幅の狭い端部を有している。

図２６は、ピラミッド型の接触構造2408の一実施形態を示している。他の形状を用いる
ことも可能である。構造2408は、有利に、片持ち式プローブの典型的なタングステンのプ
ローブ先端及びフリップチッププローブカード技術のC4の接触ボールよりも大幅に小さく
することが可能である。ピラミッド型の接触構造2408の先端は、約1〜5μmの長さ寸法241
4及び幅寸法2416を有することが可能である。代替的な実施形態では、長さ寸法2414及び
幅寸法2416をサブミクロンの寸法とすることが可能である。該接触構造2408のサイズが小
さいことより、特殊な接触パッドをボンディングパッドよりも小さくすることが可能とな
る。既述のように、特殊な接触パッドがボンディングパッドよりも小さい場合には、製品
ダイ2011等の集積回路にそのダイサイズを拡大させることなく特殊な接触パッドを追加す
ることが可能となる。更に、小さな特殊な接触パッドは、はんだボールのボンディングパ
ッド間に配置することが可能となる。

図４３Ａ及び図４３Ｂは、米国特許出願第09/189,761号に開示されている別のバネ接触
要素の実施形態を示している。バネ接触要素4300は、基板4306に結合され、細長い弾性部
材4304、先端構造4308、及びブレード4302を有している。ブレード4302は、ボンディング
パッド又は特殊な接触パッドとの電気的接続を行うために使用される。ブレード4302は、
パッドの上面をカットし、スライスし、又は突き出す(penetrate)場合に、接触したボン
ディングパッド又は特殊な接触パッドに良好な電気的接続を提供するよう有利に使用する
ことが可能なものである。ブレード4302は、先端構造4308上にほぼ水平方向に、又はその
他の任意の方向に、配置することが可能である。

図４４Ａ及び図４４Ｂは、バネ接触要素の先端構造上にブレードを用いる別の実施形態
を示す斜視図及び側面図である。ブレード4400は、先端構造4406上に配置された複数の高
さを有するブレードである。該ブレード4400は、先端構造4406の正面縁部に向かう主ブレ
ード4402と先端構造4406の後方に向かう後方ブレード4404とを有している。

図４５は、先端構造4500上に形成された別のブレード構造を示す斜視図である。図４５
のブレードは、ほぼ矩形の基部4502とほぼ三角形の部分4504とを有するよう形成されてい
る。

図２７は、製品ダイ2011のウェハレベルのソートテストを実行するための別の実施形態
であるテストアセンブリ2700を示している。この実施形態では、２つ（又は３つ以上の）
テストダイ2010を使用して単一の製品ダイ2011の複数の異なる製品回路を同時に又は連続
的にテストすることが可能である。複数のテストダイを使用して単一の製品ダイをテスト
する際に、ボンディングパッド2014及び特殊な接触パッド2016の物理的なマッピング又は
ロケーションは、どのテストダイが製品ダイ2011のどの製品回路をテストし又は監視する
かを決定するものとなる。各テストダイは、該テストダイによりテストを実行する必要の
あるパッドの全てに接触しなければならない。

アセンブリ2700の複数のテストダイは、上述の設計方法論により生成することが可能で
ある。例えば、製品ダイ2011の製品回路をテストするために必要となるテスト回路が複数
の異なるプロセス技術（例えばBiCMOSとCMOS）で最良に実施されることを（例えば図６の
ソフトウェアツール608により）決定することが可能であり、このため、異なるプロセス
技術によるテスト回路をサポートするよう異なるテストダイを生成することが可能である
。別の実施形態では、ソフトウェアツール608は、必要とされるテスト回路のうちの幾つ
かが第１のテストダイ上のアナログ回路において最良に実施され、それとは異なる必要と
されるテスト回路が第２のテストダイ上のディジタル回路において最良に実施されること
を判定することが可能である。

図２８は、２つ（又は３つ以上）の製品ダイ2011が単一のテストダイ2010によりテスト
される別のテストアセンブリ2800を示している。この実施形態では、単一のテストダイ20
10は、両方の製品ダイについて（同時に又は非同時に）実行することができる複数のテス
トを含むことが可能である。一実施形態では、テストダイ2010は、複数の製品ダイ2011へ
複製された信号を提供するための複数の相互接続ポイント又はパッドを有する１つのテス
ト回路を含むことが可能である。代替的な実施形態では、テストダイ2010は、複数の製品
ダイと接触するための複数の複製されたテスト回路を含むことが可能である。代替的には
、各製品ダイ2011は、単一のテストダイ2010によりテストすることができる一意の回路を
含むことが可能である。

図２９のテストアセンブリ2900は、複数の製品ダイ2011を複数のテストダイ2010を用い
てテストするための階層的なアプローチの一実施形態を示している。図２９に示すように
、各製品ダイ2011は、別個のテストダイ2010によりテストすることが可能である。テスト
ダイ2902は、ホスト2002と通信を行って複数のテストダイ2010をサポートし又は制御する
第２階層レベルである。例えば、テストダイ2902は、テストダイ2010の全てにより共通し
て使用される回路を含む共有リソースとすることが可能である。この共通の回路をテスト
ダイ2902へ移して例えばテストダイ2010のサイズを縮小するのが有利である。例えば、自
動パターン生成器（APG）回路又はその他のテストベクトル生成又は格納回路をテストダ
イ2902へ移して複数のテストダイ2010の各々により共有することが可能である。次いで、
テストダイ2010は、テストダイ2902により提供されるパターンのためのフォーマッタ、ド
ライバ、及びタイミング生成器を単に含むことが可能である。これにより、APG回路をテ
ストダイ2010の各々で複製する必要がなくなる。

テストダイ2902は、テストダイ2010の各々に共通のテストパターンを同時に提供するこ
とにより全てのテストダイ2010を同時にサポートすることが可能であり、またテストダイ
2902は、テストダイ2011のうちの１つ又は２つ以上に対して、統合機能を実施すること及
び選択的に（例えば連続的に）テスト又はパターンを提供することが可能である。

上述の設計方法論は、テスト回路を１つ又は２つ以上のテストダイへ分割するのが有利
な場合を判定することが可能である。例えば、比較的大きな回路（APG等）を２つ以上の
テストダイにより共有することができる場合には、その回路を共有テストダイ2902へ移し
て各テストダイ2010のダイサイズを縮小させることが可能である。

図３０は、共有テストダイ2902を含むテストアセンブリ3000を示している。この実施形
態では、各テストダイ2010は、対応する各製品ダイ2011に専用のものであり、各製品ダイ
に異なるテストを提供するものである。しかし、テストダイ2902は、同時に又は統合化さ
れた態様で使用されて、製品ダイ2011の各々により使用するための共有されるテスト又は
テストパターンをテストダイ3002へ提供することが可能なものである。

図２１ないし図２８に示した実施形態は、上述の設計方法論に従って設計された１つ又
は２つ以上のテストダイ及び１つ又は２つ以上の製品ダイを（接触構造2018,2020を介し
て）直接に電気的に接続するものである。図３１は、テストダイ3104により製品ダイ3111
のウェハレベルのソートテストを実施するテストアセンブリ3100を示している。テストダ
イ3104は、接触子3108及び相互接続基板3106を介して製品ダイ3110へ間接的に電気的に接
続される。接触子3108は、エポキシリングプローブカード、メンブレンプローブカード、
又はその他のあらゆるタイプのプローブカードアセンブリ（例えばFormFactor, Inc.（Li
vermore, CA）及びWentworth Laboratories（Bookfield ,CT）により提供されるもの）と
いった、任意のタイプのプローブカードとすることが可能なものである。

テストダイ3104は、上述の設計方法論により生成された図４のテストダイ400等の１つ
又は２つ以上のテストダイとすることが可能である。製品ダイ3111は、これもまた上述の
設計方法論により生成された図３の製品ダイ300等の１つ又は２つ以上の製品ダイとする
ことが可能である。製品ダイ3111は、他の製品ダイ3111を含むことが可能なウェハ3110上
に形成される。ウェハ3110は、真空チャンク（図示せず）等の適当なサポート構造上に配
置することが可能である。製品ダイ3111はまた、接触要素3112を受容するためのボンディ
ングパッド3114及び特殊な接触パッド3116を含む。接触要素3112は、片持ち式のプローブ
ニードル、メンブレンプローブカードの接触ボール、上述のバネ接触要素、又は他の任意
の電気的接触要素を含むことが可能である。

相互接続基板3106は、テストダイ3104と接触子3108との間の電気的な相互接続を提供す
る。図３１に示すように、テストダイ3104は、基板3106の上部3120上に配置することが可
能である。代替的には、テストダイ3104は、基板3106の下部3122上に配置することが可能
である。更に別の実施形態では、テストダイ3104は、接触子3108上に直接配置することが
可能である。

テストダイ3104を２つ以上の製品ダイ3111に電気的に接続するために、相互接続基板31
06は十分な取り回し(routing)を含むことが可能であり、接触子3108は十分な数の接触要
素3112を含むことが可能である。例えば、製品ダイのウェハ全体を１つ又は２つ以上のテ
ストダイにより同時にテストすることが可能である。

一実施形態では、テストダイ3104は、基板3106上に取り付け、そのボンディングパッド
及び特殊な接触パッドを基板3106にボンドアウトすることが可能であり、又は最初に適当
な半導体パッケージ内にパッケージ化し、次いで基板3106に対して電気的に接続すること
が可能である。

基板3106はまた、テストダイ3104及び接触子3108のための構造的なサポートを提供する
。基板3106は、電気的な相互接続及びサポート機能を実施する１つ又は２つ以上のPCBと
することが可能であり、ウェハ3110をサポートする構造体（例えば図示しないウェハプロ
ーバ又はチャック）へ取り付けることが可能である。

ホスト3102はテストダイ3104と通信を行う。ホスト3102は、テストの開始及び停止、テ
スト結果のカタログ作成、及びそのユーザに対する表示、又は他のテストデータのテスト
ダイ3104への送信を行うための信号を送出する。パーソナルコンピュータ、ATE、または
他の任意の制御論理回路といった、任意のタイプのホストを使用することが可能である。

図３２は、テストアセンブリ3100の一実施形態であるテストアセンブリ3200を示すもの
であり、この場合、接触子3108はプローブカード3120を含む。テストアセンブリ3200は、
テストヘッド3204及びプローブカードアセンブリ3210を含む。プローブカードアセンブリ
3213は、相互接続基板3106（例えばテストロード基板）、テストダイ3104、及びプローブ
カード3210を含む。テストダイ3104は、基板3106の下側またはプローブカード3210自体に
配置することが可能である。

プローブカード3210は、製品ダイ3111との間での信号の送受信を提供する片持ち式プロ
ーブ3220を含む片持ち式またはニードルプローブカードである。プローブ3220は、タング
ステンを含む任意の適当な導電材料から構成することが可能である。図３３にプローブカ
ード3220の平面図を示すように、プローブ3220は、テストダイ3104上のテスト回路と接触
する接触ピンまたはポイント3304に接続される。プローブカード3210は、１つ又は２つ以
上の固定ピン3302、ネジ、又はその他の固定手段を介して基板3106へ固定することが可能
である。

プローブ3220は、プローブアセンブリ3213が製品ダイ3111に向かって付勢された際に特
殊な接触パッド3116に接触するよう配設される。代替的な実施形態では、特殊な接触パッ
ド3116をプロービングすることにより製品回路を最初にテストし、続いてボンディングパ
ッド3114をプロービングすることにより製品ダイ3111を全体としてテストするために、別
個のプローブカードを使用することが可能である。

図３４は、１つ又は２つ以上の特殊な接触パッド3116及び１つ又は２つ以上のボンディ
ングパッド3114のプロービングを行うためのプローブを同一のプローブカード3410上に配
設することが可能な別の実施形態を示している。この実施形態では、プローブ3220は、プ
ローブ3218がボンディングパッド3114との間で信号の送受信を行うのと同じ回数又は異な
る回数だけ、特殊な接触パッド3116との間で信号の送受信を行うことが可能である。プロ
ーブ3118は、ボンディングパッド3114のアライメントに対応する所定のアライメントで形
成される。図３５のプローブカード3410の平面図に示すように、プローブ3118は、製品ダ
イ3111上の周囲のボンディングパッド3114と接触することになる比較的矩形の形状を形成
する。プローブ3120は、一般にはプローブ3118と同一の所定のアライメントで配置される
ことはなく、プローブ3118（及びボンディングパッド3114）により包囲される領域内へと
延びるものとなる。代替的な実施形態では、プローブ1320は、プローブ3118により包囲さ
れる領域の外部に存在することが可能であり、又はプローブ3118及びボンディングパッド
3114と同じ所定のアライメントで配置することが可能である。別の実施形態では、プロー
ブ3118は、製品ダイ3111上のボンディングパッド3114の同様の配列と整列するように、リ
ードオンセンター配列又はその他の所定の配列で構成することが可能であり、プローブ31
20は、対応する特殊な接触パッド3116と整列するように、プローブ3118の配列の内部又は
外部に構成することが可能である。更に別の実施形態では、ボンディングパッド3114及び
特殊な接触パッド3116を他の任意のアライメントで構成することが可能である。

プローブカード3410は、基板3104とプローブ3218,3220との間の電気的な接続を提供す
る１つ又は２つ以上の接触ピン3502を含む。テストダイ3104は、（図３３に示すように）
プローブカード3410上に配置することが可能であり、又はプローブカード3410の外部（例
えば基板3106上）に配置することが可能であり、この場合には電気的な接続はピン3502へ
と配線され若しくは相互接続ポイント3304に直接接続される。

図３２ないし図３５に示す実施形態では、ボンディングパッド3114及び特殊な接触パッ
ド3116は互いに異なる高さを有することが可能である。例えば、ボンディングパッド3114
を特殊な接触パッド3116よりも高く（又は低くする）することが可能である。この実施形
態では、プローブ3118,3120は互いに異なる奥行きに延びることが可能である。すなわち
、プローブ3120がプローブ3118よりも低い位置まで延びて特殊な接触パッド3116と接触す
るようにすることが可能である。

図３６は、テストアセンブリ3100の別の実施形態を示すテストアセンブリ3600を示して
いる。該テストアセンブリ3600は、テストヘッド3204及びプローブカードアセンブリ3613
を含む。プローブカードアセンブリ3613は、相互接続基板3106，テストダイ3104、及びメ
ンブレンプローブカード3610を含む。メンブレンプローブカード3610は、製品ダイ3111と
接触するよう付勢された際にボンディングパッド3114及び特殊な接触パッド3116との間で
の信号の送受信を提供する接触ボール3618,3620を含む。接触ボール又はプローブ3618,36
20は、はんだを含む任意の適当な導電性材料から構成することが可能である。

図３７のプローブカード3610の平面図に示すように、接触ボール3618は、対応するグリ
ッドアレイパターンに配列されたボンディングパッド3114と接触するようにグリッドアレ
イに配列することが可能である。接触ボール3620は、所定のグリッドアレイ内に配列する
ことが可能であり、又は製品ダイ3111上の特殊な接触パッド3116と一致するように図３７
に示すようにグリッドアレイパターン内に点在させることが可能である。代替的には、図
３８に示すように、接触ボール3618は、対応する周辺パターンで配列されたボンディング
パッド3114と接触するよう周囲パターンで配列することが可能である。接触ボール3620は
、所定の周囲パターンで前記周辺パターンの外部に又は図３８に示すように周辺パターン
内に配列して対応する特殊な接触パッド3116と整列するようにすることが可能である。更
に別の実施形態では、接触ボール3618は、製品ダイ3110上のリードオンセンターボンディ
ングパッドと整列するようリードオンセンター配列で配置することが可能であり、接触ボ
ール3620は、対応する特殊な接触パッドと整列するようリードオンセンター配列の内部又
は外部に配置することが可能である。

別の実施形態では、接触ボール3620を既述のバネ接触要素に置換することが可能である
。この実施形態では、特殊な接触パッド3116は、図１１に示すようなボンディングパッド
3114のグリッドアレイ内に選択的に配置することが可能であり、該特殊な接触パッドの追
加により製品ダイ3110のダイサイズが増大しないように図１２に示すようなボンディング
パッド3114のサイズよりも小さくすることが可能である。更に別の実施形態では、ボンデ
ィングパッド3114及び特殊な接触パッド3116を他のあらゆるアライメントで配列すること
が可能である。

テストダイ3104は、基板3106を介して１つ又は２つ以上のプローブ3620へ電気的に接続
される。テストダイ3104はまた、基板3106を介して１つ又は２つ以上のプローブ3618へ電
気的に接続される。代替的には、テストダイ3104は、プローブカード3610上に直接配置す
ることが可能であり、又はテストアセンブリ3600の他の任意のロケーションに配置するこ
とが可能である。

図３６ないし図３８は、単一のメンブレンプローブカードを使用して特殊な接触パッド
3116及びボンディングパッド3114と通信を行うことが可能であることを示しているが、代
替的な実施形態では、別個のメンブレンプローブカードを使用して特殊な接触パッド3116
及びボンディングパッド3114をプロービングすることが可能である。すなわち、１つ又は
２つ以上のプローブカードを使用して、最初に特殊な接触パッド3116のみを１つ又は２つ
以上の接触ボール3618に接触させて製品ダイ3111の１つ又は２つ以上の製品回路をテスト
することが可能である。続いて、１つ又は２つ以上の追加のプローブカードを使用して、
ボンディングパッド3114を１つ又は２つ以上の接触ボール3220に順次接触させて製品ダイ
3111を全体としてテストすることが可能である。更に別の実施形態では、接触ボール3618
,3620を取り混ぜたものを有する複数のプローブカードを使用することが可能である。

代替的な実施形態では、ボンディングパッド3114及び特殊な接触パッド3116を異なる高
さのものとすることが可能である。例えば、ボンディングパッド3114を接触パッド3116よ
りも高く（又は低く）することが可能である。この実施形態の場合、接触ボール3218,322
0が互いに異なる高さを有することが可能である。すなわち、接触ボール3220が接触ボー
ル3218よりも低い位置まで延びて特殊な接触パッド1516との接触を行うことが可能である
。代替的に、バネ接触要素等の他のプローブ要素を使用して、一層短い特殊な接触パッド
3116のプロービングを行うことが可能である。

図３９は、テストヘッド3204及びコブラ型のプローブカードアセンブリ3913を含む、テ
ストアセンブリ3100の別の実施形態であるテストアセンブリ3900を示している。該コブラ
型のプローブカードアセンブリは、Wentworth Laboratories（Brookfield CT.）から入手
することが可能なものである。該プローブカードアセンブリ3913は、相互接続基板3106、
スペース変換器（ワイヤード又はセラミック）3908、及びヘッドアセンブリ3907を含む。
ヘッドアセンブリ3907は、上板3909、スペーサ3910、下板3911、テストダイ3104、及びコ
ブラ型プローブ3918,3920を含む。製品ダイ3111に向かって付勢された際に、プローブ391
8,3920は、それぞれ、ボンディングパッド3114及び特殊な接触パッド3116との間での信号
の送受信を提供する。

テストダイ3104は、１つ又は２つ以上のプローブ3920に電気的に接続され、１つ又は２
つ以上のプローブ3918にも電気的に接続される。テストダイ3104は、図３９に示すように
上側ダイ3909の下側に、下板3911の上側3902に、相互接続基板3106上に、又はテストアセ
ンブリ3900の他の任意のロケーションに配置することが可能である。

プローブ3918は、典型的にはグリッドアレイ内に形成され、対応するグリッドアレイパ
ターンで配列されたボンディングパッド3914に接触する。プローブ3920は、所定のグリッ
ドアレイで整列させて、グリッドアレイパターンの外部に、又は図４０に示すようにグリ
ッドアレイパターン内に分散させて、特殊な接触パッド1816に接続させることが可能であ
る。代替的には、図４１に示すように、プローブ3918を周辺パターンで配列して、それに
対応する周辺パターンで製品ダイ3111上に配列されたボンディングパッド3114に該プロー
ブ3918が接触するようにすることが可能である。プローブ3920は、所定の周辺パターンで
、周辺パターンの外部に、又は図４1に示すように周辺パターン内に整列させて、特殊な
接触パッド3116をプロービングさせることが可能である。更に別の実施形態では、プロー
ブ3918は、リードオンセンター配列で配列して製品ダイ3111上のリードオンセンターボン
ディングパッドと整列させることが可能であり、またプローブ3920は、リードオンセンタ
ー配列の内部または外部に整列させて、対応する特殊な接触パッドと整列するようにする
ことが可能である。更に別の実施形態では、ボンディングパッド3114及び特殊な接触パッ
ド3116は、他の任意のアライメントで配列することが可能である。

図３９ないし図４１は、単一のプローブカードアセンブリを使用して特殊な接触パッド
3116及びボンディングパッド3114と通信を行うことが可能であることを示しているが、代
替的な実施形態では、別個のプローブカードを使用して特殊な接触パッド3116及びボンデ
ィングパッド3114をプロービングすることが可能である。すなわち、１つ又は２つ以上の
プローブカードを使用して、最初に特殊な接触パッド3116のみを１つ又は２つ以上のプロ
ーブ3920と接触させて製品ダイ3111の関連する製品回路をテストすることが可能である。
続いて、１つ又は２つ以上の追加のプローブカードを使用して、ボンディングパッド3114
を１つ又は２つ以上のプローブ3918に順次接触させて製品ダイ3111を全体としてテストす
ることが可能である。更に別の実施形態では、プローブ3918,3920を取り混ぜたものを有
する複数のプローブカードアセンブリを使用することが可能である。

代替的な実施形態では、ボンディングパッド3114及び特殊な接触パッド3116を互いに異
なる高さのものとすることが可能である。例えば、ボンディングパッド3114を接触パッド
3116よりも高く（又は低く）することが可能である。この実施形態の場合、プローブ3918
,3920が互いに異なる奥行きに延びる（又は異なる高さを有する）ことが可能である。す
なわち、プローブ3920がプローブ3918よりも低い位置まで延びて特殊な接触パッド3116と
の接触を行うことが可能である。

図４２は、テストヘッド3204及びプローブカードアセンブリ4213（例えばFormFactor,
Inc.（Livermore, CA）により提供されるもの）を含む、テストアセンブリ3100の別の実
施形態であるテストアセンブリ4200を示している。プローブカードアセンブリ4213の一実
施形態がPCT国際出願第WO96/38858号に開示されている。プローブカードアセンブリ4213
は、プローブカード4204、介在手段(interposer)4206、スペース変換器4210、及びバネ接
触要素4218,4220を含む。製品ダイ3111に向かって付勢された際に、バネ接触要素4218,42
20は、それぞれ、ボンディングパッド3114及び特殊な接触パッド3116との間での信号の送
受信を提供する。

テストダイ3104は、１つ又は２つ以上のプローブ4220に電気的に接続され、また１つ又
は２つ以上のプローブ4218に電気的に接続される。相互接続は、プローブカード4204、介
在手段4206、又はスペース変換器4210により行われる。テストダイ3104は、図４２に示す
ように介在手段4206の下側に配置することが可能であり、またスペース変換器4210上、プ
ローブカード4204上、又はテストアセンブリ4200の他の任意のロケーションに配置するこ
とが可能である。

バネ接触要素4218は、対応するボンディングパッド3114との間での信号の送受信を提供
するよう所定の配置で提供される。一実施形態では、プローブ4218は、グリッドアレイパ
ターンで配置される。バネ接触要素4220は、所定のグリッドアレイと整列させて、該グリ
ッドアレイパターンの外側に、又はグリッドアレイパターン内に分散させて、対応する特
殊な接触パッド3116と整列させることが可能である。別の実施形態では、バネ接触要素42
18は周辺パターンで配列することが可能である。バネ接触要素4220は、所定の周辺パター
ンにより包囲される領域内に、周辺パターンの外側に、又は周辺パターンで分散させて配
列して、対応する特殊な接触パッド3116と整列させることが可能である。更に別の実施形
態では、バネ接触要素4218をリードオンセンター配列で配列し、バネ接触要素4220をリー
ドオンセンター配列の内部又は外部に配列して対応する特殊な接触パッドと整列させるこ
とが可能である。更に別の実施形態では、ボンディングパッド3114及び特殊な接触パッド
3116を他の任意のアライメントで配列することが可能である。

図４２は、単一のプローブカードアセンブリを使用して特殊な接触パッド3116及びボン
ディングパッド3114と通信を行うことが可能であることを示しているが、代替的な実施形
態では、別個のプローブカードアセンブリ（又はプローブカード）を使用して特殊な接触
パッド3116及びボンディングパッド3114をプロービングすることが可能である。すなわち
、１つ又は２つ以上のプローブカードアセンブリを使用して、最初に特殊な接触パッド31
16のみを１つ又は２つ以上のバネ接触要素4220と接触させて製品ダイ3111の１つ又は２つ
以上の製品回路をテストすることが可能である。続いて、１つ又は２つ以上の追加のプロ
ーブカードアセンブリを使用して、ボンディングパッド3114を１つ又は２つ以上のバネ接
触要素4218に接触させて製品ダイ3111を全体としてテストすることが可能である。更に別
の実施形態では、バネ接触要素4218,4220を取り混ぜたものを有する複数のプローブカー
ドアセンブリを使用することが可能である。

代替的な実施形態では、ボンディングパッド3114及び特殊な接触パッド3116を互いに異
なる高さのものとすることが可能である。例えば、ボンディングパッド3114を特殊な接触
パッド3116よりも高く（又は低く）することが可能である。この実施形態の場合、プロー
ブ4218,4220が互いに異なる奥行きに延びる（又は異なる高さを有する）ことが可能であ
る。すなわち、プローブ4220がプローブ4218よりも低い位置まで延びて特殊な接触パッド
3116との接触を行うことが可能である。

代替的な実施形態では、バネ接触要素4218,4220を製品ダイ3111上のボンディングパッ
ド3114及び特殊な接触パッド3116に取り付けることが可能である。この実施形態では、バ
ネ接触要素4218,4220との接触を行うためのパッドをスペース変換器4210が含むことが可
能である。更に別の実施形態では、バネ接触要素4218又は4220の幾つかをスペース変換器
4210に取り付け、バネ接触要素4218又は4220の別の幾つかを製品ダイ3111に取り付けるこ
とが可能である。

上述の設計方法論により生成された製品ダイはまた、ソケットに挿入して、テストダイ
によりテストすることが可能である。製品ダイは、半導体集積回路のための任意の既知の
パッケージへとパッケージ化することが可能であり、またパッケージ化しなくてもよい(
例えばチップスケール構成(chip-scale configuration)）。任意の一般的な既知のソケッ
トを使用して製品ダイを支持することが可能である。テストダイは、プリント回路基板に
取り付けることが可能であり、また（例えばバネ接触要素等を介して）製品ダイに直接接
触させることも可能であり、又は接触子やエッジコネクタ等を介して製品ダイに間接的に
接触させることも可能である。

図４６は、プリント回路基板（PCB）4610へ取り付けるための、及びLGAパッケージ4604
のボンディングパッド4612及び特殊な接触パッド4614との圧接を行うための、はんだ付け
された（solder-down）（表面実装）LGAソケット4600の一実施形態を示している。LGAパ
ッケージ4604は、上述の設計方法論に従って設計された製品ダイを含むことが可能である
。本書で用いるように、用語「ソケット」は、別の電気的な構成要素の端子又は接続ポイ
ントとの電気的な接続を行うのに適した相互接続要素を有する電気的な構成要素を意味し
ている。図４６に示すソケットは、半導体パッケージを着脱自在に回路基板へ接続するこ
とを可能にすることを意図したものである。ソケット4600の別の実施形態については、本
出願人の米国特許第7,772,451号に開示されている。

PCB4610は複数の端子又はパッド4618を有しており、パッケージ4604は複数のボンディ
ングパッド4612及び特殊な接触パッド4614を有している。ソケット4600は、端子4618をパ
ッド4612,4614へ電気的に相互接続するための手段を提供する。PCB4610上に設けられたテ
スト回路又はPCB4610と通信可能な状態にあるテスト回路は、ソケット4600を介してパッ
ド4612,4614へ信号を提供し又は該パッド4612,4614からの信号を監視することが可能であ
る。例えば、パッケージ4604内のプログラマブル回路を、バネ接触要素4616、特殊な接触
パッド4614、及び／又はパッド4612を介してプログラミングし又は監視することが可能で
ある。

ソケット4600は、例えば従来のPCB材料から形成されたサポート基板4608を含む。サポ
ート基板4608は、その上面に形成されたバネ接触要素4616及びその底面に形成されたパッ
ド4622を含む。バネ接触要素4616は、保持手段4602によりパッケージ4604の上側に加えら
れた力により下方へ付勢された際にパッケージ4604がパッケージ4604のパッド4612,4614
と接触するためのものである。バネ接触要素の他に他の接触要素を使用することも可能で
ある。サポート基板4608はまた、バネ接触要素4616とパッド4622との間に電気的な相互接
続を提供する導電手段4624を含む。代替的な実施形態では、バネ接触要素4616を端子4618
へ直接接続することが可能である。

接触ボール（従来のはんだボール等）がパッド4622の底面に配置される。該接触ボール
4622は、PCB4610上の対応するパッド又は端子4618と接触するようサポート基板4608の底
面に配置された接触構造として機能する。他の電気的な接触構造を使用することも可能で
ある。

ソケット4600はまた、PCB4602に取り付けられたフレーム4606を含む。該フレーム4606
は、パッケージ4604をサポートするためのランド4626を含む。ソケット4600はまた、フレ
ーム4626及びパッケージ4604上に配置された保持手段4602を含む。該保持手段4602は、ラ
ンド4626上にパッケージ4604を保持して、バネ接触要素4616がパッド4612,4614と電気的
に接触した状態を維持するようにする。例えばバネクリップといった他の任意の適当な機
械的手段を保持手段4602に用いることが可能である。

図４７は、テストダイ4630がPCB4610上に配置されているソケット4600の別の実施形態
を示している。テストダイ4630は、上述の設計方法論に従って設計することが可能である
。端子又はパッド4618をテストダイ4630上に形成して接触ボール4620との電気的なインタ
フェイスを行うことが可能である。別の実施形態では、バネ接触要素4616を端子4618に直
接接続することが可能である。

更に、及び／又は代替的に、１つ又は２つ以上のバネ接触要素4616をパッド4612,4614
に取り付けることが可能である。この実施形態では、バネ接触要素は、サポート基板4608
の上側4632上のパッド又は端子と接触することが可能であり、又はバネ接触要素は端子46
18と直接接触することが可能である。。

上記説明では、その特定の例示としての実施形態に関して本発明を説明してきたが、本
発明の広範な思想及び範囲から逸脱することなくそれら実施形態に様々な修正及び変更を
加えることが可能であることは明らかである。したがって、本明細書及び図面は本発明を
例証するものであって本発明を制限するものではないとみなされるべきである。

本発明の一実施形態による製品及びテストダイを設計するための設計方法論である。 本発明の一実施形態による統合化された製品及びテスト回路設計のブロック図である。 図２の統合化された設計の分割後に生成される製品ダイのブロック図である。 図２の統合化された設計の分割後に生成されたテストダイのブロック図である。 テストダイにおけるテスト回路の一実施形態のブロック図である。 本発明の別の実施形態による製品及びテスト回路の設計のための設計方法論である。 製品及びテスト回路の分割を決定するプロセスの一実施形態である。 本発明の更に別の実施形態による製品及びテスト回路の設計のための設計方法論である。 図１及び図６ないし図８のプロセスを実施することが可能なコンピュータシステムの一実施形態のブロック図である。 双方向バッファを介して内部回路ノードへ結合された特殊な接触パッドの一実施形態の論理図である。 グリッドパターンに整列されたボンディングパッド、グリッドパターンに整列されない特殊な接触パッド、及びグリッドパターンに整列された特殊な接触パッドを有する集積回路の一実施形態の平面図である。 接触ボールを有する２つのボンディングパッド間に配置された特殊な接触パッドを側方から見た断面図である。 リードオンセンターボンディングパッド、内部回路、及び該内部回路をテストするための特殊な接触パッドを有する集積回路の一実施形態の平面図である。 シーケンシャル回路及び該シーケンシャル回路のテストのための特殊な接触パッドの一実施形態のブロック図である。 図１６のスイッチの一実施形態の回路図である。 欠陥のある回路ブロックを隔離して冗長回路ブロックをイネーブルにするために特殊な接触パッドを使用する一実施形態のブロック図である。 欠陥のある回路ブロックを隔離して冗長回路ブロックをイネーブルにするために特殊な接触パッドを使用する別の一実施形態のブロック図である。 被験回路をイネーブルにし又は刺激を与えるために特殊な接触パッドを使用する一実施形態のブロック図である。 走査回路に制御信号を提供するために特殊な接触パッドを使用する一実施形態のブロック図である。 製品ダイをテストするためのテストアセンブリを側方から見た断面図である。 被験ウェハ上の多数の製品ダイをテストするためのテストアセンブリを側方から見た断面図である。 製品ダイに取り付けられたバネ接触要素を含むテストアセンブリを側方から見た断面図である。 バネ接触要素、ボンディングパッド、及び特殊な接触パッドが異なる高さを有するテストアセンブリの別の実施形態である。 バネ接触要素の一実施形態を側方から見た断面図である。 図２４のバネ接触要素の接触先端構造及びピラミッド型接触形状の一実施形態の斜視図である。 図２５のピラミッド型の接触先端構造の一実施形態の斜視図である。 １つの製品ダイをテストするための多数のテストダイを含むテストアセンブリの一実施形態を側方から見た断面図である。 多数の製品ダイをテストするための１つのテストダイを含むテストアセンブリの一実施形態を側方から見た断面図である。 他のテストダイにより共有される１つのテストダイを含むテストアセンブリの一実施形態を側方から見た断面図である。 他のテストダイにより共有される１つのテストダイを含むテストアセンブリの別の一実施形態を側方から見た断面図である。 テストダイ、接触器、及び製品ダイを含むテストアセンブリの一実施形態を側方から見た断面図である。 テストダイ、及び製品ダイの特殊な接触パッドをプロービングするための片持型プローブを有するプローブカードを有する、テストアセンブリの一実施形態を側方から見た断面図である。 図３２のプローブカードの平面図である。 テストダイ、及び製品ダイのボンディングパッド及び特殊な接触パッドをプロービングするための片持型プローブを有するプローブカードを有する、テストアセンブリの別の一実施形態を側方から見た断面図である。 図３４のプローブカードの平面図である。 製品ダイのボンディングパッド及び特殊な接触パッドをプロービングするための接点を有するメンブレンプローブカードを有するテストアセンブリの別の一実施形態を側方から見た断面図である。 グリッドパターンに整列された接触ボール及びグリッドパターンに整列されない接触ボールを有する図３６のメンブレンプローブカードの平面図である。 周辺パターンに整列された接触ボール及び周辺パターンに整列されない接触ボールを有する図３６のメンブレンプローブカードの平面図である。 製品ダイのボンディングパッド及び特殊な接触パッドをプロービングするためのプローブを有するコブラ型プローブカードアセンブリを有するテストアセンブリの別の一実施形態を側方から見た断面図である。 グリッドパターンに整列された複数の先端とグリッドパターンに整列されない他の先端とを有する図３９のコブラ型プローブの先端の平面図である。 周辺パターンに整列された複数の先端と周辺パターンに整列されない他の先端とを有する図３９のコブラ型プローブの先端の平面図である。 製品ダイのボンディングパッド及び特殊な接触パッドをプロービングするためのバネ接触要素を有するプローブカードアセンブリの別の一実施形態を側方から見た断面図である。 バネ接触要素の別の一実施形態を側方から見た断面図である。 図４３Ａのバネ接触要素の斜視図である。 バネ接触要素の別の一実施形態の斜視図である。 図４４Ａのバネ接触要素を側方から見た断面図である。 バネ接触要素のための先端構造の別の一実施形態の斜視図である。 特殊な接点及び従来の入力、出力、及び入出力ピンを有するパッケージを保持するためのソケットの一実施形態を側方から見た断面図である。、 プリント回路基板上にテストダイを含むソケットの別の一実施形態を側方から見た断面図である。

Claims (17)

1. 半導体ダイの回路をテストする方法であって、該方法は、
   複数のボンディングパッドを第１のプローブカードと接触させることであって、該半導体ダイの該回路は、該ボンディングパッドを介して、信号を入力および出力するように構成されている、ことと、
   複数の特殊なパッドを第２のプローブカードと接触させることであって、該特殊なパッドの各々は、該回路の内側部分と直接に電気的に接続されている、ことと
   を包含し、該特殊なパッドは、該ボンディングパッドから電気的に絶縁されている、方法。
2. 前記第１のプローブカードが前記ボンディングパッドと接触している間において、前記ダイの前記回路の第１のテストを実行することと、
   前記第２のプローブカードが該ボンディングパッドと接触している間において、該ダイの該回路の第２のテストを実行することと
   をさらに包含する、請求項１に記載の方法。
3. 前記第１のプローブカード上に配置された第１のテストダイをさらに含み、該第１のテストダイは、前記第１のテストに対応する機能を実行する、請求項２に記載の方法。
4. 前記第１のテストダイがテスターと通信し、該テスターと該第１のテストダイとが、前記第１のテストに対応する機能を実行する、請求項３に記載の方法。
5. 複数の前記第１のテストダイをさらに含む、請求項３に記載の方法。
6. 前記複数の第１のテストダイのうちの１つのテストダイが、該複数の第１のテストダイのうちの他のテストダイに共通なテスト機能を実行する共有テストダイである、請求項５に記載の方法。
7. 前記第１のテストが、前記回路の全体的な動作をテストし、
   前記第２のテストが、該回路の一部のみの動作をテストする、請求項２に記載の方法。
8. 前記第１のテストが、
   前記ボンディングパッドのうちのいくつかのパッドに第１のテストデータを入力することと、
   該ボンディングパッドのうちの他のパッドを介して出力された第１の応答データを読み出すことと
   を包含し、内部回路が、該第１のテストデータから該第１の応答データを生成する、請求項２に記載の方法。
9. 前記内部回路が、複数のサブ回路を含み、
   前記第２のテストが、
   前記特殊なパッドのうちのいくつかのパッドを介して該サブ回路のうちの１つのサブ回路の入力に第２のテストデータを入力することと、
   該特殊なパッドのうちの他のパッドを介して、該サブ回路のうちの該１つのサブ回路によって生成された第２の応答データを読み出すことと
   包含する、請求項８に記載の方法。
10. 前記第２のプローブカード上に配置された第２のテストダイをさらに含み、該第２のテストダイは、前記第２のテストに対応する機能を実行する、請求項１に記載の方法。
11. 複数の前記第２のテストダイをさらに含む、請求項１０に記載の方法。
12. 前記複数の第２のテストダイのうちの１つのテストダイが、前記複数の第１のテストダイのうちの他のテストダイに共通なテスト機能を実行する共有テストダイである、請求項１１に記載の方法。
13. 前記第２のテストダイがテスターと通信し、該テスターと該第２のテストダイとが、前記第２のテストに対応する機能を実行する、請求項１０に記載の方法。
14. 前記ボンディングパッドが、前記ダイの表面から第１の高さまで延びており、前記特殊なボンディングパッドが、該ダイの表面から第２の高さまで延びており、該第１の高さが該第２の高さよりも大きい、請求項１に記載の方法。
15. 内部回路が、前記ダイの前記回路をテストする内部テスト回路を含み、
    前記特殊なパッドのうちの少なくとも１つの特殊なパッドが、該内部テスト回路に電気的に接続されている、請求項１に記載の方法。
16. 前記少なくとも１つの特殊なパッドが、前記内部テスト回路に対して少なくとも１つの制御信号を提供する、請求項１５に記載の方法。
17. 前記ボンディングパッドの各々が、第１の静電放電保護回路を含み、
    前記特殊なパッドの各々が、第２の静電放電保護回路を含み、
    該第１の静電放電保護回路が、該第２の静電放電保護回路よりも、より大きな静電放電に対する保護を提供する、請求項１に記載の方法。

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