KR100548103B1

KR100548103B1 - 반도체 제품 다이 테스트용 테스트 다이를 포함하는테스트 장치 및 반도체 제품 다이 테스트 방법

Info

Publication number: KR100548103B1
Application number: KR1020017008297A
Authority: KR
Inventors: 엘드리쥐벤자민엔.; 캔드로스이고르와이.; 피더슨데이비드브이.; 위튼랄프지.
Original assignee: 폼팩터, 인크.
Priority date: 1998-12-31
Filing date: 1999-12-22
Publication date: 2006-02-02
Also published as: WO2000039848A2; WO2000039848A3; EP1141735A2; KR100580405B1; KR20040094894A; KR100554324B1; TW580744B; JP2007201471A; KR20010100002A; KR20050063812A; JP2005049336A; JP3754616B2; JP2010249824A; KR100522070B1; JP2002533738A; KR20030096418A

Abstract

제품 다이(2011, 300)의 제품 회로(202, 302, 304)를 테스트하기 위한 테스트 장치(2000)에 관한 것이다. 일 실시예에서, 테스트 장치는 테스트 다이(2010, 400)와, 테스트 다이를 테스트 다이와 통신하는 호스트 제어기(2002)에 전기적으로 결합시키기 위한 상호접속 기판(2008)을 포함한다. 테스트 다이는 테스트 회로(202A, 402, 404)와 제품 회로를 통합된 디자인(102)으로 동시에 디자인하는 단계를 포함하는 테스트 다이와 제품 다이를 위한 디자인 방법론에 따라서 디자인될 수 있다. 테스트 회로는 테스트 회로에 의해 요구되는 실리콘 영역의 양에 일반적으로 관계없이 대응 제품 회로를 위한 고도의 폴트 범위를 제공하도록 디자인될 수 있다. 디자인 방법론은 다음에 통합된 디자인을 테스트 다이와 제품 다이로 분할시킨다(104). 테스트 다이는 테스트 회로를 포함하고, 제품 다이는 제품 회로를 포함한다. 제품 다이는 약간의 테스트 회로를 포함할 수 있다. 제품 및 테스트 다이는 다음에 별도의 반도체 웨이퍼 상에서 제조될 수 있다. 제품 회로와 테스트 회로를 별도의 다이로 분할함으로써, 매립형 테스트 회로는 제품 다이 상에서 삭제되거나 최소화될 수 있다. 이로써 제품 다이 내에서 제품 회로의 고도의 테스트 커버리지를 유지하면서도 제품 다이의 사이즈를 감소시키고, 제품 다이의 제조 코스트를 감소시킬 수 있게 된다. 테스트 다이는 하나 또는 그 이상의 웨이퍼 상에서 다중 제품 다이를 테스트하는데 사용할 수 있다.

테스트 다이, 제품 다이, 제품 회로, 상호 접속부, 테스트 회로

Description

반도체 제품 다이 테스트용 테스트 다이를 포함하는 테스트 장치 및 반도체 제품 다이 테스트 방법 {TEST METHOD AND ASSEMBLY INCLUDING A TEST DIE FOR TESTING A SEMICONDUCTOR PRODUCT DIE}

본 발명은 집적회로(IC) 반도체 디바이스에 관한 것으로서, 특히 디바이스를 테스트하는 것에 관한 것이다.

집적회로 디자인이 복잡성과 밀도 양자에서 증가함에 따라, 디자인 방법론은 최종 제품의 테스트성과 품질을 향상시키기 위해 테스트용 디자인(design-for-test : DFT) 기법을 사용하는 회로를 형성할 목적으로 도전받고 있다. 테스트 방법론은 또한 높은 품질과 낮은 코스트의 테스트 해법을 제공하기 위해 도전받고 있다.

한 가지 종래의 디자인 방법론은 소프트웨어 디자인 수단을 사용하여 집적회로를 초기 디자인하고, 디자인 또는 디자인 내의 개개의 회로의 전체 기능성을 시뮬레이션한 다음, 디자인의 전체 기능을 테스트함으로써 테스트 벡터를 생성시키는 프로세스를 포함한다. 테스트 벡터는 전형적으로 제품내 회로에 대한 특정 폴트 범위(fault coverage) 또는 폴트 시뮬레이션(fault simulation)을 제공하는 자동화 소프트웨어 수단(예로서 자동화 테스트 패턴 생성기, ATPG)에 의해 생성된다. 상기 테스트 벡터는 다음에 컴퓨터 판독가능한 파일로 자동화 테스트 장치(ATE) 또는 테스터에 제공된다. ATE는 웨이퍼 상태 또는 패키징된 상태에서 다이를 테스트하기 위한 제조환경에서 사용된다. 집적회로 디자인은 더욱 복잡하게 되고 또 고속으로 작동하기 때문에, 테스트 장비에는 더욱 많은 요건이 생기게 된다. 이러한 추세는 ATE의 가격을 높이게 되고 또 제조단가를 높이게 된다. 부가적으로, 집적회로 디자인이 더욱 복잡하게 됨에 따라 회로를 테스트하는데 필요한 시간이 증가하게 되고, 이로써 제조단가가 또한 높아지게 된다.

다이를 웨이퍼 레벨 테스트하는 중에, 테스트 신호는 다이 상의 입력 또는 입력/출력(I/O) 본드 패드를 통해 제공되고, 테스트 결과는 출력 또는 I/O 본드 패드 상에서 모니터링된다. 웨이퍼 레벨 테스트를 통과하는 양호한 다이는 개개화되고, 본드 와이어, 땜납 볼 또는 기타 접점 구조물에 의해 본드 패드를 패키지에 전기 접속함으로써 전형적으로 패키징된다. 본딩 와이어 또는 땜납 볼을 수용하기 위하여, 본드 패드는 집적회로의 회로 소자에 대해 일반적으로 매우 크게 되어있다. 전형적인 본드 패드 사이즈는 100㎛×100㎛(4mils×4mils)이다. 본드 패드는 또한 다이의 외주를 따라서 또는 그리드 패턴이나, 일반적으로 다이의 중심을 통하는 행 또는 열(리드-온-센터(lead-on-center)과 같은 규칙적인 패턴으로 전형적으로 정렬된다.

개개의 회로의 테스트 커버리지를 향상시키기 위하여, DFT 수단은 테스트 회로를 디자인 자체 내로 매립시키도록 개발되어 왔다. 예로서 빌트-인 셀프-테스트(built-in self-test : BIST) 회로는 개개의 회로 블록을 테스트하기 위한 디자인으로 삽입될 수 있다. BIST는 특히 디바이스-언더-테스트(device-under-test : DUT)의 본드 패드에 의해 용이하게 접근되지 않는 회로 블록을 테스트하는데 유용하다. 메모리 블록을 테스트하기 위한 메모리 BIST와 로직 블록을 테스트하기 위한 로직 BIST와 같이 BIST 회로를 생성시키기 위한 (오리건주 윌슨빌 소재의 멘토 그래픽스에 의해 제공된 것과 같은)자동화 DFT 수단은 잘 알려져 있다. BIST 회로에 의해 실행된 테스트의 결과는 외부 I/O에 직접적으로 제공되거나, 디자인에 포함될 수 있는 계면 주사 회로를 통해 외부 I/O에 간접적으로 제공된다. 주사 체인 회로와 같이 부가적인 내부 매립형 테스트 회로도 내부의 일련의 디자인의 내부 테스트성을 향상시키기 위해 또한 디자인에 추가될 수 있다.

다이가 이미 그 주변에, 그리드 형태로 또는 리드-온-센터 형태로 디바이스 기능에 제공되는 본드 패드 위치를 갖고 있는 경우에, 온-칩(on-chip) 테스트 회로를 지지하기 위해 부가적인 본드 패드를 소정의 본드 패드 얼라인먼트에 추가하는 것은 다이의 사이즈를 실질적으로 증가시키는 결과로 된다. 이것에 대응하여 다이의 가격이 오르는 경향이 있다. 일반적으로 다이가 커지면 결함이 더 많아지는 경향을 보이며, 결국 제조단가도 올라가게 된다. 부가적으로 온-칩 테스트 회로는 몇 개의 이용가능한 본드 패드로부터 테스트 입력 데이터 및 후속 출력 테스트 결과를 로딩하기 위해 많은 클록 사이클(clock cycle)이 필요하기 때문에 테스트 시간이 상당히 증가하는 결과를 낳을 수 있다. 또한 온-칩 테스트 회로는 내부 회로 노드(node)에 직접적인 외부 접근을 허용하지 않는다. 테스트 입력 데이터와 테스트 결과는 모니터링되기 전에 SCAN 회로나 BIST 회로를 통과해야 한다. 이것은 테스트하고자 할 회로의 결함을 숨기거나, SCAN 또는 BIST 회로에 기인한 새로운 결함을 유도할 수 있는 부가적인 회로를 도입한다.

부가적으로 단지 제한된 수의 리드(예로서 본드 와이어)만 지정된 패키징 안에 수용될 지도 모르기 때문에 많은 디자인은 I/O가 제한된다. 또한 다이의 I/O 기능성을 테스트하기 위해서는 상기한 동일한 리드 위치를 사용해야 한다. 액세스 포인트(access point)가 고도의 위치 자유도로 배치될 수 있다면, 또한 유리할 것이다. 액세스 포인트의 작은 사이즈, 큰 수량 및 임의의 또는 선택적인 위치조정도 또한 유리할 것이다.

매립형 테스트 회로에 있어서, 하나의 집적회로의 디자인 방법론은 집적회로를 소프트웨어 디자인 수단을 사용하여 초기 디자인하고, 디자인 내에서 집적회로 또는 개개의 회로의 전체 기능성을 시뮬레이션하고, 디자인 내에서 개개의 회로 또는 회로 블록을 테스트하기 위한 삽입된 테스트 회로를 생성하고, ATE에 의해 디바이스를 기능적으로 테스트하기 위해 테스트 벡터를 생성하는 프로세스를 포함한다.

특정 디자인에 추가하기 위한 매립형 테스트 회로의 양은 증가된 폴트 범위와 잠정적으로 감소된 테스트 시간(예로서 ATE와 비교하여)의 이점을 최종 제품의 제조단가의 상승으로 이어지는 다이 사이즈의 증가와 제조결함의 가능성 증가의 단점과 균형을 맞출 것을 전형적으로 요구한다. 한가지 극단적인 수단으로서, 디자인은 모든 내부 회로의 모든 회로 노드를 테스트하는 정교한 매립형 테스트 회로를 포함할 수 있는데, 그러나 이러한 디자인은 다이 사이즈가 기본적으로 테스트 회로 사이즈의 함수일 것이기 때문에 코스트가 과중될 수 있다. 다른 극단적인 수단으로서, 디자인은 매립형 테스트 회로를 포함하지 않을 수 있고, 또 웨이퍼 레벨에서 또는 패키징된 형태에서 디자인의 기능성을 테스트하기 위해 ATE에 의해 공급된 테스트 벡터에만 의존할 수 있는데, 그러나 이것은 폴트 범위가 감소되고, 제품 품질이 낮아지며, 그리고 값비싼 ATE와 증가된 테스트 시간에 의해 제조단가가 높아지는 경향을 보일 수 있다. 값비싼 ATE의 사용에 따른 가격을 최소화하기 위한 한 방안은 미국 특허 제 5, 497, 079호에 기재되어 있다. 이 특허는 ATE의 일반적인 기능을 호스트 컴퓨터의 통제하에서 다른 반도체 칩을 테스트할 수 있는 하나의 일반적인 기능 테스트 칩으로 압축하는 것에 관한 것이다. 테스트 칩은 프로브 카드 상에 놓일 수 있거나, 마더보드(motherboard)를 통해 테스트할 칩과 전기적으로 접촉하게 둘 수 있다. 다른 방안은 1997년 1월 15일자 미국 특허원 제 08/784, 862호에 기재되어 있는데, 반도체 칩의 웨이퍼 레벨 테스트가 일반 목적의 테스트 회로를 갖는 테스트 칩에 의해 실행되는 것이다.

상기 두 가지 극단적인 수단에 있어서, 전형적인 집적회로 디자인은 매립형 회로의 양과 ATE에 의해 실행될 테스트 사이의 균형에 맞부딪치게 된다. 매립형 회로는 전형적으로 디자인의 전체 다이 영역의 약 5 내지 15%로 제한되고, 테스트 벡터는 ATE가 디자인의 전체 기능을 테스트하기 위해 생성된다. 그러나 이러한 균형은 여전히 값비싼 ATE를 사용할 것을 요구하면서도 폴트 범위는 적정 이하인 결과로 된다.

따라서 폴트 범위 또는 테스트성과 디자인의 테스트 코스트 또는 제조단가 사이의 직접적인 상관을 깨트리는 디자인과 테스트 방법론을 갖는 것이 바람직하다.

본 발명의 일 실시예는 제품 다이의 제품 회로를 테스트하기 위한 테스트 장치에 관한 것이다. 일 실시예에서 테스트 장치는 테스트 다이와, 테스트 다이를 테스트 다이와 통신하는 호스트 제어기에 전기적으로 결합시키기 위한 상호접속 기판을 포함한다. 테스트 다이는 테스트 회로와 제품 회로를 동시에 하나의 통합된 디자인으로 디자인하는 단계를 포함하는 디자인 방법론에 따라서 디자인될 수 있다. 테스트 회로는 테스트 회로가 요구하는 실리콘 면적의 양에 일반적으로 관계없이 대응 제품 회로를 위해 고도의 폴트 범위를 제공하도록 디자인될 수 있다. 통합된 디자인은 다음에 디자인 방법론에 따라서 테스트 다이와 제품 다이로 분할된다. 테스트 다이는 테스트 회로를 포함하고, 제품 다이는 제품 회로를 포함한다. 다음에 제품 다이와 테스트 다이를 별도의 반도체 웨이퍼 상에서 제조할 수 있다. 제품 회로와 테스트 회로를 별도의 다이로 분할함으로써, 매립형 테스트 회로는 제품 다이 상에서 삭제하거나 최소화 할 수 있다. 이것은 제품 다이의 사이즈를 감소시키는데 도움이 되고, 또 제품 다이 내에서 제품 회로의 테스트 커버리지를 고도로 유지하면서 제품 다이의 제조단가를 감소시키는데 도움이 된다. 테스트 다이는 하나 또는 그 이상의 웨이퍼 상의 여러개의 제품 다이들을 테스트하는데 사용할 수 있다.

본 발명의 기타 목적, 특징 및 장점은 첨부도면과 후술하는 상세한 설명으로부터 분명해질 것이다.

본 발명의 특징과 장점은 예로서 도해한 것이며, 본 발명의 영역을 특정 실시예에 제한하는 것이 아니다.

도1은 본 발명의 일 실시예에 따른 제품 다이와 테스트 다이를 디자인하기 위한 디자인 방법론의 공정도.

도2는 본 발명의 일 실시예에 따른 통합된 제품 회로와 테스트 회로 디자인의 구성도.

도3은 도2의 통합된 디자인의 분할후 생성된 제품 다이의 구성도.

도4는 도2의 통합된 디자인의 분할후 생성된 테스트 다이의 구성도.

도5는 테스트 다이에서 테스트 회로의 일 실시예의 구성도.

도6은 본 발명의 다른 실시예에 따른 제품 회로와 테스트 회로를 디자인하기 위한 디자인 방법론의 공정도.

도7은 제품 회로와 테스트 회로의 분할을 결정하는 프로세스의 일 실시예의 공정도.

도8은 본 발명의 또 다른 실시예에 따른 제품 회로와 테스트 회로를 디자인하기 위한 디자인 방법론의 공정도.

도9는 도1 및 도6 내지 도8에서 프로세스로서 실행될 수 있는 컴퓨터 시스템의 일 실시예의 구성도.

도10은 2방향성 버퍼를 경유하여 내부 회로 노드에 결합된 특정 접점 패드의 일 실시예의 논리도.

도11은 그리드 패턴에 정렬된 본드 패드, 그리드 패턴에 정렬되지 않은 특정 접점 패드 및 그리드 패턴에 정렬된 특정 접점 패드를 갖는 집적회로의 일 실시예의 평면도.

도12는 접점 볼을 갖는 두 개의 본드 패드 사이에 위치한 특정 접점 패드의 단면도.

도13은 리드-온-센터 본드 패드, 내부 회로 및 내부 회로를 테스트하기 위한 특정 접점 패드를 갖는 집적회로의 일 실시예의 평면도.

도14는 시퀀스 회로 블록과 시퀀스 회로를 테스트하기 위한 특정 접점 패드의 일 실시예의 구성도.

도15는 도16의 스위치의 일 실시예의 회로도.

도16은 폴트 회로도를 격리하고 예비 회로도를 가능하게 하기 위해 특정 접점 패드를 사용하는 일 실시예의 구성도.

도17은 폴트 회로도를 격리하고 예비 회로도를 가능하게 하기 위해 특정 접점 패드를 사용하는 다른 실시예의 구성도.

도18은 테스트 중인 회로를 가능하게 하거나 시뮬레이션하기 위해 특정 접점 패드를 사용하는 일 실시예의 구성도.

도19는 제어신호를 주사 회로에 제공하기 위해 특정 접점 패드를 사용하는 일 실시예의 구성도.

도20은 제품 다이를 테스트하기 위한 테스트 장치의 측단면도.

도21은 테스트 중인 웨이퍼 상에서 다중 제품 다이를 테스트하기 위한 테스트 장치의 측단면도.

도22는 제품 다이에 부착된 스프링 접점 소자를 포함하는 테스트 장치의 다른 실시예의 측단면도.

도23은 스프링 접점 소자, 본드 패드 및 특정 접점 패드가 가변 높이를 갖고 있는 테스트 장치의 다른 실시예의 측단면도.

도24는 스프링 접점 소자의 일 실시예의 측단면도.

도25는 도24의 스프링 접점 소자의 피라미드형 접점 특징부와 접점 팁 구조물의 일 실시예의 사시도.

도26은 도25의 피라미드형 접점 팁 구조물의 일 실시예의 사시도.

도27은 단일 제품 다이를 테스트하기 위한 다중 테스트 다이를 포함하는 테스트 장치의 일 실시예의 측단면도.

도28은 다중 제품 다이를 테스트하기 위한 단일 테스트 다이를 포함하는 테스트 장치의 일 실시예의 측단면도.

도29는 다른 테스트 다이에 의해 공유된 테스트 다이를 포함하는 테스트 장치의 일 실시예의 측단면도.

도30은 다른 테스트 다이에 의해 공유된 테스트 다이를 포함하는 테스트 장치의 다른 실시예의 측단면도.

도31은 테스트 다이, 콘택터 및 제품 다이를 포함하는 테스트 장치의 일 실시예의 측단면도.

도32는 제품 다이의 특정 접점 패드를 프로빙하기 위한 외팔보형 프로브를 갖는 프로브 카드와 테스트 다이를 포함하는 테스트 장치의 일 실시예의 측단면도.

도33은 도32의 프로브 카드의 평면도.

도34는 제품 다이의 특정 접점 패드와 본드 패드를 프로빙하기 위한 외팔보형 프로브를 갖는 프로브와 테스트 다이를 포함하는 테스트 장치의 다른 실시예의 측단면도.

도35는 도34의 프로브 카드의 평면도.

도36은 제품 다이의 본드 패드와 특정 접점 패드를 프로빙하기 위한 접점을 갖는 멤브레인 프로브 카드를 포함하는 테스트 장치의 다른 실시예의 측단면도.

도37은 그리드 패턴에 정렬된 접점 볼과 그리드 패턴에 정렬되지 않은 접점 볼을 갖는 도36의 멤브레인 프로브 카드의 평면도.

도38은 주변 패턴에 정렬된 접점 볼과 주변 패턴에 정렬되지 않은 접점 볼을 갖는 도36의 멤브레인 프로브 카드의 평면도.

도39는 제품 다이의 본드 패드와 특정 접점 패드를 프로빙하기 위한 프로브를 갖는 코브라형 프로브 카드 장치를 포함하는 테스트 장치의 다른 실시예의 측단면도.

도40은 그리드 패턴에 정렬된 일부 팁과 그리드 패턴에 정렬되지 않은 그 밖의 팁을 갖는 도39의 코브라형 프로브 팁의 평면도.

도41은 주변 패턴에 정렬된 일부 팁과 주변 패턴에 정렬되지 않은 그 밖의 팁을 갖는 도39의 코브라형 프로브 팁의 평면도.

도42는 제품 다이의 본드 패드와 특정 접점 패드를 프로빙하기 위한 스프링 접점 소자를 갖는 프로브 카드 장치의 다른 실시예의 측단면도.

도43A는 스프링 접점 소자의 다른 실시예의 측단면도.

도43B는 도43A의 스프링 접점 소자의 사시도.

도44A는 스프링 접점 소자의 다른 실시예의 사시도.

도44B는 도44A의 스프링 접점 소자의 측단면도.

도45는 스프링 접점 소자를 위한 팁 구조물의 다른 실시예의 사시도.

도46은 특정 접점 포인트와 종래의 입력, 출력 및 입력/출력 핀을 갖는 패키지를 유지하기 위한 소켓의 일 실시예의 측단면도.

도47은 테스트 다이를 인쇄 회로 기판 상에 포함하는 소켓의 다른 실시예의 측단면도.

본 발명의 상세한 설명을 다수의 특정 상세한 설명을 참조로 이하 기술하여 본 발명을 완전히 이해하도록 한다. 그러나 당업자는 특정 상세한 설명 없이도 본 발명을 실시할 수도 있을 것이다. 경우에 따라서는 본 발명을 불분명하게 하는 것을 피하기 위해 공지된 방법, 공정 및 콤포넌트는 기술하지 않을 것이다.

도1은 제품 다이와, 제품 다이 상의 하나 또는 그 이상의 회로에 테스트 신호를 제공하거나 그로부터 신호를 모니터링하기 위한 테스트 회로를 포함하는 대응 테스트 다이를 디자인하기 위한 디자인 방법론(100)의 일 실시예를 도시한 것이다. 도2 내지 도4는 디자인 방법론(100)에 의해 생성된 제품 다이와 테스트 다이를 도시한 것이다.

본 명세서에서 "제품 다이"와 "제품 디바이스"라 함은 반도체 웨이퍼 또는 절연 기판이나 기타 적절한 기판 상에 형성되는 하나의 집적회로의 하나의 단일 개체를 지칭한다. 상기 용어는 또한 디바이스 언더 테스트(device under test : DUT)로 인용된다. "제품 회로"라는 용어는 집적된 반도체 회로, 집적된 마이크로 전기 기계 구조물이나 시스템(MEMS), 또는 기타 적절한 회로 소자를 포함한 능동 또는 수동 콤포넌트로 구성될 수 있는 제품 다이의 회로에 관련된다. 부가적으로 "테스트 다이"와 "테스트 디바이스"라 함은 반도체 웨이퍼 또는 절연 기판이나 기타 적절한 기판 상에 형성되는 집적회로에 관련된다. 테스트 다이는 제품 다이에 테스트 신호를 제공하거나 및/또는 그로부터 신호를 모니터링하기 위한 회로를 포함한다. 테스트 다이는 또한 집적된 반도체 회로, 집적된 MEMS, 또는 제품 다이를 테스트하거나 모니터링하기 위한 기타 적절한 회로 소자를 포함하는 능동 또는 수동 콤포넌트로 구성될 수 있다. 테스트 다이와 제품 다이는 랜드 그리드 어레이 패키지(예로서 볼 그리드 어레이(BGA) 패키지), 핀 그리드 어레이(PGA) 패키지, 제어 콜랩스 칩 접속(C4) 패키지, 플립-칩 패키지, 기타 임의의 표면 실장 패키지, 듀얼 인 라인 패키지(DIPs) 등을 포함하는 종래에 공지된 임의의 패키지로 추후 패키징될 수 있다.

단계(102)에서 제품 다이와 테스트 다이를 위한 회로는 통합된 디자인(200)으로 디자인된다. 디자인은 예로서 VHDL 또는 Verilog HDL 포맷에서 제품 회로(202, 204, 206)와 테스트 회로(202A, 204A, 206A)를 디자인하기 위해 종래의 소프트웨어 수단을 사용하여 종래의 CAD(computer aided design)로 실행할 수 있다. 가끔 "테스트 벤치"로서 포괄적으로 인용되는 테스트 회로(202A, 204A, 206A)는 소망하는 만큼 강력하게 디자인될 수 있다. 즉 테스트 회로(202A, 204A, 206A)는 각각의 대응 제품 회로(202, 204, 206)를 테스트하기에 소망대로 많은 테스트 기능을 포함하도록 디자인될 수 있다. 테스트 회로는 대응 제품 회로에 대해 100% 폴트 범위를 제공하도록 디자인될 수 있거나, 또는 소정의 폴트 범위를 위해 디자인될 수 있다. 종래의 디자인-포-테스트(design-for-test :DFT) 디자인 방법론에 비교하여 테스트 회로(202A, 204A, 206A)는 테스트 회로를 장착하기 위한 실리콘 다이 영역의 양에 관계없이 디자인될 수 있다. 일 실시예에 있어서는 제품 회로와 테스트 회로는 결과적인 제품 다이와 테스트 다이가 대략적으로 동일한 사이즈로 되도록 각각 디자인될 수 있다. 다른 실시예에 있어서는 제품 다이와 테스트 다이가 다른 사이즈를 가질 수 있다.

단계(104)에서 제품 회로와 테스트 회로는 별개의 제품 다이와 하나 또는 그 이상의 테스트 다이 속으로 각각 분할된다. 테스트 회로를 별개의 테스트 다이속으로 분할함으로써, 제품 다이 상의 테스트 회로는 최소화되거나 삭제될 수 있다. 이로써 제품 다이의 사이즈가 감소될 수 있고, 이에 따라서 제품 다이의 테스트성은 증가하면서 제조결함의 가능성이 감소되고 제조단가가 일반적으로 감소된다. 테스트 자극을 공급하는 외부 테스트 회로는 제품 다이(300)의 사이즈에 영향을 주지 않고 증가된 수의 테스트를 제공할 수 있다. 테스트 입력 또는 출력 신호 통로에 포함된 BIST 회로가 없어서, 결함을 숨기거나 다른 결함을 유도하는 온-칩 테스트 회로가 없기 때문에 결함 위치를 더욱 정확하게 결정할 가능성은 커진다. 부가적으로 중간의 온-칩 테스트 회로에 의해 생성되는 지연을 유도하지 않으므로 회로 블록이나 회로 노드로 입출력되는 신호의 속도 파라미터와 타이밍은 더욱 정확하게 측정될 수 있고 모니터링될 수 있다.

제품 다이 디자인은 단계(106)에서 테이핑 아웃(taped out)되고, 테스트 다이 디자인은 단계(108)에서 테이핑 아웃된다. 다음에 결과적인 제품 다이(300)는 다른 많은 동일한 제품 다이와 함께 반도체 웨이퍼(도시되지 않음) 상에서 제조된다. 제품 다이(300)는 임의의 디지털, 아날로그 또는 기타 회로일 수 있는 제품 회로(302, 304, 306)를 포함하며, 이것은 각각 제품 회로(202, 204, 206)에 대응한다.

결과적인 테스트 다이(400)는 테스트 회로(402, 404, 406)를 포함하는 것으로 제조된다. 테스트 회로(402, 404, 406)는 임의의 디지털, 아날로그 또는 기타 테스트 또는 모니터링 회로일 수 있으며, 각각 테스트 회로(202A, 204A, 206A)에 대응하며, 제품 회로(302, 304, 306)로부터의 신호를 각각 테스트하거나 모니터링한다. 예로서 각각의 테스트 회로는 제품 회로의 로직 작동을 테스트하기 위한 기능 회로(예로서 테스트 패턴 생성기, 시퀀서(sequencer), 디지털 신호 프로세싱 디바이스, 포맷터(formatter), 아날로그-디지털 변환기, 디지털-아날로그 변환기, 고장 분석 회로 등)를 포함할 수 있고, 또 AC 파라미터(예로서 내부 신호의 타이밍, 회로의 속도 등)와 DC 파라미터(예로서 전압 및 전류 레벨, 전력 소산 등)를 테스트하기 위한 회로를 포함할 수 있다.

각각의 테스트 회로는 대응 제품 회로의 특정 테스트를 견디기 위해 디자인되는데, 예시적인 테스트 회로(500)의 일 실시예는 도5에 도시되어 있다. 테스트 회로(500)는 테스트 회로(500)의 전체 작동을 제어하는 제어 로직(502)을 포함한다. 제어 로직(502)은 예로서 시퀀서이다. 패턴 생성기(504), 분석 로직(506), 하나 또는 그 이상의 파라미터 측정 유닛(PMUs, 510), 하나 또는 그 이상의 디지털 전력 공급기(DPSs, 512) 및 클록 로직(514)은 제어 로직(502)과 결합하여 작동한다. 패턴 생성기(504)는 입력/출력(I/O) 회로(508)를 통해 제품 다이(300)에서 제품 회로와 통신하는 하나 또는 그 이상의 테스트 패턴을 생성시킨다. 패턴 생성기(504)는 패턴을 저장하기 위한 메모리를 포함할 수 있다. 분석 로직(506)은 I/O 회로(508)를 경유해 제품 다이(300)의 제품 회로로부터 수신된 신호를 분석한다. 분석 로직(506)은 예상 결과를 I/O 회로(508)로부터 수신된 것과 비교하기 위한 비교 로직을 포함할 수 있다. PMU(510)는 I/O 회로(508)에 의해 수신된 신호의 전압 및 전류 레벨을 측정한다. PMU(510)는 예로서 누설 전류, 소스 전류와 전압, 싱크 전류와 전압, 전력 소산 등을 측정한다. DPS(512)는 테스트 중인 제품 회로에 하나 또는 그 이상의 전력 공급 전압을 제공한다. 다른 실시예로서, 전력은 테스트 다이가 아닌 다른 소스로부터 제공받을 수 있다. 클록 로직(514)은 클록 신호를 테스트 중인 제품 회로에 제공하기 위해 포함될 수 있다. 클록 신호는 비동기 신호를 위해서는 필요하지 않다. 테스트 회로(500)는 테스트 회로(402, 404, 406)와 같은 테스트 회로의 일 실시예를 예시한 것이다. 그러나 다른 실시예도 사용할 수 있다. 도5에 도시된 모든 회로 블록은 각각의 테스트 회로(402, 404, 406)에 포함될 수 있거나, 또는 도5에 도시된 임의의 회로 블록 중 하나 또는 그 이상의 회로 블록은 다중 테스트 회로(402, 404, 406)에 의해 인터페이싱될 수 있 다.

도1 내지 도4를 참조하면, 각각의 제품 회로와 대응 테스트 회로 사이에서 로직 상호접속 포인트를 먼저 결정한 다음, 각각의 제품 다이와 테스트 다이의 논리적 및 물리적 기술(description)을 준비하는 분할 단계(104)가 CAD DFT 소프트웨어에서 실행된다. 상호접속 포인트는 결과적으로 특정 접점 포인트 또는 패드(테스트 패드)(310, 410)가 된다. 패드(310)는 제품 회로(302, 304, 306)에 테스트 신호를 제공하거나 그로부터 출력 신호를 제공한다. 상세히 후술하는 바와 같이, 패드(310)는 접점 구조물(예로서 스프링 접점 소자, 프로브 카드 프로브 등)에 의해 테스트 다이(400)의 패드(410)와 전기적으로 접촉하여 테스트 회로(402, 404, 406)와 통신한다. 패드(410)는 또한 본드 패드(312)와 통신하는데 사용할 수 있다.

도3과 4에 도시되어 있는 바와 같이, 패드(310, 410)는 테스트 중인 특정 회로 주위에 물리적으로 배치될 수 있거나, 또는 회로 위에 배치되어 특정 회로 노드에 더욱 직접적으로 접근할 수 있도록 할 수 있다. 일반적으로 패드(310, 410)는 도3에 도시된 바와 같이 본드 패드(312)에 의해 둘러싸인 제품 다이(300)의 영역을 포함하는 각각의 제품 다이 및 테스트 다이 상의 어느 곳에도 배치될 수 있다. 패드(310, 410)는 또한 본드 패드의 동일한 소정의 얼라인먼트에 배치될 수 있거나, 또는 본드 패드에 의해 둘러싸인 구역의 외부에 배치될 수 있다. 본드 패드(312)는 웨이퍼 분류 중에 프로브 팁을 받거나 본딩 와이어 또는 땜납 볼을 받는 종래의 입력, 출력 또는 I/O 패드이다. 본드 패드(312)는 제품 다이(300)를 전체적으로 작동시키는데 통상적으로 사용한다. 이와 유사하게, 테스트 다이(400)는 테스트 다이(400)의 전체 기능성을 테스트(예로서 웨이퍼 분류 중에)하는데 사용하거나, 또는 테스트 다이를 반도체 패키지의 핀에 본딩하는데 사용되는 본드 패드(412)를 포함한다.

제품 다이(300)의 사이즈는 패드(310)가 본드 패드(312)에 의해 둘러싸인 영역 내에 배치될 때 패드(310)의 지정 사이즈와 수에 대해 증가하지 않는다. 부가적으로 테스트 회로를 분리된 테스트 다이로 이동함으로써, 내부 테스트 회로와 통신하기 위해 이미 사용된 본드 패드는 생략할 수 있다. 이것은 또한 제품 다이(300)의 사이즈를 감소시킬 수 있다. 다른 실시예로서, 제품 다이(300)의 사이즈는 패드(310)의 부가에 의해 커질 수 있다. 일 실시예에서는 패드(310)가 본드 패드(312)보다 작은 사이즈로 될 수 있다.

다른 실시예에 있어서, 분할 단계(104)는 제품 다이(300)를 테스트하는데 부가적인 상호접속 포인트가 필요하지 않다는 것을 결정한다. 예로서 분할 단계(104)는 본드 패드(312)가 제품 회로(302, 304, 306)의 전체 기능성을 테스트하는데 사용할 수 있고, 다음에 테스트 다이(400)의 사용시에 테스트 회로(402, 404, 406)와 공유하는데 사용되도록 재할당될 수 있다는 것(즉 이중 기능을 갖는 것)을 결정할 수 있다. 이 실시예에서, 특정 접점 패드의 수는 0이거나, 또는 전술한 실시예에서 요구된 것보다 작은 수일 수 있다.

분할 단계(104) 후에, BIST(308)와 같은 어떤 BIST 회로는 제품 다이(308)에 유지될 수 있다. 예로서 BIST 회로는 패드(310)의 부가에 의해 과도하게 부하가 걸릴 수 있는 고속 회로를 테스트하기 위해 제품 다이(300)에서 유익하게 유지될 수 있거나, 또는 테스트 다이(400)와 인터페이스되도록 패드(310)를 포함하기 위해 제품 다이(300) 상의 스페이스가 불충분할 때 유익하게 유지될 수 있다.

다른 실시예에 있어서, 디자인 방법론(100)은 알맞은 제품 회로를 생성시키기 위해 기존의 또는 소정의 테스트 회로를 사용할 수 있다. 예로서 단계(102)에서, 제품 회로는 소정의 테스트 회로에 의해 소망 레벨의 폴트 범위에서 테스트되도록 디자인될 수 있다. 다음에 단계(104 내지 108)는 동일하게 지속된다. 이 실시예는 예로서 제품 다이에서 제품 회로가 메모리 회로에서와 같이 예상할 수 있을 때 특히 적절하다. 이러한 상당히 예상가능한 구조물을 테스트하기 위한 테스트 회로는 잘 알려져 있고 또 잘 테스트될 수 있으며(즉 경계(march) 패턴, 갤럽핑(galloping) 열과 행 패턴 등을 생성시키는 것 등), 이에 따라서 기존의 테스트 회로를 수용하기 위해 제품 회로만을 조정해야 하는 동안에 사용할 수 있다. 부가적으로 테스트 회로는 기존의 테스트 다이 상에 이미 형성되어 있고, 분할 단계(104)는 (예로서 제품 회로를 알맞게 조정하거나, 또는 테스트 회로와 제품 회로 사이의 상호접속 포인트를 부가함으로써) 소정의 테스트 회로를 유지하기 위해 제품 회로를 어떻게 레이아웃하는냐를 결정할 수 있다.

도6은 도3의 제품 다이(300)와 도4의 하나 또는 그 이상의 테스트 다이(400)를 디자인하기 위한 디자인 방법론(600)의 다른 실시예를 도시한 것이다.

단계(602)에서 제품 디자인 데이터는 제품 회로(202, 204, 206)를 위해 생성되고, 단계(603)에서 테스트 디자인 데이터는 테스트 회로(202A, 204A, 206A)를 위해 생성된다. 디자인 데이터는 회로를 중심으로 회로 디자이너로부터의 입력에 응답하여 CAD 소프트웨어 디자인 수단에 의해 생성된다. 디자인 데이터는 VHDL 또는 Verilog HDL 포맷에서 컴퓨터에 존재할 수 있다. 테스트 디자인 데이터는 회로 디자이너로부터의 입력을 갖거나 또는 갖지 않고 CAD DFT 소프트웨어 수단에 의해 자동적으로 생성될 수 있다. 디자인 방법론(100)과 관련하여 전술한 바와 같이, 테스트 디자인 데이터는 그로부터 생성된 테스트 회로가 회로 디자이너가 바라는 만큼 강력하게 될 수 있다.

단계(604)에서 제품 데이터와 디자인 데이터 양자를 포함하는 통합된 디자인의 레지스터 전송 레벨(register-transfer-level : RTL) 기술은 CAD 소프트웨어에 의해 생성되고 실증된다. 단계(606)에서는 균일화된 RTL 기술의 로직 통합과 실증이 생성된다. 프로세스의 이 시점에서 통합된 제품 회로와 테스트 회로의 소프트웨어 기술이 마무리된다.

테스트 소프트웨어 수단(608)은 단계(606)로부터의 통합된 디자인 출력을 가지고, 제품 다이(300), 하나 또는 그 이상의 별도의 테스트 다이(400) 및 상호접속 기술을 테이핑 아웃하고 후속 제조하기 위한 데이터를 생산한다. 단계(610)에서 소프트웨어 수단(608)은 통합된 디자인을 별도의 제품 다이와 테스트 다이 기술로 분할시키고, 물리적 레이아웃(예로서 실리콘에서)을 생성시킨다. 이 단계는 물리적 구속(612)과 사용자 선택(614)을 고려하는 동안 실행된다. 구속(612, 614)은 디자인 방법론(600)을 실행하기 전에 소프트웨어 수단(608)으로 입력될 수 있거나, 또는 소프트웨어 수단(608)이 작동시간 중에 사용자가 입력시키도록 촉구할 수 있다.

물리적 구속(612)은 예로서 결과적인 제품 다이와 테스트 다이의 사이즈, 각각의 다이 상의 본드 패드 또는 특정 접점 패드의 수, 각각의 다이 상의 본드 패드 또는 특정 접점 패드의 사이즈, 프로세스 구속 또는 프로세스 기술 등을 포함한다. 물리적 구속(612)은 소프트웨어 수단(608)에 의해 사용되어 회로 및 얼마나 많은 회로가 제품 다이와 테스트 다이 사이에서 분할될 것인가를 결정한다. 일례로 제품 다이(300)를 위한 최대 다이 사이즈는 단계(610)의 실행시에 소프트웨어 수단(608)을 위한 파라미터로서 프로그램될 수 있다. 제품 회로와 테스트 회로를 분할하는 것이 제품 다이(300) 상에 너무 많은 특정 접점 패드를 생산하여 제품 다이의 사이즈가 원하는 최대 다이 사이즈를 초과하는 경우에, 소프트웨어 수단(608)은 제품 회로에 소량의 상호접속 포인트를 요구하기 위해 테스트 회로를 형변경하고, 테스트 다이 상의 테스트 회로의 일부를 제품 다이 상의 BIST 회로(즉 도3의 BIST(308)와 같은 것)로 대체하거나, 및/또는 테스트 회로의 일부를 모두 제거할 수 있다. 다른 예로서, 디자인 구속은 제품 다이 및/또는 테스트 다이 상에 특정 접점 패드가 생성되지 않도록 할 수 있다. 소프트웨어 수단(608)은 제품 다이가 이중 목적 본드 패드를 갖도록, 즉 첫째로 제품 다이의 전체 기능성을 테스트하는 것과, 둘째로 테스트 회로를 사용하여 개개의 제품 회로를 테스트하기 위해 테스트 회로와 제품 회로를 적절하게 분할할 수 있다. 이와 같은 이중 기능성을 가능하게 하거나 프로그램하기 위한 적절한 회로는 제품 다이 및/또는 테스트 다이에 포함될 수 있다.

다른 예로서, 소프트웨어 수단(608)은 필요한 테스트 회로가 다른 프로세스 기술(예로서 BiCMOS v. CMOS)에서 최상으로 실행되어 테스트 회로를 지지하기 위한 다중 테스트 다이를 다른 프로세스 기술로부터 생성시키는 것을 결정할 수 있다. 또 다른 예로서, 소프트웨어 수단(608)은 필요한 테스트 회로의 일부가 아날로그 회로를 갖는 테스트 다이에서 최상으로 실행되고, 또 필요한 테스트 회로의 나머지는 디지털 회로를 갖는 별도의 테스트 다이에서 최상으로 실행되는 것을 결정할 수 있다.

소프트웨어 수단(608)에 의해 고려될 수 있는 다른 구속은 하나 또는 그 이상의 테스트 다이가 예정되어 있는가의 여부이다. 예로서 상기한 바와 같이, 제품 회로는 소정의 테스트 회로에 의해 원하는 레벨의 폴트 범위에서 테스트되도록 디자인 될 수 있다. 소정의 테스트 회로는 예로서 제품 다이에서 제품 회로가 메모리 회로에서와 같이 예상가능할 때 특히 유용하다. 이 예에서, 소프트웨어 수단(608)은 제품 회로를 적절하게 조정하거나, 또는 상호접속 포인트를 테스트 회로와 제품 회로 사이에 적절하게 부가하는 동안 소정의 테스트 회로를 유지시키기 위하여 회로를 어떻게 분할하는가를 결정한다. 부가적으로, 테스트 회로는 기존의 테스트 다이 상에 이미 형성될 수 있고, 소프트웨어 수단(608)은 (예로서 제품 회로를 적절하게 조정하거나, 또는 상호접속 포인트를 테스트 회로와 제품 회로 사이에 부가함으로써) 소정의 테스트 회로를 유지시키기 위하여 제품 회로를 어떻게 레이아웃하는가를 결정할 수 있다.

소프트웨어 수단(608)은 또한 사용자 선택(614)과 같은 다른 소정의 구속을 고려하는 동안 단계(608)를 실행할 수 있다. 사용자 또는 회로 디자이너 선택(614)은 예로서 제품 다이와 테스트 다이 사이에 접속을 제공하는 코스트와, 제품 다이의 코스트와, 테스트 다이의 코스트와, 타이밍 우선권, 테스트 정확성 및 폴트 범위와, 그리고 테스트 다이를 제어하거나 이와 통신할 수 있는 외부 호스트 디바이스와 테스트 다이 사이의 상호접속 코스트를 포함한다. 여기서 "코스트"라는 용어는 광범위한 의미로 사용된 것으로서, 제조성과 사용상의 용이성 등을 포함한다.

제품 다이와 테스트 다이 사이에 상호접속을 제공하는 코스트는 특정 접점 패드의 형성에 관련된 코스트와, 제품 다이와 테스트 다이 사이를 통신시키기 위한 상호접속 소자의 형성 코스트와, 그리고 웨이퍼 분류의 실행 용이성과 제품 다이와 테스트 다이 상에 제공된 특정 접점 패드의 특정 수로 테스트하는 것에 관련된 용이성까지도 포함한다. 상호접속을 제공하는 코스트가 낮으면, 회로 디자이너는 소프트웨어 수단(608)이 제품 다이와 테스트 다이 사이에 요구된 상호접속 수에 관계없이 회로를 분할할 수 있을 것을 지시할 수 있다. 그러나 상호접속을 제공하는 코스트가 높으면, 회로 디자이너는 소프트웨어 수단(608)이 상호접속 수를 최소화하거나 제한하기 위해 회로를 분할해야 하는 것으로 지시할 수 있다.

결과적인 제품 다이와 테스트 다이의 금융상의 코스트는 제품 회로와 테스트 회로를 어떻게 분할하는가를 결정하기 위해 소프트웨어 수단(608)에 의해 또한 사용될 수 있다. 예로서 분할 후에 제품 다이의 사이즈를 증가시키지 않고 제품 회로를 테스트하기 위한 특정 접점 패드를 포함시키기 위한 제품 다이 상의 스페이스가 충분한 경우에, 제품 다이의 금융상의 코스트는 특정 접점 패드를 추가하고, 테 스트 다이에 대응 테스트 회로를 포함시키는 것에 의해 증가하지 않는다. 즉 이 예에서, 소프트웨어 수단(608)은 제품 회로와 테스트 회로를 분할할 수 있고 요구된 모든 상호접속 포인트를 생성시킬 수 있다. 그러나 분할 후에 다이의 사이즈를 증가시키지 않고, 또 이에 따라서 제품 다이(또는 테스트 다이)의 금융상의 코스트를 증가시키지 않고 초기에 원하는 모든 특정 접점 패드를 제품 다이(또는 테스트 다이)에 추가하기 위한 스페이스가 불충분한 경우에, 소프트웨어 수단(608)은 제품 다이와 테스트 다이 중 어느 하나의 금융상의 코스트를 소정의 사용자 선택 아래로 유지하기 위하여 상호접속부와 패드의 수를 감소시킬 수 있다.

타이밍 우선권과 테스트 정확성은 제품 다이와 테스트 다이를 어떻게 분할할 것인가를 결정하기 위해 소프트웨어 수단(608)에 의해 또한 사용될 수 있다. 예로서 고속 제품 회로는 특정 접점 패드의 부가에 의해 불필요하게 부하가 걸리고 지연될 수 있다. 즉 소프트웨어 수단(608)은 타이밍과 테스트 정확성 지연을 피하기 위해 BIST 회로와 같은 테스트 회로의 일부를 회로를 테스트하기 위해 제품 다이 내로 매립할 수 있다.

제품 회로의 테스트의 폴트 범위는 또한 제품 다이와 테스트 다이를 어떻게 분할할 것인가를 결정하기 위해 소프트웨어 수단(608)에 의해 사용될 수 있다. 예로서 100% 또는 높은 등급의 폴트 범위가 회로 디자이너에 의해 바람직하게 되는 경우, 단계(602 내지 606)에서 생성된 테스트 회로는 테스트 다이와, 제품 다이와 테스트 다이 양자에 생성된 필요한 수의 상호접속 포인트 또는 특정 접점으로 분리될 수 있다. 그러나 낮은 등급의 폴트 범위가 회로 디자이너에 의해 바람직하게 되는 경우, 단계(602 내지 606)에서 생성된 테스트 회로의 일부는 테스트 다이로 분할되지 않는다. 회로 디자이너는 제품 회로를 다른 것보다 테스트하기에 더욱 중요한 것으로 입력시키거나, 또는 제품 회로 대 회로 기초에서 바람직하게 되는 원하는 레벨의 테스트 커버리지를 입력시킬 수 있다.

테스트 다이와 외부 디바이스 사이의 상호접속 네트의 코스트는 또한 제품 다이와 테스트 다이를 어떻게 분할할 것인가를 결정하기 위해 소프트웨어 수단(608)에 의해 사용될 수 있다. 외부 디바이스는 예로서 호스트 제어기 또는 다른 테스트 다이이다. 테스트 다이는 제품 다이의 테스트 결과를 보고하기 위해 호스트 제어기 또는 다른 디바이스와 통신할 필요가 있다. 다른 실시예로서, 소프트웨어 수단(608)은 하나 또는 그 이상의 제품 다이를 위한 특정 테스트 회로를 각각 갖는 다중 테스트 다이를 생성시킬 수 있다. 이러한 디바이스 사이의 통신을 지지하는데 필요한 도4의 본드 패드(410) 또는 특정 접점 패드(412)와 같은 상호접속 포인트의 수는 사용자 입력에 의해 제한될(또는 제한되지 않을) 수 있다.

제품 회로와 테스트 회로를 제품 다이와 테스트 다이 기술로 분할한 다음, 제품 다이의 로직 및 타이밍 실증은 단계(616)에서 실행되고, 테스트 다이의 로직 및 타이밍 실증은 단계(618)에서 실행된다. 함께 작업하는 제품 다이와 테스트 다이의 결합 시스템의 로직 및 타이밍 실증은 단계(620)에서 실행된다. 단계(616 내지 620)에 응답하여 소프트웨어 수단(608)은 모든 물리적 구속(612)과 사용자 선택(614)이 단계(622)에서 만족되었는가를 결정한다. 구속(612, 614)이 만족되었다면, 제품 다이는 단계(624)에서 테이핑 아웃되고, 테스트 다이는 단계(628)에서 테이핑 아웃되며, 다이 사이의 상호접속 포인트의 기술이 생성된다. 구속(612, 614)이 만족되지 않았다면, 소프트웨어 수단(608)은 프로세스를 반복한다. 즉 소프트웨어 수단(608)은 구속(612, 614)을 만족시키기 위해 단계(610)로 되돌아가서 제품 회로와 테스트 회로를 재분할한다. 이 프로세스는 모든 구속이 만족될 때까지 계속된다. 소프트웨어 수단(608)이 모든 구속을 만족시킬 수 없다고 결정하면, 소프트웨어 수단(608)은 중지하고 디자이너에 통지한다. 그러면 디자이너는 디자인과 구속을 변경할 수 있다.

분할 단계(610)의 일 실시예는 도7의 단계(710)에 도시되어 있다. 분할 단계(710)는 제품 다이와 테스트 다이 레이아웃을 결정하기 위해 종래의 가중 기법을 사용한다. 예로서 가중함수는 단계(606), 물리적 구속(612) 및 사용자 선택(614)으로부터 완전한 시스템 로직 기술에 응답하여 단계(702)에서 형성된다. 가중함수는 지정 분할에 대한 상대적 절충과 구속을 기술한다. 가중함수에 의해 기술된 분할 문제의 적정 해법을 찾기 위해 많은 다른 다수의 분석 기법이 사용될 수 있다. 한 기법은 "시뮬레이션 어닐링"으로서, 디자인 수단을 시스템을 고온으로 수학적으로 상승시킴으로써 어닐링의 물리적 프로세스를 모의실험하는 것이다. 이것은 시스템을 최소 에너지 또는 최소 코스트로 해법을 신속히 발견할 수 있게 해준다. 단계(704)에 적용할 때, 시뮬레이션 어닐링은 제품 다이와 테스트 다이 사이에 제품 회로와 테스트 회로의 최적 분할을 결정하기 위해 특정 접점 패드의 수, 테스트 회로의 양 또는 어떤 물리적 구속이나 사용자 선택을 가변시킴으로써 적정 해법을 찾는데 사용될 수 있다.

단계(704)에서 디자인의 분할은 제품 다이 상의 테스트 회로, 제품 회로 및/또는 BIST 회로에서의 회로조정을 야기한다. 조정은 제품 회로를 적정 테스트하기 위해 추가, 제거 또는 테스트 회로 및/또는 BIST 회의 변경을 포함한다. 조정은 또한 분할 자체에 의해 도입된 테스트 노드에 부가적인 테스트 회로를 추가하는 것을 포함한다. 이 단계는 자동적으로 또는 회로 디자이너와의 상호작용에 의해 완성된다.

분할이 단계(704)에서 생성되면, 적정 해법이 생성되었는가와 모든 구속(612, 614)이 만족되었는가를 결정하기 위해 단계(706)에서 해법을 테스트하고, 평가하며 및/또는 시뮬레이션한다. 가중함수가 정확히 규정되면, 테스트된 해법은 모든 구속(612, 614)을 만족시킬 것이고, BIST 회로, 테스트 다이 및 상호접속 기술을 갖고 또는 갖지 않고 제품 다이를 생성시킬 것이다. 사용자가 해법을 만족시키지 않으면, 구속은 새로운 가중함수를 형성하고 또 제품 다이와 테스트 다이 사이에 회로, 특정 접점 패드, 다이 사이즈 등의 새로운 분할을 생성시키기 위해 조정될 수 있다.

도8은 도6의 디자인 방법론(600)(또는 도1의 디자인 방법론(100))의 변형을 도시한 것이다. 어떤 용도에서는 디자인 방법론(600 또는 100)에 의해 생성된 결과적인 테스트 다이가 ATE, 범용 컴퓨터 또는 기타 제어 로직 또는 시스템과 같은 테스터 또는 호스트 제어기와 통신할 수 있다. 테스터는 예로서 테스트 다이에 의해 실행된 테스트를 개시 및 중지하고, 테스트 다이에 전력을 제공하며, 테스트 다이의 테스트 회로에 테스트 순서를 표시하고, 다중 테스트 다이 사이의 테스트 순 서를 표시하며, 그리고 테스트 다이로부터 수신된 테스트 결과를 목록을 작성하고 보고하는 등을 수행할 수 있다. 테스터는 또한 예로서 웨이퍼 분류 동안 테스트 다이가 개개의 제품 회로 또는 노드를 테스트하는데 사용하거나, 또는 테스터에 의해 제어된 별도의 프로브 카드가 제품 다이를 전체적으로 테스트하는데 사용되는 용도에서 제품 다이를 전체적으로 테스트하는데 사용될 수 있다.

디자인 방법론(800)에서, RTL 분석 및 실증 단계(604)에 공급된 테스트 디자인 데이터는 단계(804 내지 810)에서 결정된다. 단계(808)에서, 테스트는 제품 회로를 테스트하기 위한 테스트 요건(804)과 테스터의 능력(806)의 기술에 응답하여 테스터와 테스트 다이 사이에서 분할된다. 테스트가 (단계(810)에서 결정된 바와 같이) 테스트 다이에 의해 실행되는 것이라면, 테스트는 테스트 디자인 데이터의 일부로서 제품 회로 디자인 데이터와 함께 단계(604)에 제공된다. 그러나 테스트가 테스터에 의해 실행되는 것이라면, 테스트는 테스터를 위해 테스트 파일(812)에 저장된다.

전술한 실시예에 기술된 디자인 방법론은 범용 컴퓨터 또는 워크 스테이션, 또는 고객주문형 CAD 시스템에서 실행될 수 있는 소프트웨어 관례에서 구체화된다. 소프트웨어 관례가 저장되고 실행되는 범용 컴퓨터 시스템(900)의 일 실시예는 도9에 도시되어 있다. 다른 많은 컴퓨터 시스템의 실시예도 사용할 수 있다.

컴퓨터 시스템(900)은 하나 또는 그 이상의 내부 부스(910)와 통신하는 주 메모리(902), 스태틱 메모리(904), 매스(mass) 저장 디바이스(906) 및 프로세서(912)를 갖는 컴퓨터(928)를 포함한다. 주 메모리(902)는 예로서 프로그 램 코드, 시스템 코드 및/또는 하나 또는 그 이상의 각종 디자인 방법론 실시예의 소프트웨어 관례를 저장하는 다이내믹 랜덤 액세스 메모리(DRAM) 또는 기타 휘발성 또는 비휘발성 메모리일 수 있다. 스태틱 메모리(904)는 캐슈(cache) 메모리이거나, 또는 프로그램 코드, 시스템 코드 및/또는 하나 또는 그 이상의 각종 디자인 방법론 실시예의 소프트웨어 관례를 저장하는데 사용될 수 있다. 매스 저장 디바이스(906)는 CDROM, 플로피 디스크, 하드 디스크, 레이저 디스크, 플래시 메모리 카드, 자기 저장 디바이스 등과 같은 임의의 매스 저장 디바이스일 수 있다. 매스 저장 디바이스(906)는 또한 프로그램 코드, 시스템 코드 및/또는 하나 또는 그 이상의 각종 디자인 방법론 실시예의 소프트웨어 관례를 저장할 수 있다. 프로세서(912)는 컴퓨터 시스템(928)에서 데이터 흐름을 통합하는 임의의 제어 로직일 수 있다. 프로세서(912)는 예로서 마이크로프로세서 또는 하나 또는 그 이상의 기타 디지털 신호 프로세싱 디바이스일 수 있다.

컴퓨터(928)는 부스(926) 상의 하나 또는 그 이상의 주변 디바이스(914)와 통신할 수 있다. 주변 디바이스는 디자인 방법론 및/또는 디자인 방법론의 소프트웨어 관례에 의해 생성된 제품 다이와 테스트 다이의 로직 및 회로의 그래픽 구상을 디스플레이하기 위한 디스플레이(914)와, 데이터를 컴퓨터(928)에 입력하기 위한 키보드(916)와, 마우스, 트랙 볼 또는 스틸러스(stylus)와 같은 커서 제어 디바이스(918)와, 임의의 기타 입력 신호를 컴퓨터(928)에 제공하기 위한 신호 생성 디바이스(920)와, 프린터와 같은 하드 카피 디바이스(922)와, 그리고 음향 기록 및 플레이 백 디바이스(924)를 포함한다.

특정 접점 패드

도3 및 도4를 참조하면, 특정 접점 또는 특정 접점 패드(310)는 전체 제품 회로(300)의 기능을 테스트하지 않고 각각 제품 회로(302, 304, 306)에 테스트 입력 데이터를 제공하고, 또 그로부터 신호를 모니터링하기 위해 테스트 회로(402, 404, 406)를 위한 수단을 제공한다. 이 부분의 나머지 부분을 통틀어 특정 접점 패드(310)와 본드 패드(312)를 참조하여 설명하지만, 동일한 기술을 특정 접점 패드(410)와 본드 패드(412) 각각에 동일하게 적용할 수 있다.

특정 접점 패드(310)는 또한 내부 회로(302 내지 306)가 본드 패드(312)를 통해 달리 개별적으로 테스트가능하고 및/또는 접근가능할 때 상기 회로를 테스트하기 위한 수단을 제공한다. 일례로, 제품 회로(302)는 본드 패드(312)를 통해 직접적으로 접근가능하지 않은 매립형 메모리일 수 있다. 어드레스와 입력 데이터 신호는 특정 접점 패드(310)의 다수 상에 제공되어 매립형 메모리에 테스트 패턴을 제공할 수 있고, 또 특정 접점 패드(310)의 다른 그룹은 메모리로부터 데이터 판독을 수신할 수 있다. 매립형 메모리에 테스트 패턴을 제공하는 외부 회로는 임의의 수의 패턴을 제공하여 폴트 범위를 증가시킬 수 있다.

다른 실시예에 있어서, 제품 회로(302)는 비휘발성 메모리 또는 프로그램 가능한 로직과 같은 프로그램 가능한 회로일 수 있다. 데이터는 특정 접점 패드(330)를 통해 내부 회로로 프로그램될 수 있다. 예로서 BIOS 정보, 프로그램 코드 및 시스템 소프트웨어는 집적회로(300)의 제조후에 프로그램 가능한 회로(302)에서 프로그램되거나 새롭게 될 수 있다.

제품 다이(300)에 도시된 바와 같이, 특정 접점 패드(310)는 BIST(308)에 의해 제공된 자극을 테스트하기 위해 내부 회로(306)의 응답을 모니터링하도록 BIST 회로(308)(또는 온-칩 테스트 회로)와 작업할 수 있다. 이것은 부가적인 본드 패드(312)를 추가하지 않거나, 또는 BIST(308)와 통신하기 위해 기존의 본드 패드(312)를 사용하지 않고 실행될 수 있다.

도3에 도시된 바와 같이, 특정 접점 패드(310)는 주변 본드 패드(312)에 의해 둘러싸인 구역 내에 배치된다. 특정 접점 패드(310)는 본드 패드(312)의 소정의 주변 얼라인먼트에 배치되지 않기 때문에, 제품 다이(300)의 사이즈는 특정 접점 패드(310)의 추가에 의해 증가되지 않는다. 다른 실시예로서, 특정 접점 패드(310)의 수와 위치는 제품 다이(300)의 사이즈를 증가시킬 수 있다.

특정 접점 패드(310)는 또한 본드 패드(312) 사이에 삽입될 수 있거나, 또는 본드 패드(312)에 의해 둘러싸인 구역 외부에 위치할 수 있다. 특정 접점 패드(310)가 본드 패드(312) 사이에 삽입되는 일 실시예에 있어서, 제품 다이(300)의 사이즈를 증가시키지 않도록 특정 접점 패드(310)를 본드 패드(312)보다 작게 하는 것이 유익할 수 있다.

특정 접점 패드(310)는 본드 패드(312)보다 작은 사이즈를 포함하는 임의의 사이즈일 수 있다. 특정 접점 패드(310)가 본드 패드(312)보다 작으면, 더 많은 특정 접점 패드가 주변 본드 패드(312)에 의해 규정된 영역 상에서 다이의 사이즈를 증가시키지 않고 제품 다이(300) 상에 배치될 수 있다. 더 많은 수의 특정 접점 패드는 내부 회로에 제공될 수 있는 테스트의 수 및/또는 복잡성을 증가시킬 수 있고, 이에 따라서 테스트의 폴트 범위와 견고성을 증가시킬 수 있다. 일 실시예에서, 본드 패드(312)는 약 100㎛×100㎛(4mil×4mil)이고, 특정 접점 패드는 측면당 약 5㎛ 내지 10㎛이다. 다른 실시예에서, 특정 접점 패드는 측면당 5㎛ 이하이다. 또 다른 실시예에서, 특정 접점 패드는 다이 상의 서로 다른 공간 위치를 수용하기 위하여(예로서 본드 패드(312) 사이 대 본드 패드(312)에 의해 둘러싸인 영역 내), 서로 다른 치수의 각종 프로브 팁, 본드 와이어 또는 땜납 볼을 수용하기 위하여, 또는 테스트 중인 회로의 서로 다른 기능을 수용하기 위하여(즉 출력 신호를 구동시키는 노드는 입력 신호를 제공하기 위한 패드보다 큰 패드를 요구하거나 또는 그 반대를 요구한다), 다른 치수를 갖도록 제조할 수 있다. 특정 접점 패드의 사이즈에 대한 하한선은 프로브 대 패드 얼라인먼트의 정확성과 프로브의 사이즈에 의해 제한될 수 있다.

특정 접점 패드(310)는 대략 사각형, 장방형 또는 그 밖의 임의의 기하학적 형상으로 형성될 수 있다. 특정 접점 패드(310)는 또한 본드 패드(312)와 다른 높이를 가질 수 있다. 특정 접점 패드(310)는 본드 패드 또는 기타 비교적 편평한 전도성 랜딩(landing)을 형성하는데 전형적으로 사용되는 종래의 포토리소그래픽 프로세스로 제조될 수 있다. 일 실시예에서, 특정 접점 패드는 알루미늄, 구리, 금 또는 기타 금속 또는 전도성 재료를 포함하는 하나 또는 그 이상의 금속 층으로 제조될 수 있다.

특정 접점 패드(310)는 집적회로 패키지(예로서 전형적인 플라스틱 및 세라믹 칩 패키지)에 영구히 본딩되는 것이 아니며, 오히려 패드는 테스트 입력 정보( 예로서 어드레스, 제어 또는 데이터 신호)를 수신하거나 또는 내부 테스트 노드 또는 신호를 모니터링하기 위해 사용될 수 있다. 그러나 특정 접점 패드는 (상세히 후술하는 바와 같이) 전기 접점 소자를 수납하기에 충분히 크다. 특정 접점 패드(310)가 패키지에 본딩되지 않으면, 특정 접점 패드(310)는 전형적으로 본드 패드(312)에 의해 요구되는 것보다 상당히 작은 지지 회로를 일반적으로 필요로 한다. 전형적인 본드 패드는 일반적으로 상당한 양의 실리콘 다이를 요구하는 지지 회로를 포함한다. 지지 회로의 예로는 레지스터, 캐패시터 및/또는 다이오드와 같은 정전방전(ESD) 보호 구조물과, 가드 링과 같은 래치-업(latch-up) 방지 회로와, 회로와 신호 라인을 집적 디바이스 외부로 구동시키거나 또는 외부 신호 라인, 로직 또는 전압 중계 회로로부터 수신된 내부 신호를 완충시키기 위한 버퍼와, 그리고 잡음 감소 회로가 있다. 특정 접점 패드(310)는 요구된 지지 회로의 양을 감소시킬 수 있다. 외부 프로브를 특정 접점 패드에 전기 접촉시키고 그로부터 신호를 모니터링하는데 완충은 거의 필요하지 않으며, ESD 보호도 거의 필요없다. 일례로서, I/O 버퍼(320)는 도10에 도시된 바와 같이 내부 테스트 포인트(324)와 특정 접점 패드(312) 사이에 사용될 수 있다. I/O 버퍼는 제어 신호(322)에 의해 제어될 수 있다. I/O 버퍼(320)는 본드 패드를 인쇄 회로 기판 조건에서 중부하를 구동시키는데 필요한 것보다 약 10 내지 100배 약하다. 부가적으로 래치-업 지지 회로 또는 잡음 감소 회로는 거의 필요하지 않다. 예로서, 약한 풀-업 레지스터는 잡음 감소 회로를 위한 각각의 특정 접점 패드에 모두 필요하다. 특정 접점 패드는 일반적으로 본드 패드에 전형적으로 요구되는 지지 회로의 단지 1 내지 50%만을 필요 로 한다.

도3과 도4는 특정 접점 패드(310, 410)가 주변에 위치한 본드 패드(312, 412)에 의해 둘러싸인 구역 내에 배치된 것을 도시한 것이지만, 특정 접점 패드는 또한 기타 제품 다이 또는 테스트 다이 레이아웃 내에 포함될 수 있다. 도11은 C4 또는 플립-칩 배치에서 접점 볼(예로서 땜납 또는 기타 금속 상호접속부)에 본딩하기 위해 LGA 패턴에 정렬된 본드 패드(310)를 포함하는 집적회로(1100)( 제품 다이 또는 테스트 다이)를 도시한 것이다. 그리드 패턴의 내부 또는 외부에 선택적으로 분산된 것은 특정 접점 패드(310)이다. 이 실시예에서, 특정 접점 패드(310)는 본드 패드(312) 또는 접점 볼보다 작게 하여 집적회로(1100)의 사이즈를 지정 수의 본드 패드(312)에 요구된 최소 사이즈보다 크게 할 수 있다. 다른 실시예에서, 특정 접점 패드(310)는 본드 패드(312)의 사이즈와 동일할 수 있다.

도12는 두 개의 본드 패드(312) 사이에 배치된 특정 접점 패드(310)의 단면을 도시한 것이다. 본드 패드(312)는 그에 형성된 접점 볼(1204)을 포함하고, 약 10mils 또는 250㎛의 중심부 사이에서 최소 피치로 전형적으로 이격되어 있다. 접점 볼(1204)의 최소 직경(1208)은 전형적으로 1 내지 3mils의 범위이고, 접점 볼(1204)의 에지 사이의 최소 간격(1206)은 전형적으로 7 내지 9mils이다. 특정 접점 패드(310)는 본드 패드(312) 사이에 꼭 맞는 사이즈이며, 9mils 이하의 폭(1210)을 가질 수 있다. 다른 실시예에서는 특정 접점 패드(310)는 약 1 내지 5mils의 폭을 가질 수 있다. 또 다른 실시예에서는 특정 접점 패드(310)는 1mils 이하의 폭을 가질 수 있다. 특정 접점 패드(310)는 대략적으로 사각형, 장방형 또 는 기타 어떤 기하하적 형상으로 형성될 수 있다. 특정 접점 패드(310)는 또한 본드 패드(312)와는 다른 높이를 가질 수 있다.

도11 및 도12에 도시된 실시예는 소켓 또는 인쇄 회로 기판(PCB)과 인터페이싱하기 위한 핀 또는 접점 볼을 갖는 BGA 패키지, PGA 패키지, C4 패키지 또는 플립-칩 패키지와 같은 LGA 패키지일 수 있다. 특정 접점 패드(310)는 테스트 신호를 수신하거나, 또는 테스트 출력 신호 또는 기타 신호를 프로브, 소켓 또는 인쇄 회로 기판에 제공할 수 있는 부가적인 핀이나 패드일 수 있다.

도12는 또한 (도3에 도시된 바와 같이) 주변 얼라인먼트에 배열된 두 개의 본드 패드(312) 사이에 배치된 특정 접점 패드(310)를 보여준다. 접점 볼(1204)은 본드 패드(312) 상에 형성될 필요가 없다.

도13은 리드-온-센터 패턴에서 행(또는 열)으로서 배열된 본드 패드(312)를 포함하는 집적회로(1300)(제품 다이 또는 테스트 다이)를 도시한 것이다. 리드-온-센터 패턴의 내부 또는 외부에 선택적으로 분산된 것은 전술한 실시예와 같이 집적회로(1300)의 내부 회로(1302, 1304)에 테스트 신호를 제공하거나 그로부터 신호를 모니터링하기 위해 사용할 수 있는 특정 접점 패드(310)이다.

도3과 도4는 제품 회로 블록이나 내부 회로 노드가 특정 접점 패드에 의해 테스트될 수 있거나 모니터링될 수 있는 것을 보여준다. 도14는 시??셜(sequential) 제품 회로(1402, 1404, 1406)가 본드 패드를 사용하거나 또는 사용하지 않고 특정 접점 패드에 의해 또한 테스트될 수 있는 것을 보여준다. 이 실시예에서, 테스트 입력 데이터는 테스트 다이 상의 테스트 회로로부터 특정 접점 패드(1412)와 매립형 메모리(1402)에 제공된다. 다른 실시예에서, 입력 데이터는 본드 패드로부터 제공될 수 있다. 테스트 데이터는 어드레스, 제어 신호(예로서 판독, 서기 등) 및/또는 테스트 패턴을 포함할 수 있다. 테스트 데이터가 메모리(1402) 내의 위치의 어드레스일 것으로 가정하면, 액세스된 어드레스에 저장된 데이터는 I/O 인터페이스(1404)에 제공되어 특정 접점 패드(1413)에 의해 모니터링될 수 있다. 메모리(1402)의 액세스 시간(즉 데이터 아웃을 위한 어드레스)은 I/O 인터페이스(1404)와 I/O 드라이버(1406)와 같은 회로 블록으로 인하여 도입되는 부가적인 시간이 없기 때문에 특정 접점 패드(1412, 1413)에 의해 더욱 정확하게 측정될 수 있다. BIST 회로를 사용하는 종래의 접근방안은 전형적으로 어드레스 신호를 예로서 메모리(1402)에 제공하기 위한 부가적인 온-칩 회로를 포함하고, 이로써 외부 회로는 하나 또는 그 이상의 본드 패드(1416)에서 그 결과를 모니터링할 수 있게 되어 있다. 그러나 이러한 종래의 접근방안은 (특정 접점 패드(1413)와 마찬가지로) 직접적으로 메모리(1402)의 출력을 모니터링할 수 없고, 따라서 메모리(1402)의 실제 액세스 시간을 직접적으로 측정할 수 없다.

메모리(1402)로부터 판독된 데이터에 응답하여, I/O 인터페이스(1404)는 이것을 I/O 드라이버(1406)에 제공하기 전에 데이터를 포맷할 수 있다. I/O 인터페이스(1404)는 특정 접점 패드(1414) 상의 제어 신호를 수신하거나, 또는 I/O 인터페이스(1404) 내의 내부 회로 노드가 특정 접점 패드(1414)에 의해 모니터링될 수 있다. I/O 인터페이스(1404)에 의해 I/O 드라이버(1406)로의 데이터 출력은 특정 접점 패드(1415)에 의해 모니터링될 수 있다. 그러면 I/O 드라이버(1406)는 데이 터를 본드 패드(1416)에 구동시킬 수 있다.

특정 접점 패드(1413, 1415)와 본드 패드(1416)는 메모리(1402), I/O 인터페이스(1404) 및 I/O 드라이버(1406) 각각의 출력을 모니터링하는데 사용할 수 있기 때문에, 본드 패드(1416)에서 수신된 오류 데이터는 고장의 원인이 되는 회로와 격리시킬 수 있다. 어드레스가 예로서 메모리(1402)에 제공되어 있는 종래의 BIST 기법에서, 본드 패드(1416)에서 수신된 오류 데이터의 출처는 밝혀지지 않고 있다.

도14에 도시된 실시예는 매립형 메모리(1402)에 어세싱 데이터의 특정 예를 포함하고 있는데, 이 예는 일련의 임의의 다른 회로 블록으로부터 신호를 도입하고 모니터링하는데 또한 적용된다.

특정 접점 패드는 또한 고장을 격리시키는데 사용할 수 있을 뿐 아니라 예비 회로를 고장 회로에 대체하여 사용할 수 있게 해준다. 도16은 고장 회로 블록을 확인하고, 또 예비 회로를 고장 회로 블록에 대체할 수 있도록 하기 위해 특정 접점 패드를 이용한 테스트 다이 상의 테스트 회로의 일 실시예를 도시한 것이다. 이 실시예는 매립형 메모리에서 어세싱 데이터의 예를 다시 사용하지만, 그러나 회로의 하나가 예비 회로를 갖고 있는 일련의 회로로 연장될 수 있다.

도16은 결함성 I/O 인터페이스(1404)를 대체할 수 있는 예비 I/O 인터페이스(1405)를 포함한다. 메모리(1402)의 출력은 I/O 인터페이스(1404, 1405) 양자에 제공된다. I/O 인터페이스(1404)의 출력은 특정 접점 패드(1415)를 통해 테스트 다이에 의해 모니터링될 수 있고, 예비 I/O 인터페이스(1405)의 출력은 특정 접점 패드(1417)를 통해 테스트 다이에 의해 모니터링될 수 있다. I/O 인 터페이스(1404)의 출력이 I/O 인터페이스(1404)가 정확히 작동되고 있다는 것을 표시하는 것으로 예상되는 경우, 멀티플렉서(1408, multiplexer)가 라인(1421) 상의 제어 신호에 의해 배치되어 라인(1423) 상의 신호가 I/O 드라이버(1406)에 제공될 수 있다. 그러나 I/O 인터페이스(1404)의 출력이 I/O 인터페이스(1404)의 상태가 나쁘다는 것을 표시하는 것으로 예상되지 않고, 예비 I/O 인터페이스(1405)의 출력이 예상되는 경우, 멀티플렉서(1408)가 라인(1423) 상의 제어 신호에 의해 배치되어 라인(1425) 상의 신호가 I/O 드라이버(1406)에 제공될 수 있다. 멀티플렉서(1408)에 의한 신호 출력은 특정 접점 패드(1419)를 통해 모니터링될 수 있다.

라인(1423) 상의 제어 신호는 스위치(1410)에 의해 적절한 전압 레벨 또는 로직 상태로 구동될 수 있다. 토글(TOGGLE) 신호에 응답하여, 전압 V3 또는 V2는 특정 접점 패드(1417, 1415)에서의 신호의 모니터링에 응답하여 선택될 것이다. 토글 신호는 다른 특정 접점 패드 또는 본드 패드를 통해 테스트 다이 상의 테스트 회로에 의해 제어될 수 있다.

도15는 도16의 스위치(1410)의 일 실시예인 스위치(1500)를 도시한 것이다. 스위치(1410)의 다른 실시예도 사용할 수 있다. 스위치(1500)는 접지에 결합된 게이트와, 전원 공급기 VDD에 결합된 소스와, 신호 라인(1421)에 결합된 드레인을 포함함으로써 온-스테이트로 바이어싱된 PMOS 트랜지스터를 포함한다. 스위치(1500)는 또한 신호 라인(1421)과 접지 사이에 결합된 퓨즈 소자(1504)를 포함한다. 퓨즈 소자는 금속 퓨즈, 저항 퓨즈 또는 메모리 소자일 수 있다. 퓨즈(1404)가 토글 신호에 응답하여 단락되면, 신호 라인(1421)은 VDD를 향하여 당겨지고, 라인(1425) 상의 신호는 예로서 멀티플렉서(1408)에 의해 출력된다. 퓨즈(1504)가 단락되지 않으면, 신호 라인(1421)은 퓨즈(1504)에 의해 접지를 향하여 당겨지고, 라인(1423) 상의 신호는 예로서 멀티플렉서(1408)에 의해 출력된다. 퓨즈(1504)는 레이저 펄스 또는 전기 전류의 사용을 포함한 다수의 잘 알려진 기법을 사용하여 단락시킬 수 있다. 일 실시예에서, 특정 접점 패드는 퓨즈(1504)를 단락시키는 전기 전류를 제공하도록 사용될 수 있다.

도17은 도16의 예비 안의 다른 실시예를 도시한 것이다. 도17에서 퓨즈(1702, 1704, 1706)의 그룹은 I/O 인터페이스 전후에 포함될 수 있다. I/O 인터페이스 중 하나가 결함이 있는 것으로 확인되면, 이것은 적절한 퓨즈 그룹에서 격리될 수 있다. 예로서, I/O 인터페이스(1404)는 결함이 있고, I/O 인터페이스(1405)는 정상적인 기능이면, 퓨즈 그룹(1704, 1708)은 I/O 인터페이스(1404)를 절연시키도록 단락될 것이다. 퓨즈 그룹(1704, 1708)은 퓨즈 그룹(1704, 1708)을 통해 막대한 양의 전류를 흐르게 하는 하나 또는 그 이상의 신호를 제공하는 특정 접점 패드(도시되지 않음)를 통해 단락될 수 있다. 퓨즈를 단락시키는 다른 수단도 사용할 수 있다.

도3과 관련하여 상기에서 검토한 바와 같이, 특정 접점 패드는 제품 회로를 테스트하기 위해 온-칩 테스트 회로와 함께 사용할 수 있다. 도18은 하나 (또는 그 이상의)의 특정 접점 패드(1810)를 클록 신호, 리세트 신호(reset signal), 이네이블 신호(enable signal) 또는 기타 제어 신호를 BIST(1802)에 제공하기 위해 사용하는 일 실시예를 도시한 것이다. 이에 응답하여 BIST(1802)는 하나 또는 그 이상의 테스트 신호를 내부 회로(1804) 및/또는 내부 회로(1806)에 제공한다. 내부 테스트의 결과는 다음에 본드 패드(1808)(또는 이와는 달리 다른 특정 접점 패드에서)에서 모니터링될 수 있다. 다른 실시예로서, 특정 접점 패드는 또한 이네이블 신호 또는 클록 신호를 임의의 다른 내부 회로에 제공하기 위해 사용할 수 있다.

이와 유사하게, 도19에 도시된 바와 같이, 하나(또는 그 이상의)의 특정 접점 패드(1910)는 클록 신호, 리세트 신호, 이네이블 신호 또는 기타 제어 신호를 SCAN 회로의 시프트(shift) 레지스터 소자(1906, 1908)에 제공하기 위해 사용될 수 있다. SCAN 회로는 SCAN 입력 데이터 SI를 수신하고 SCAN 출력 데이터 SO를 각각 제공할 수 있는 본드 패드(1906, 1908)(또는 이와는 달리 하나 또는 그 이상의 특정 접점 패드) 사이에 결합될 수 있다.

일 실시예로서, 하나 또는 두 개의 패드(1212)는 특정 접점 패드일 수 있다. 이것은 SCAN 회로의 위치와 사용에 큰 디자인 융통성을 제공할 수 있다. 예로서 이것은 가변하는 사이즈와 복잡성을 가진 다중 SCAN 구역 또는 회로가 각종 다른 내부 회로 또는 회로의 블록을 테스트하는데 사용될 수 있도록 해준다.

테스트 방법론과 테스트 장치

상기에서 설명한 디자인 방법론 중 하나에 의해 생성된 테스트 다이는 각종 테스트 조립체를 사용하여 제품 다이의 신호를 테스트하거나 모니터링하는데 사용할 수 있다.

도20은 테스트 다이(2010)에 의해 제품 다이(2011)의 웨이퍼 레벨 분류 테스트를 실행하기 위한 테스트 장치(2000)의 일 실시예의 단면도를 도시한 것이다. 제품 다이(2011)는 도3의 제품 다이(300)일 수 있고, 테스트 다이(2010)는 도4의 테스트 다이(400)일 수 있다.

테스트 장치(2000)는 상호접속 및 지지 기판(2008), 테스트 다이(2010) 및 제품 다이(2012)를 포함한다. 상호접속 및 지지 기판(2008)은 테스트 다이(2010)와 호스트(2002) 사이에 전기적 상호접속을 제공한다. 기판(2008)은 또한 테스트 다이(2010)를 위한 구조적 지지를 제공한다. 기판(2008)은 전기적 상호접속 및 지지 기능을 수행하는 하나 또는 그 이상의 인쇄 회로 기판일 수 있다. 기판(2008)은 또한 웨이퍼(2012)를 지지하는 구조물(예로서 웨이퍼 프로버 또는 척(도시되지 않음))에 부착될 수 있다.

호스트(2002)는 기판(2008)을 통해 테스트 다이(2010)와 통신한다. 호스트(2002)는 테스트를 개시하고 중지하며, 테스트의 결과를 목록을 작성하고 또 이것을 사용자에 디스플레이하기 위해 신호를 전송하거나, 또는 기타 테스트 데이터를 테스트 다이(2010)에 전송하기 위해 신호를 전송할 수 있다. 범용 컴퓨터, ATE 또는 기타 임의의 제어 로직을 포함하는 임의의 타입의 호스트도 사용할 수 있다.

테스트 다이(2010)는 특정 접점 패드(2006)와 본드 패드(2004)를 포함하고, 이 위에 스프링 접점 소자(2020, 2018)가 배치되어 있다. 제품 다이(2011)는 다른 제품 다이(2011)를 포함할 수 있는 웨이퍼(2012) 상에 형성된다. 웨이퍼(2012)는 진공 척(도시되지 않음)과 같은 적합한 지지 구조물 상에 배치될 수 있다.

스프링 접점 소자(2018)는 테스트 다이(2010)가 제품 다이(2012)를 향하여 압박되면, 본드 패드(2004)와 본드 패드(2014) 사이에 전기 접속을 제공하기 위해 소정의 얼라인먼트에 형성된다. 스프링 접점 소자(2020)는 테스트 다이(2010)가 제품 다이(2012)를 향하여 압박되면, 특정 접점 패드(2004)와 특정 접점 패드(2016) 사이에 전기 접속을 제공한다. 일 실시예로서, 접점 소자(2018)는 그리드 어레이에 배열되어 대응 그리드 어레이 패턴에서 다이(2011) 상에 배열된 본드 패드(2014)와 접촉할 수 있다. 스프링 접점 소자(2020)는 그리드 어레이 패턴의 외부의 소정의 그리드 어레이에 정렬되어 배열되거나, 또는 그리드 어레이 패턴 내에 산재되어 배열되어 다이(2011) 상의 대응 특정 접점 패드(2016)와 전기 접촉을 할 수 있다. 이와는 달리 스프링 접점 소자(2018)는 주변 패턴에 배열되어 대응 주변 패턴에서 다이(2011) 상에 배열된 본드 패드(2014)와 접촉할 수 있다. 스프링 접점 소자(2020)는 주변 패턴의 외부의 소정의 주변 패턴 내에 정렬되어 배열되거나, 또는 주변 패턴에 의해 둘러싸인 구역 내에 정렬 배열되어 다이(2011) 상의 대응 특정 접점 패드(2016)와 전기 접촉을 할 수 있다. 또 다른 실시예로서, 스프링 접점 소자(2018)는 리드-온-센터 배치로 배열되어 대응 리드-온-센터 본드 패드(2014)와 정렬될 수 있고, 스프링 접점 소자(2020)는 리드-온-센터 배치의 내부 또는 외부에 배열되어 대응 특정 접점 패드(2016)와 정렬될 수 있다. 또 다른 실시예로서, 본드 패드(2014)와 특정 접점 패드(2016)는 다른 얼라인먼트로 배열될 수 있다.

테스트 다이(2010)가 제품 다이(2011)를 향하여 압박되어 그와 접촉하면, 하나 또는 그 이상의 제품 회로는 테스트 다이(2010)의 테스트 회로에 의해 동시에 또는 연속적으로 테스트될 수 있다. 제품 다이(2011)는 전체적으로 테스트될 수 있다. 웨이퍼(2012)는 많은 제품 다이(2011)를 포함할 수 있고, 테스트 다이(2010)는 웨이퍼(2012)를 가로질러 단계지어 각각의 제품 다이를 테스트할 수 있다. 도21에 도시된 다른 실시예에서, 다중 테스트 다이(2010)는 테스트 효율을 증가시키기 위해 웨이퍼(2012) 상의 다중 제품 다이(2011)를 평행하게 테스트하도록 사용할 수 있다. 도21의 테스트 방법론은 테스트 다이의 웨이퍼(2009)가 대응 제품 다이의 웨이퍼(2012)를 동시에 테스트하도록 연장될 수 있다.

도20은 테스트 다이(2010)가 접점 소자(2018, 2020)를 포함하여 본드 패드(2014)와 특정 접점 패드(2016) 양자와 각각 통신하는 것으로 도시되어 있지만, 다중 독립 테스트 다이를 특정 접점 패드(2016) 및/또는 본드 패드(2014)를 프로빙하기 위해 사용할 수 있다. 예로서 스프링 접점 소자(2018)가 부착된 본드 패드(2018)를 포함하는 제1 테스트 다이(2010)는 제품 다이(2011)의 본드 패드(2014)와 접촉시키는데 초기에 사용할 수 있다. 제1 테스트 다이는 제품 다이(2011)를 전체적으로 기능적으로 테스트할 수 있다. 이어서 제2 테스트 다이(2010)는 특정 접점 패드(2006)와 스프링 접점 소자(2020)를 포함하는 것으로 사용할 수 있다. 제2 테스트 다이는 제품 다이(2011)의 하나 또는 그 이상의 제품 회로를 동시에 또는 연속적으로 테스트하는데 사용할 수 있다. 다른 실시예로서, 다중 테스트 다이는 스프링 접점 소자(2018, 2020)의 혼합체를 갖는 것으로 사용할 수 있다. 테스 트 다이의 수와 구성은 전술한 디자인 방법론의 한가지 또는 그 이상에 의해 결정된다.

다른 실시예로서, 스프링 접점 소자(2018, 2020)는 도22에 도시된 바와 같이 다이(2011) 상의 본드 패드(2014)와 특정 접점 패드(2016)에 부착될 수 있다. 또 다른 실시예로서, 스프링 접점 소자(2018 또는 2020)의 일부는 테스트 다이(2010)에 부착되고, 일부는 다이(2011)에 부착될 수 있다.

본드 패드(2014)와 특정 접점 패드(2016)는 또한 서로 다른 높이를 가질 수 있다. 예로서 도22에 도시된 바와 같이, 본드 패드(2014)는 특정 접점 패드(2016)보다 작을 수 있다(또는 그 반대). 이 실시예에서, 프로브(2018, 2020)는 다른 깊이로(또는 다른 높이로) 연장될 수 있다. 즉 프로브(2020)는 프로브(2018)보다 낮게 연장되어 특정 접점 패드(2016)와 접촉할 수 있다. 또 다른 실시예에서, 테스트 다이(2010)의 본드 패드(2004)와 특정 접점 패드(2006)는 다른 높이일 수 있다.

도24는 도20 내지 도23의 스프링 접점 소자(2018, 2020)의 일 실시예인 스프링 접점 소자(2400)의 측단면도이다. 스프링 접점 소자(2400)는 베이스(2402), 연장된 탄성 부재(2404), 연장된 접점 팁 구조물(2406) 및 피라미드형 접점 특징부(2408)를 포함한다. 스프링 접점 소자의 다른 많은 실시예는 본 발명에서 참조하고 있으며, 공히 소유된 1995년 9월 21일자 출원된 미국 특허원 제 08/526, 246호, 1995년 11월 15일자 출원된 미국 특허원 제 08/558, 332호, 1997년 1월 24일자 출원된 미국 특허원 제 08/789, 147호, 1997년 3월 17일자 출원된 미국 특허원 제 08/819, 464호 및 1998년 11월 10일자 출원된 미국 특허원 제 09/189, 761호 에 기재된 것을 포함하여 사용할 수 있다.

구조물(2406)은 임의의 형상일 수 있다. 도25는 부재(2404)에 접촉하기 위한 비교적 넓은 단부와, 피라미드형 접촉 특징부(2408)를 지지하기 위한 비교적 좁은 단부를 포함하는 구조물의 일 실시예이다.

도26은 피라미드형 접점 특징부(2408)의 일 실시예를 도시한 것이다. 다른 형상도 사용할 수 있다. 특징부(2408)는 플립-칩 프로브 카드 기술의 외팔보형 프로브의 전형적인 텅스텐 프로브 팁과 C4의 접점 볼보다 상당히 작은 것이 유익하다. 피라미드형 접점 특징부(2408)의 팁은 약 1 내지 5㎛의 길이(2414)와 폭(2416)을 가질 수 있다. 다른 실시예에서는 길이(2414)와 폭(2416)이 ㎛ 이하의 수치일 수 있다. 접점(2408)의 작은 사이즈는 특정 접점 패드가 본드 패드보다 작아질 수 있도록 해준다. 상기한 바와 같이, 특정 접점 패드가 본드 패드보다 작으면, 특정 접점 패드는 다이 사이즈를 증가시키지 않고 제품 회로(2011)와 같은 집적회로에 부가될 수 있다. 부가적으로 작은 특정 접점 패드는 땜납 볼의 본드 패드 사이에 놓일 수 있다.

도43A와 도43B는 미국 특허원 제 09/189, 761호에 기재된 스프링 접점 소자의 다른 실시예를 각각 측면도와 사시도로 도시한 것이다. 스프링 접점 소자(4300)는 기판(4306)에 결합되어 있고, 연장된 탄성 부재(4304), 팁 구조물(4308) 및 블레이드(4302)를 포함한다. 블레이드(4302)는 본드 패드 또는 특정 접점 패드에 전기 접촉을 이루는데 사용된다. 블레이드(4302)는 블레이드(4302)가 패드의 상면을 절단하거나, 슬라이싱하거나, 또는 관통시킬 수 있기 때문에 접촉된 본드 또는 특정 접점 패드에 우수한 전기 접속을 제공하기 위해 사용하는데 유익하다. 블레이드(4302)는 팁 구조물(43A) 상에 실질적으로 수평으로 배치될 수 있고, 아니면 임의의 다른 방향도 가능하다.

도44A와 도44B는 스프링 접점 소자의 팁 구조물 상에 블레이드를 사용한 다른 실시예의 사시도와 단면도이다. 블레이드(4400)는 팁 구조물(4406) 상에 배치된 여러개의 높이를 갖는 블레이드이다. 블레이드(4400)는 팁 구조물(4406)의 전방 에지를 향하는 주 블레이드(4402)와, 팁 구조물(4406)의 후방을 향하는 후 블레이드(4404)를 갖는다.

도45는 팁 구조물(4500) 상에 형성된 다른 블레이드 구조물의 사시도이다. 도45의 블레이드는 실질적으로 장방형인 베이스(4502)와 실질적으로 삼각형인 형상(4504)을 갖는 것으로 형성되어 있다.

도27은 제품 다이(2011)의 웨이퍼 레벨 분류 테스트를 실시하기 위한 다른 실시예인 테스트 장치(2700)를 도시한 것이다. 이 실시예에서, 두 개(또는 그 이상)의 테스트 다이(2010)는 단일 제품 다이(2011)의 다른 제품 회로를 동시에 또는 연속해서 테스트하는데 사용될 수 있다. 단일 제품 다이를 테스트하는데 다중 테스트 다이를 사용하면, 본드 패드(2014)와 특정 접점 패드(2016)의 물리적 맵핑(mapping) 또는 위치는 다이 테스트를 테스트하거나 제품 다이(2011)의 제품 회로를 모니터링하는 주 결정인자가 된다. 각각의 테스트 다이는 테스트 다이에 의해 테스트를 실시하는데 필요한 모든 접점과 접촉해야 한다.

장치(2700)의 다중 테스트 다이는 전술한 디자인 방법론에 의해 생성될 수 있다. 예로서, 제품 다이(2011)의 제품 회로를 테스트하는데 요구되는 테스트 회로는 서로 다른 프로세스 기술(예로서 BiCMOS 대 CMOS)에서 실행되는 것이 최선이고, 이에 따라서 서로 다른 프로세스 기술로부터 테스트 회로를 지지하기 위하여 서로 다른 테스트 다이를 생성시킬 수 있다는 것이 (예로서 도6의 소프트웨어 수단(608)에 의해) 결정될 수 있다. 다른 예로서, 소프트웨어 수단(608)은 필요한 테스트 회로의 일부가 제1 테스트 다이 상의 아날로그 회로에서 최상으로 실행되고, 그 밖의 테스트 회로는 제2 테스트 다이 상의 디지털 회로에서 최상으로 실행되는 것을 결정할 수 있다.

도28은 다른 테스트 장치(2800)를 도시한 것으로서, 두 개(또는 그 이상)의 제품 다이(2011)는 단일 테스트 다이(2010)에 의해 테스트된다. 이 실시예에서, 단일 테스트 다이는 양자의 제품 다이 상에서 (동시에 또는 비동시에) 실행될 수 있는 테스트를 포함할 수 있다. 일 실시예로서, 테스트 다이(2010)는 복제 신호를 다중 제품 다이(2011)에 제공하기 위한 다중 상호접속 포인트 또는 패드를 갖는 하나의 테스트 회로를 포함할 수 있다. 다른 실시예로서, 테스트 다이(2010)는 다중 제품 다이를 접촉시키기 위한 다중 복제 테스트 회로를 포함할 수 있다. 이와는 달리 각각의 제품 다이(2011)는 단일의 테스트 다이(2010)에 의해 테스트될 수 있는 유일한 회로를 포함할 수 있다.

도29의 테스트 장치(2900)는 다중 제품 다이(2011)를 다중 테스트 다이(2010)로 테스트하기 위하여 층계 접근방안의 일 실시예를 보여준다. 도29에 도시된 바와 같이, 각각의 제품 다이(2010)는 별도의 테스트 다이(2010)에 의해 테 스트될 수 있다. 테스트 다이(2902)는 호스트(2002)와 통신하며, 다중 테스트 다이(2010)를 지지하거나 제어하는 층계의 제2 레벨이다. 예로서 테스트 다이(2902)는 모든 테스트 다이(2010)에 의해 통상 사용된 회로를 포함하는 공용 리소스(resource)일 수 있다. 예로서 테스트 다이(2010)의 사이즈를 감소시키기 위하여 상기 공용 회로를 테스트 다이(2902)로 이동시키는 것이 유익할 수 있다. 예로서 자동화 패턴 생성기(APG) 회로 또는 기타 테스트 벡터 생성 또는 저장 회로는 테스트 다이(2902)로 이동할 수 있으며, 다중 테스트 다이(2011) 각각에 의해 공용으로 될 수 있다. 테스트 다이(2010)는 다음에 테스트 다이(2902)에 의해 제공된 패턴을 위한 포맷터, 드라이버 및 타이밍 생성기를 간단히 포함할 수 있다. APG 회로는 다음에 테스트 다이(2010) 각각에서 복제될 필요가 없다.

테스트 다이(2902)는 공용 테스트 패턴을 테스트 다이(2010) 각각에 동시에 제공함으로써 모든 테스트 다이(2010)를 동시에 지지할 수 있거나, 또는 테스트 다이(2902)는 조정 기능을 수행할 수 있고 또 테스트 또는 패턴을 하나 또는 그 이상의 테스트 다이(2011)에 선택적으로(예로서 연속적으로) 제공할 수 있다.

상기한 디자인 방법론은 테스트 회로를 하나 또는 그 이상의 테스트 다이로 분할하는 것이 유익할 때를 결정할 수 있다. 예로서 비교적 큰 회로(예로서 APG)는 하나 이상의 테스트 다이에 의해 공용될 수 있는 경우, 회로는 공용 테스트 다이(2902)로 이동하여 각각의 테스트 다이(2010)의 다이 사이즈를 감소시킬 수 있다.

도30은 또한 공용 테스트 다이(2902)를 포함하는 테스트 장치(3000)를 도시 한 것이다. 이 실시예에서, 각각의 테스트 다이(2010)는 대응 제품 다이(2011)에 제공되고, 다른 테스트를 각각의 제품 다이에 제공한다. 그러나 테스트 다이(2902)는 제품 다이(2011)의 각각에 의한 사용을 위해 공용 테스트 또는 테스트 패턴을 테스트 다이(3002)에 동시에 또는 조정된 형태로 제공하는데 사용될 수 있다.

도21 내지 도28에 도시된 실시예는 상기한 디자인 방법론에 따라 디자인된 하나 또는 그 이상의 테스트 다이 및 하나 또는 그 이상의 제품 다이를 (접점 구조물(2018, 2020)을 통해) 직접적으로 전기 접속시킨다. 도31은 테스트 다이(3104)에 의해 제품 다이(3111)의 웨이퍼 레벨 분류 테스트를 실시하기 위한 테스트 장치(3100)를 도시한 것이다. 테스트 다이(3104)는 콘택터(3108)와 상호접속 기판(3106)을 통해 제품 다이(3110)에 간접적으로 전기 접속되어 있다. 콘택터(3108)는 캘리포니아주 리버모어 소재의 폼팩터, 인크. 와 커넥티컷 브룩필드 소재의 웬트워쓰 라보라토리즈에 의해 제공된 것과 같은 에폭시 링 프로브 카드, 멤브레인 프로브 카드 또는 임의의 타입의 프로브 카드 장치와 같은 임의의 타입의 프로브 카드일 수 있다.

테스트 다이(3104)는 상기한 디자인 방법론에 의해 생성된 도4의 테스트 다이(400)와 같은 하나 또는 그 이상의 테스트 다이일 수 있다. 제품 다이(3111)는 또한 상기한 디자인 방법론에 의해 생성된 도3의 제품 다이(300)와 같은 하나 또는 그 이상의 제품 다이일 수 있다. 제품 다이(3111)는 다른 제품 다이(3111)를 포함할 수 있는 웨이퍼(3110) 상에 형성된다. 웨이퍼(3110)는 진공 척(도시되지 않음) 과 같은 적합한 지지 구조물 상에 배치될 수 있다. 제품 다이(3111)는 또한 접점 소자(3112)를 수용하기 위한 본드 패드(3114)와 특정 접점 패드(3116)를 포함한다. 접점 소자(3112)는 외팔보형 프로브 니들, 멤브레인 프로브 카드의 접점 볼, 전술한 스프링 접점 소자 또는 기타 임의의 전기 접촉 소자를 포함할 수 있다.

상호접속 기판(3106)은 테스트 다이(3104)와 콘택터(3108) 사이에 전기 상호접속을 제공한다. 도31에 도시된 바와 같이, 테스트 다이(3104)는 기판(3106)의 상면(3120)에 배치될 수 있다. 이와는 달리 테스트 다이(3104)는 기판(3106)의 저면(3122)에 배치될 수 있다. 또 다른 실시예로서, 테스트 다이(3104)는 콘택터(3108) 상에 직접 배치될 수 있다.

상호접속 기판(3106)은 충분한 루팅(routing)을 포함할 수 있고, 콘택터(3108)는 테스트 다이(3104)를 하나 이상의 제품 다이(3111)에 전기 접속시키기 위하여 충분한 수의 접점 소자(3112)를 포함할 수 있다. 예로서 제품 다이의 전체 웨이퍼는 하나 또는 그 이상의 테스트 다이에 의해 동시에 테스트될 수 있다.

일 실시예로서, 테스트 다이(3104)는 기판(3104) 상에 실장되어 기판(3106)에 본딩 아웃된 본드 패드와 특정 접점 패드를 가질 수 있거나, 또는 먼저 적합한 반도체 패키지(예로서 표면 실장, DIP 또는 LGA, C4 또는 플립-칩 패키지)로 패키징된 다음 기판(3106)에 전기 접속될 수 있다.

기판(3106)은 또한 테스트 다이(3104)와 콘택터(3108)를 위한 구조적 지지를 제공한다. 기판(3106)은 전기적 상호접속과 지지 기능을 수행하는 하나 또는 그 이상의 인쇄 회로 기판일 수 있고, 웨이퍼(3110)를 지지하는 구조물(예로서 웨이퍼 프로버 또는 척(도시되지 않음))에 부착될 수 있다.

호스트(3102)는 테스트 다이(3104)와 통신한다. 호스트(3102)는 테스트를 개시하고 중지시키기 위하여, 테스트의 결과를 목록을 작성하고 이것을 사용자에게 디스플레이하기 위하여, 또는 기타 테스트 데이터를 테스트 다이(3104)에 보내기 위하여 신호를 전송할 수 있다. 개인용 컴퓨터, ATE, 또는 기타 임의의 제어 로직을 포함하는 임의의 타입의 호스트도 사용할 수 있다.

도32는 콘택터(3108)가 프로브 카드(3120)를 포함하는 테스트 장치(3100)의 일 실시예인 테스트 장치(3200)를 도시한 것이다. 테스트 장치(3200)는 테스트 헤드(3204)와 프로브 카드 장치(3210)를 포함한다. 프로브 카드 장치(3213)는 상호접속 기판(1306)(예로서 테스트 로드 기판), 테스트 다이(3104) 및 프로브 카드(3210)를 포함한다. 테스트 다이(3104)는 기판(3106)의 저면이나 프로브 카드(3210) 자체 상에 배치될 수 있다.

프로브 카드(3210)는 제품 다이(3111)에 신호를 제공하고 또 그로부터 신호를 수신하는 외팔보형 프로브(3220)를 포함하는 외팔보형 또는 니들 프로브 카드이다. 프로브(3220)는 텅스텐을 포함하는 어떤 적합한 전도성 재료로 구성될 수 있다. 도33에서 프로브 카드(3220)의 평면도에 도시된 바와 같이, 프로브(3220)는 테스트 다이(1304) 상의 테스트 회로와 접촉하는 접점 핀 또는 포인트(3304)에 접속되어 있다. 프로브 카드(3210)는 하나 또는 그 이상의 고정 핀(3302), 스크류 또는 기타 고정 수단을 통해 기판(3106)에 고정될 수 있다.

프로브(3220)는 프로브 장치(3213)가 제품 다이(3111)를 향하여 압박될 때 특정 접점 패드(1316)에 접촉하도록 제공된다. 다른 실시예로서, 별도의 프로브 카드는 제품 회로를 특정 접점 패드(1316)의 프로빙에 의해 초기 테스트하는데 사용할 수 있고, 이어서 제품 디바이스(3111)를 본드 패드(1314)의 프로빙에 의해 전체적으로 테스트하는데 사용할 수 있다.

도34는 프로브가 하나 또는 그 이상의 특정 접점 패드(3116)와 하나 또는 그 이상의 본드 패드(3114)를 프로빙하기 위해 동일한 프로브 카드(3410) 상에 포함될 수 있는 다른 실시예를 보여준다. 이 실시예에서, 프로브(3220)는 프로브(3218)가 본드 패드(3114)에 신호를 제공하거나 그로부터 신호를 수신하는 것과 동일한 시간 또는 다른 시간에 특정 접점 패드(3116)에 신호를 제공하거나 그로부터 신호를 수신할 수 있다. 프로브(3118)는 본드 패드(3114)의 얼라인먼트에 대응하는 소정의 얼라인먼트에 형성된다. 도35의 프로브 카드(3410)의 평면도에 도시된 바와 같이, 프로브(3118)는 제품 다이(3111) 상의 주변 본드 패드(3114)에 접촉하게 되는 비교적 장방형인 형상을 이룬다. 프로브(3120)는 프로브(3118)의 동일한 소정의 얼라인먼트에 일반적으로 배치되지 않으며, 오히려 프로브(3118)( 및 본드 패드(3114))에 의해 둘러싸인 구역 내로 연장된다. 다른 실시예로서, 프로브(1320)는 프로브(3118)에 의해 둘러싸인 구역의 외부에 존재하거나, 또는 프로브(3118)와 본드 패드(3114)를 갖는 동일한 소정의 얼라인먼트에 배치될 수 있다. 또 다른 실시예로서, 프로브(3118)는 리드-온-센터 배치로 배열되거나, 또는 제품 다이(3111) 상의 본드 패드(3114)의 유사 배치와 정렬되기 위하여 임의의 다른 소정의 배치로 배열될 수 있으며, 프로브(3120)는 대응 특정 접점 패드(3116)와 정렬되기 위하여 프로브(3118)의 배치 내에 또는 외부에 배열될 수 있다. 또 다른 실시예로서, 본드 패드(3114)와 특정 접점 패드(3116)는 임의의 다른 얼라인먼트에 배열될 수 있다.

프로브 카드(3410)는 기판(3104)과 프로브(3218, 3220) 사이에 전기 접속을 제공하는 하나 또는 그 이상의 접점 핀(3502)을 포함한다. 테스트 다이(3104)는 (도33에 도시된 바와 같이) 프로브 카드(3410) 상에 배치되거나, 또는 프로브 카드(3410)의 외부(기판(3106) 상에서와 같이)와 핀(3502)에 와이어링되거나 상호접속 포인트(3304)에 직접적으로 와이어링된 전기 접속부의 외부에 배치될 수 있다.

도32 내지 도35에 도시된 실시예에서, 본드 패드(3114)와 특정 접점 패드(3116)는 서로 다른 높이를 갖는다. 예로서 본드 패드(3114)는 특정 접점 패드(3116)보다 클 수 있다(혹은 그 반대일 수 있다). 이 실시예에서, 프로브(3118, 3220)는 서로 다른 깊이로 연장될 수 있다. 즉 프로브(3120)는 특정 접점 패드(3116)와 접촉을 이루기 위해 프로브(3118)보다 낮게 연장될 수 있다.

도36은 테스트 장치(3100)의 다른 실시예인 테스트 장치(3600)를 도시한 것이다. 테스트 장치(3600)는 테스트 헤드(3204)와 프로브 카드 장치(3613)를 포함한다. 프로브 카드 장치(3613)는 상호접속 기판(3106), 테스트 다이(3104) 및 멤브레인 프로브 카드(3620)를 포함한다. 멤브레인 프로브 카드(3620)는 제품 다이(3111)와 접촉하도록 압박될 때 본드 패드(3114)와 특정 접점 패드(3116) 각각에 신호를 제공하거나 그로부터 신호를 수신하는 접점 볼(3618, 3620)을 포함한다. 접점 볼 또는 프로브(3618, 3620)는 땜납을 포함하는 임의의 적합한 전도성 재료로 구성될 수 있다.

도37의 프로브 카드(3610)의 평면도에 도시된 바와 같이, 접점 볼(3618)은 대응 그리드 어레이 패턴에 배열된 본드 패드(3114)와 접촉하기 위해 그리드 어레이에 배열될 수 있다. 접점 볼(3620)은 그리드 어레이 패턴 외부의 소정의 그리드 어레이와 정렬되거나, 또는 도37에 도시된 바와 같이 그리드 어레이 패턴 내에 분산되어 대응 특정 접점 패드(3116)를 제품 다이(3110)에 정합시킬 수 있다. 이와는 달리 도38에 도시된 바와 같이, 접점 볼(3618)은 대응 주변 패턴에 배열된 본드 패드(3114)와 접촉하기 위하여 주변 패턴에 배열될 수 있다. 접점 볼(3620)은 주변 패턴 외부의 소정의 주변 패턴에 배열되거나, 또는 도38에 도시된 바와 같이 주변 패턴 내에 배열되어 특정 접점 패드(3116)와 정렬될 수 있다. 또 다른 실시예에서, 접점 볼(3618)은 제품 다이(3110) 상의 리드-온-센터 본드 패드와 정렬하기 위해 리드-온-센터 배치에서 배열될 수 있고, 접점 볼(3620)은 대응 특정 접점 패드와 정렬하기 위해 리드-온-센터 배치 내 또는 외부에 배열될 수 있다.

다른 실시예로서, 접점 볼(3620)은 전술한 스프링 접점 소자로 대체할 수 있다. 이 실시예에서, 특정 접점 패드(3116)는 도11에 도시된 바와 같이 본드 패드(3114)의 그리드 어레이 내에 선택적으로 위치할 수 있고, 부가적인 특정 접점 패드에 의해 제품 다이(3110)의 다이 사이즈를 증가시키지 않도록 도12에 도시된 바와 같이 본드 패드(3114)의 사이즈보다 작을 수 있다. 또 다른 실시예로서, 본드 패드(3114)와 특정 접점 패드(3116)는 임의의 다른 얼라인먼트에서 배열될 수 있다.

테스트 다이(3104)는 기판(3106)을 통해 하나 또는 그 이상의 프로브(3620)에 전기 접속된다. 테스트 다이(3104)는 또한 기판(3106)을 통해 하나 또는 그 이상의 프로브(3618)에 전기 접속될 수 있다. 이와는 달리 테스트 다이(3104)는 프로브 카드(3610) 상에 직접 배치되거나, 또는 테스트 장치(3600)의 임의의 다른 위치에 배치될 수 있다.

도36 내지 도38은 단일 멤브레인 프로브 카드를 특정 접점 패드(3116)와 본드 패드(3114)와 통신시키는데 사용할 수 있는 것으로 도시하고 있지만, 다른 예로서, 별도의 멤브레인 프로브 카드를 특정 접점 패드(3116)와 본드 패드(3114)를 프로빙하는데 사용할 수 있다. 즉 하나 또는 그 이상의 프로브 카드는 단지 특정 접점 패드(3116)만을 하나 또는 그 이상의 접점 볼(3618)과 초기 접촉시키고 또 제품 다이(3111)의 하나 또는 그 이상의 제품 회로를 테스트하는데 사용할 수 있다. 이어서 제품 다이(3111)를 전체적으로 테스트하기 위해 본드 패드(3114)를 하나 또는 그 이상의 접점 볼(3220)에 후속으로 접촉시키는데 사용할 수 있다. 또 다른 실시예에서, 다중 프로브 카드는 접점 볼(3618, 3620)의 혼합체를 갖는 것으로 사용할 수 있다.

다른 실시예로서, 본드 패드(3114)와 특정 접점 패드(3116)는 서로 다른 높이로 될 수 있다. 예로서 본드 패드(3114)는 특정 접점 패드(3116)보다 클 수 있다(혹은 그 반대일 수 있다). 이 실시예에서, 접점 볼(3218, 3220)은 서로 다른 높이를 갖는다. 즉 접점 볼(3220)은 접점 볼(3218)보다 낮게 연장하여 특정 접점 패드(1516)와 접촉을 이룰 수 있다. 이와는 달리 스프링 접점 소자와 같은 다른 프로브 소자를 보다 짧은 특정 접점 패드(3116)를 프로빙하는데 사용할 수 있다.

도39는 테스트 헤드(3204)와 COBRA 스타일 프로브 카드 장치(3913)를 포함하는 테스트 장치(3100)의 다른 실시예인 테스트 장치(3900)를 도시한 것이다. COBRA 스타일 프로브 카드 장치는 커넥티컷 브룩필드 소재의 웬트워쓰 라보라토리즈에서 이용이 가능하다. 프로브 카드 장치(3913)는 상호접속 기판(3106), (와이어링되었거나 세라믹) 스페이스 트랜스포머(3908) 및 헤드 장치(3907)를 포함한다. 헤드 장치(3907)는 상부 판(3909), 스페이서(3910), 하부 판(3911), 테스트 다이(3104) 및 COBRA 스타일 프로브(3918, 3920)를 포함한다. 프로브(3918, 3920)는 제품 다이(3111)를 향하여 압박하면 본드 패드(3114)와 특정 접점 패드(3116) 각각에 신호를 제공하고 그로부터 신호를 수신한다.

테스트 다이(3104)는 하나 또는 그 이상의 프로브(3920)에 전기 접속되고 또한 하나 또는 그 이상의 프로브(3918)에 전기 접속된다. 테스트 다이(3104)는 도39에 도시된 바와 같이 상부 다이(3909)의 저면에, 하부 판(3911)의 상면(3902)에, 하부 판(3911)의 저면(3904)에, 상호접속 기판(3106)에, 또는 테스트 장치(3900)의 임의의 다른 위치에 배치될 수 있다.

프로브(3918)는 대응 그리드 어레이 패턴에 배열된 본드 패드(3914)와 접촉하기 위하여 그리드 어레이에 일반적으로 형성된다. 프로브(3920)는 그리드 어레이 패턴 외부의 소정의 그리드 어레이에 정렬되어 배열되거나, 또는 도40에 도시된 바와 같이 그리드 어레이 패턴 내에 분산 배열되어 특정 접점 패드(1816)에 접촉된 다. 이와는 달리 도41에 도시된 바와 같이, 프로브(3918)는 대응 주변 패턴에서 제품 다이(3111) 상에 배열된 본드 패드(3114)와 접촉하기 위하여 주변 패턴에 배열될 수 있다. 프로브(3920)는 특정 접점 패드(3116)를 프로빙하기 위해 도41에 도시된 바와 같이 주변 패턴 외부의 또는 주변 패턴 내의 소정의 주변 패턴에 정렬될 수 있다. 또 다른 실시예에서, 프로브(3918)는 리드-온-센터 배치에 배열되어 제품 다이(3111) 상의 리드-온-센터 본드 패드와 정렬될 수 있고, 프로브(3920)는 리드-온-센터 배치 내에 또는 외부에 정렬되어 대응 특정 접점 패드와 정렬될 수 있다. 또 다른 실시예로서, 본드 패드(3114)와 특정 접점 패드(3116)는 임의의 다른 얼라인먼트로 배열될 수 있다.

도39 내지 도41은 단일 프로브 카드 장치를 특정 접점 패드(3116)와 본드 패드(3114)와 통신시키기 위해 사용하는 것을 도시하고 있지만, 대안의 실시예로서, 별도의 프로브 카드를 특정 접점 패드(3116)와 본드 패드(3114)를 프로빙하는데 사용할 수 있다. 즉 하나 또는 그 이상의 프로브 카드는 단지 특정 접점 패드(3116)만을 하나 또는 그 이상의 프로브(3920)에 초기 접촉시키고, 제품 다이(3111)의 관련 제품 회로를 테스트하는데 사용할 수 있다. 이어서 하나 또는 그 이상의 부가적인 프로브 카드는 제품 다이(3111)를 전체적으로 테스트하기 위해 본드 패드(3114)를 하나 또는 그 이상의 프로브(3918)에 후속 접촉시키는데 사용할 수 있다. 또 다른 실시예로서, 다중 프로브 카드 장치는 프로브(3918, 3920)의 혼합체를 갖는 것으로 사용할 수 있다.

다른 실시예로서, 본드 패드(3114)와 특정 접접 패드(3116)는 서로 다른 높 이일 수 있다. 예로서 본드 패드(3114)는 특정 접점 패드(3116)보다 클 수 있다(혹은 그 반대일 수 있다). 이 실시예에서, 프로브(3918, 3920)는 서로 다른 깊이로 연장될 수 있다(혹은 다른 높이를 가질 수 있다). 즉 프로브(3920)는 프로브(3918)보다 낮게 연장하여 특정 접점 패드(3116)와 접촉을 이룰 수 있다.

도42는 캘리포니아주 리버모어 소재의 폼팩터, 인크.에서 제공된 것과 같은 테스트 헤드(3204)와 프로브 카드 장치(4213)를 포함하는 테스트 장치(3100)의 다른 실시예인 테스트 장치(4200)를 도시한 것이다. 프로브 카드 장치(4213)의 일 실시예는 PCT 특허 제 WO 96/38858호에 기재되어 있다. 프로브 카드 장치(4213)는 프로브 카드(4204), 인터포우저(4206), 스페이스 트랜스포머(4210) 및 스프링 접점 소자(4218, 4220)를 포함한다. 스프링 접점 소자(4218, 4220)는 제품 다이(3111)를 향하여 압박되면 본드 패드(3114)와 특정 접점 패드(3116) 각각에 신호를 제공하거나 그로부터 신호를 수신한다.

테스트 다이(3104)는 하나 또는 그 이상의 프로브(4220)에 전기 접속되어 있고, 또한 하나 또는 그 이상의 프로브(4218)에도 전기 접속될 수 있다. 상호접속은 프로브 카드(4204), 인터포우저(4206) 또는 스페이스 트랜스포머(4210)에 의해 이루어질 수 있다. 테스트 다이(3104)는 도42에 도시된 바와 같이 인터포우저(4206)의 저면에, 스페이스 트랜스포머(4210)에, 프로브 카드(4204)에, 또는 테스트 장치(4200)의 임의의 다른 위치에 배치될 수 있다.

스프링 접점 소자(4218)는 소정의 얼라인먼트에 제공되어 대응 본드 패드(3114)에 신호를 제공하고 그로부터 신호를 수신한다. 일 실시예에서, 프로브(4218)는 그리드 어레이 패턴에 배열된다. 스프링 접점 소자(4220)는 그리드 어레이 패턴 외부의 소정의 그리드 어레이에 정렬되어 배열되거나, 또는 그리드 어레이 패턴 내에 분산 배열되어 대응 특정 접점 패드(3116)에 정렬될 수 있다. 다른 실시예로서, 스프링 접점 소자(4218)는 주변 패턴에 배열될 수 있다. 스프링 접점 소자(4220)는 주변 패턴 외부의 소정의 주변 패턴에 의해 둘러싸인 영역에 배열되거나, 또는 주변 패턴에 분산 배열되어 대응 특정 접점 패드(3116)에 정렬될 수 있다. 또 다른 실시예로서, 스프링 접점 소자(4218)는 리드-온-센터 배치에 배열될 수 있고, 스프링 접점 소자(4220)는 리드-온-센터 배치의 내에 또는 외부에 배열되어 대응 특정 접점 패드와 정렬될 수 있다. 또 다른 실시예로서, 본드 패드(3114)와 특정 접점 패드(3116)는 임의의 다른 얼라인먼트에 배열될 수 있다.

도42는 단일 프로브 카드 장치를 특정 접점 패드(3116)와 본드 패드(3114)와 통신시키기 위해 사용할 수 있는 것을 도시하고 있지만, 대안의 실시예에서는 별도의 프로브 카드 장치(또는 프로브 카드)를 특정 접점 패드(3116)와 본드 패드(3114)를 프로빙하기 위해 사용할 수 있다. 즉 하나 또는 그 이상의 프로브 카드 장치는 단지 하나의 특정 접점 패드(3116)를 하나 또는 그 이상의 스프링 접점 소자(4220)에 초기 접촉시켜서 제품 다이(3111)의 하나 또는 그 이상의 제품 회로를 테스트할 수 있다. 이어서 하나 또는 그 이상의 부가적인 프로브 카드 장치는 제품 다이(3111)를 전체적으로 테스트하기 위해 본드 패드(3114)를 하나 또는 그 이상의 스프링 접점 소자(4218)에 접촉시키는데 사용할 수 있다. 또 다른 실시예로서, 다중 프로브 카드 장치는 스프링 접점 소자(4218, 4220)의 혼합체를 갖는 것으로 사용할 수 있다.

대안의 실시예로서, 본드 패드(3114)와 특정 접점 패드(3116)는 서로 다른 높이를 가질 수 있다. 예로서 본드 패드(3114)는 특정 접점 패드(3116)보다 클 수 있다(혹은 그 반대일 수 있다). 이 실시예에서, 프로브(4218, 4220)는 서로 다른 깊이(또는 서로 다른 높이)로 연장될 수 있다. 즉 프로브(4220)는 프로브(4218)보다 낮게 연장되어 특정 접점 패드(3116)에 접촉될 수 있다.

대안의 실시예로서, 스프링 접점 소자(4218, 4220)는 제품 다이(3111) 상의 본드 패드(3114)와 특정 접점 패드(3116)에 부착될 수 있다. 이 실시예에서, 스페이스 트랜스포머(4210)는 스프링 접점 소자(4218, 4220)와 접촉을 이루기 위해 패드를 포함할 수 있다. 또 다른 실시예로서, 스프링 접점 소자(4218 또는 4220)의 일부는 스페이스 트랜스포머(4210)에 부착되고, 일부는 제품 다이(3111)에 부착될 수 있다.

상기한 디자인 방법론에 의해 생성된 제품 다이는 또한 테스트 다이에 의해 테스트될 소켓에 삽입될 수 있다. 제품 다이는 반도체 집적회로를 위해 일반적으로 알려진 패키지에 패키징되거나, 또는 (예로서 칩-스케일 구성에서는) 패키징될 필요가 없다. 제품 다이를 지지하는데에는 임의의 일반적으로 알려진 소켓을 사용할 수 있다. 테스트 다이는 인쇄 회로 기판에 실장되고 또 (예로서 스프링 접점 소자 등을 통해) 제품 다이와 직접적으로 접촉하거나, 또는 콘택터, 에지 접속자 등을 통해 제품 다이에 간접적으로 접촉할 수 있다.

도46은 인쇄 회로 기판(4610)에 실장하고 또 LGA 패키지(4604)의 본드 패드(4612)와 특정 접점 패드(4614)에 압력 접점을 이루기 위한 땜납-다운(표면 실장) LGA 소켓(4600)을 도시한 것이다. LGA 패키지(4604)는 상기한 디자인 방법론에 따라 디자인된 제품 다이를 포함할 수 있다. 여기서 사용하는 "소켓"이라 함은 다른 전자 부품의 터미널 또는 접속 포인트에 전기 접속을 이루기에 적합한 상호접속 소자를 갖는 전자 부품을 의미한다. 도46에 도시된 소켓은 반도체 패키지를 회로기판에 착탈식으로 접속시키고자 의도한 것이다. 소켓(4600)의 다른 실시예는 본 출원인에 공히 소유되어 있으며 본 발명에서 참조하고 있는 미국 특허 제 5, 772, 451호에 기재되어 있다.

인쇄 회로 기판(4610)은 복수개의 터미널 또는 패드(4618)를 가지며, 패키지(4604)는 복수개의 본드 패드(4612)와 특정 접점 패드(4614)를 갖는다. 소켓(4600)은 터미널(4618)을 패드(4618, 4612)에 전기적으로 상호접속시키기 위한 수단을 제공한다. 인쇄 회로 기판(4610) 상에 제공되거나 그와 통신하는 테스트 회로는 소켓(4600)을 통해 패드(4612, 4614)에 신호를 제공하거나 그로부터 신호를 모니터링한다. 예로서 패키지(4604) 내의 프로그램 가능한 회로는 스프링 접점 소자(4616), 특정 접점 패드(4614) 및/또는 패드(4612)를 통해 프로그램되거나 모니터링될 수 있다.

소켓(4600)은 예로서 종래의 인쇄 회로 기판 재료로 형성된 지지 기판(4608)을 포함한다. 지지 기판(4608)은 그 상면에 형성된 스프링 접점 소자(4616)와 그 저면에 형성된 패드(4622)를 포함한다. 스프링 접점 소자(4616)는 패키지(4604)가 유지 수단(4602)에 의해 패키지(4604)의 상면에 가해진 힘에 의해 하향으로 압박될 때 패키지(4604)의 패드(4612, 4614)를 접촉시키기 위한 것이다. 스프링 접점 소자 외에도 다른 접점 소자를 사용할 수도 있다. 지지 기판(4608)은 또한 스프링 접점 소자(4616)와 패드(4622) 사이에 전기적 상호접속을 제공하는 전기 도관(4624)을 포함한다. 대안의 실시예로서, 스프링 접점 소자(4616)는 터미널(4618)에 직접 접속될 수 있다.

접점 볼(종래의 땜납 볼과 같은)은 패드(4622)의 저면에 배치된다. 접점 볼(4622)은 인쇄 회로 기판(4610) 상의 대응 패드 또는 터미널(4618)을 접촉시키기 위하여 지지 기판(4608)의 저면에 배치된 접점 구조물로서 작용한다. 다른 전기적 접점 구조물도 사용할 수 있다.

소켓(4600)은 인쇄 회로 기판(4602)에 부착된 프레임(4606)을 또한 포함한다. 프레임(4606)은 패키지(4604)를 지지하기 위한 랜딩(4626)을 포함한다. 소켓(4600)은 또한 프레임(4626)과 패키지(4604) 상에 배치된 유지 수단(4602)을 포함한다. 유지 수단(4602)은 패키지(4604)를 랜딩(4626) 상에서 유지시켜서 스프링 접점 소자(4616)가 패드(4612, 4614)와 전기적 접촉을 유지하도록 한다. 유지 수단(4602) 대신에 예로서 스프링 클립과 같은 임의의 적합한 기계적 수단을 사용할 수도 있다.

도47은 테스트 다이(4630)가 인쇄 회로 기판(4610) 상에 배치된 소켓(4600)의 다른 실시예를 도시한 것이다. 테스트 다이(4630)는 상기한 디자인 방법론에 따라 디자인될 수 있다. 터미널 또는 패드(4618)는 접점 볼(4620)과의 전기적 인터페이싱을 위해 테스트 다이(4630) 상에 형성될 수 있다. 다른 실시예로서, 스프 링 접점 소자(4616)는 터미널(4618)에 직접 접속될 수 있다.

부가적으로 및/또는 대안으로, 하나 또는 그 이상의 스프링 접점 소자(4616)가 패드(4612, 4614)에 부착될 수 있다. 이 구성에서, 스프링 접점 소자는 지지 기판(4608)의 상면(4632) 상의 패드 또는 터미널과 접촉하거나, 또는 터미널(4618)과 직접 접촉할 수 있다.

이상 본 발명을 특정 실시예를 참조로 하여 상세히 설명했지만, 본 발명의 광범위한 정신과 영역 내에서는 각종 변경 및 수정이 가능할 것이다. 따라서 본 발명의 명세서와 도면은 제한적 의미보다는 예시적인 것으로 간주되어야 할 것이다.

Claims

제품 다이의 제품 회로를 테스트하기 위한 테스트 장치에 있어서,

상기 제품 다이의 상기 제품 회로를 테스트하기 위한 테스트 회로를 구비한 테스트 다이와,

상기 테스트 다이를 상기 제품 다이에 전기적으로 결합시키기 위한 제1 상호접속부와,

상기 테스트 다이를 상기 테스트 다이와 통신하는 호스트 제어기에 전기적으로 결합시키기 위한 제2 상호접속부를 포함하고,

상기 테스트 회로는, 상기 테스트 회로와 상기 제품 회로를 동시에 하나의 통합된 디자인으로 디자인하고, 상기 테스트 회로를 상기 제품 회로로부터 분할하며, 상기 테스트 회로를 상기 테스트 다이로 제작함으로써 생성되는 것을 특징으로 하는 테스트 장치.
제1항에 있어서, 상기 테스트 다이는 상기 테스트 회로에 결합된 복수개의 패드를 더 포함하는 것을 특징으로 하는 테스트 장치.
제2항에 있어서, 상기 복수개의 패드는 본드 패드와, 스프링 접점 소자를 수용하기 위한 특수한 접점 패드를 포함하는 것을 특징으로 하는 테스트 장치.
제3항에 있어서, 상기 본드 패드와 상기 특수한 접점 패드는 서로 다른 높이를 갖는 것을 특징으로 하는 테스트 장치.
제1항에 있어서, 상기 테스트 회로와 상기 제품 회로를 전기적으로 결합시키기 위한 접점 소자를 더 포함하는 것을 특징으로 하는 테스트 장치.
제5항에 있어서, 상기 접점 소자는 서로 다른 높이를 갖는 것을 특징으로 하는 테스트 장치.
제5항에 있어서, 상기 복수개의 접점 소자는 스프링 접점 소자를 포함하는 것을 특징으로 하는 테스트 장치.
제5항에 있어서, 상기 복수개의 접점 소자는 접점 볼을 포함하는 것을 특징으로 하는 테스트 장치.
제1항에 있어서, 상기 테스트 회로는 상기 제품 회로의 AC 파라미터를 테스트하도록 구성된 것을 특징으로 하는 테스트 장치.
제1항에 있어서, 상기 테스트 회로는 상기 제품 회로의 DC 파라미터를 테스트하도록 구성된 것을 특징으로 하는 테스트 장치.
제1항에 있어서, 상기 테스트 회로는 상기 제품 회로를 프로그램하도록 구성된 것을 특징으로 하는 테스트 장치.
제1항에 있어서, 상기 테스트 다이는 반도체 웨이퍼 상에 형성된 것을 특징으로 하는 테스트 장치.
제1항에 있어서, 상기 테스트 회로는 하나 이상의 제품 다이의 제품 회로를 테스트하도록 구성된 것을 특징으로 하는 테스트 장치.
제1항에 있어서, 상호접속 기판에 전기적으로 결합된 제2 테스트 다이를 더 포함하는 것을 특징으로 하는 테스트 장치.
제14항에 있어서, 상기 제2 테스트 다이는 상기 제품 다이의 상기 제품 회로를 테스트하기 위한 테스트 회로를 포함하는 것을 특징으로 하는 테스트 장치.
제14항에 있어서, 상기 제2 테스트 다이는 상기 제품 다이의 상기 제품 회로 및 다른 제품 다이의 제품 회로를 테스트하기 위한 테스트 회로를 포함하는 것을 특징으로 하는 테스트 장치.
제14항에 있어서, 상기 제1 테스트 다이와 상기 제2 테스트 다이에 전기적으로 결합되어 통신하는 제3 테스트 다이를 더 포함하는 것을 특징으로 하는 테스트 장치.
제17항에 있어서, 상기 제3 테스트 다이는 상기 제1 및 제2 제품 다이의 회로를 테스트하도록 상기 제1 및 제2 테스트 다이에 의해 공통으로 사용되는 함수를 실행하기 위한 회로를 포함하는 것을 특징으로 하는 테스트 장치.
제품 회로를 테스트하기 위한 테스트 회로와 상기 제품 회로를 동시에 하나의 통합된 디자인으로 디자인하는 단계와,

상기 하나의 통합된 디자인을, 상기 테스트 회로는 상기 테스트 다이에 포함되고 상기 제품 회로는 상기 제품 다이에 포함되도록, 분할하는 단계를 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제19항에 있어서, 상기 테스트 다이와 상기 제품 다이를 별도로 제조하는 단계를 더 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제19항에 있어서, 상기 테스트 회로와 상기 제품 회로 사이에 상호접속 포인트의 기술을 생성시키는 단계를 더 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제19항에 있어서, 상기 테스트 다이와 통신하는 호스트 제어기의 테스트 성능을 판단하는 단계를 더 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제22항에 있어서, 상기 테스트 회로에 의한 실행을 위한 제1 테스트와, 상기 호스트 제어기에 의한 실행을 위한 제2 테스트를 선택하는 단계를 더 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제19항에 있어서, 상기 분할된 테스트 다이와 제품 다이가 미리정한 제한을 충족시키는가를 판단하는 단계와,

미리정한 제한이 충족될 때까지 분할 및 판단 단계를 반복하는 단계를 더 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제24항에 있어서, 미리정한 제한은 상기 테스트 다이와 상기 제품 다이 각각의 물리적 사이즈를 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제24항에 있어서, 미리정한 제한은 상기 테스트 다이와 상기 제품 다이 각각의 제조 코스트를 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제24항에 있어서, 미리정한 제한은 상기 제품 회로를 테스트하기 위한 선택된 양의 폴트 범위를 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제24항에 있어서, 미리정한 제한은 상기 테스트 회로에 의해 모니터링된 상기 제품 다이에서 신호의 속도 테스트 정확성을 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제24항에 있어서, 미리정한 제한은 상기 테스트 회로와 상기 제품 다이 각각의 제조 프로세스 파라미터를 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제24항에 있어서, 미리정한 제한은 상기 테스트 회로에 의해 모니터링된 상기 제품 다이에 신호의 AC 타이밍 파라미터를 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제24항에 있어서, 상기 판단 단계는 상기 테스트 다이와 상기 제품 다이의 분할을 시뮬레이션하는 것을 더 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제24항에 있어서, 상기 테스트 다이와 상기 제품 다이 상에 다중 상호접속 포인트를 생성시키는 단계를 더 포함하고, 미리정한 제한은 상호접속 포인트의 수를 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제19항에 있어서, 상기 분할 단계는 상기 테스트 회로를 제1 테스트 회로와 제2 테스트 회로로 분할하는 것을 더 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제33항에 있어서, 상기 분할 단계는 상기 제1 테스트 회로를 상기 테스트 다이에 놓고, 상기 제2 테스트 회로를 상기 제품 다이에 놓는 것을 더 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제34항에 있어서, 상기 제2 회로는 빌트-인 셀프-테스트(BIST) 회로를 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제34항에 있어서, 상기 제2 회로는 SCAN 회로를 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제19항에 있어서, 상기 테스트 회로는 각각 제품 회로를 갖는 복수개의 제품 다이를 테스트할 수 있는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제19항에 있어서, 상기 테스트 회로를 조정하는 단계를 더 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제38항에 있어서, 상기 조정 단계는 부가적인 회로를 상기 테스트 회로에 추가하는 것을 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제38항에 있어서, 상기 조정 단계는 상기 테스트 회로의 일부를 제거하는 것을 더 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제19항에 있어서, BIST 회로를 상기 제품 다이에 추가하는 단계를 더 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제19항에 있어서, 복수개의 테스트 및 제품 회로를 동시에 하나의 통합된 디자인으로 디자인하는 단계와,

상기 하나의 통합된 디자인을 복수개의 테스트 다이와 제품 다이로 분할하는 단계를 더 포함하고,

상기 테스트 회로는 제품 회로와 통신하기 위한 것이고,

상기 복수개의 테스트 다이는 각각 복수개의 테스트 회로중 적어도 하나를 가지는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제42항에 있어서, 각각의 테스트 회로는 특정의 회로를 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제42항에 있어서, 테스트 회로중 하나는 모든 테스트 회로에 의해 공통으로 사용되는 회로를 포함하고, 상기 분할 단계는 상기 공통으로 사용되는 테스트 회로를 다른 테스트 다이와 통신하는 하나의 테스트 다이로 분할하는 것을 더 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제44항에 있어서, 공통으로 사용된 테스트 회로는 패턴 생성기를 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제44항에 있어서, 상기 공통으로 사용되는 테스트 회로를 갖는 테스트 다이는 호스트 제어기와 통신하는 것을 더 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제42항에 있어서, 상기 테스트 다이와 제품 다이를 별도의 반도체 웨이퍼 상에서 제조하는 단계를 더 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
제42항에 있어서, 상기 분할된 테스트 다이와 제품 다이가 미리정한 제한을 충족시키는가를 판단하는 단계와,

미리정한 제한이 충족될 때까지 분할 및 판단 단계를 반복하는 단계를 더 포함하는 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.
테스트 다이의 기술과 제품 다이의 기술을 생성하기 위한 일련의 명령을 기억하며, 컴퓨터 장치에 의해 판독가능한 매체로서,

상기 명령은 컴퓨터 장치가 제품 회로와 상기 제품 회로를 테스트하기 위한 테스트 회로를 포함하는 하나의 통합된 회로 디자인을 생성하고, 상기 하나의 통합된 회로 디자인을 테스트 다이로 통합되는 상기 테스트 회로 및 제품 다이로 통합되는 상기 제품 회로의 분리된 기술로 분할하도록 하고,

상기 테스트 다이와 상기 제품 다이는 분리된 다이인 것을 특징으로 하는 컴퓨터 장치에 의해 판독가능한 매체.
제49항에 있어서, 상기 명령들은 컴퓨터 장치가 상기 테스트 회로와 제품 회로의 기술이 미리정한 제한을 충족시키는가를 판단하고, 미리정한 제한이 충족될 때까지 상기 통합된 회로 디자인을 상기 테스트 회로와 상기 제품 회로의 갱신된 기술로 재분할하는 것을 특징으로 하는 컴퓨터 장치에 의해 판독가능한 매체.
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소정의 테스트 회로에 의해 테스트될 제품회로를, 상기 제품 회로와 상기 테스트 회로를 하나의 통합된 디자인으로 합체하는 방식으로, 디자인하는 단계와,

상기 통합된 디자인을, 상기 테스트 회로는 테스트 다이에 통합되고 상기 제품 회로는 제품 다이에 통합되도록, 분할하는 단계를 포함하고,

상기 제품 다이와 상기 테스트 다이는 분리된 다이인 것을 특징으로 하는 테스트 다이용 제품 다이를 디자인하는 방법.
제53항에 있어서, 상기 제품 다이와 상기 테스트 다이를 별도로 제조하는 단계를 더 포함하는 것을 특징으로 하는 테스트 다이용 제품 다이를 디자인하는 방법.
제1항에 있어서, 상기 테스트 다이는 상기 제품 다이로부터 분리된 것을 특징으로 하는 테스트 장치.
제19항에 있어서, 상기 테스트 회로는 상기 제품 회로가 통합되는 제품 다이를 제조하는 동안 상기 제품 회로를 테스트하기 위한 것이고,

상기 방법은

상기 테스트 회로를 포함하는 테스트 다이를 제조하기 위한 데이터를 생성하는 단계와,

상기 제품 다이를 제조하기 위한 데이터를 생성하는 단계를 더 포함하고,

상기 테스트 다이와 상기 제품 다이는 분리된 다이인 것을 특징으로 하는 테스트 다이와 제품 다이를 디자인하는 방법.