JP2001250916A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- G01R31/2882—Testing timing characteristics
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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Abstract
(57)【要約】
【課題】 より高精度で詳細な半導体集積回路の評価を
可能とし、内部論理回路の設計領域の減少および配置配
線上の制限の増加を抑えてコストを低減する半導体集積
回路を得ること。 【解決手段】 評価用のモニター回路を半導体基板上に
備えた半導体集積回路において、モニター回路は、半導
体集積回路の入出力バッファ回路領域の入出力コントロ
ール回路領域２に配置されており、遅延回路と、遅延回
路の入力段と出力段とにそれぞれ接続されたランチャー
フリップフロップ回路およびキャプチャーフリップフロ
ップ回路と、を有している。
可能とし、内部論理回路の設計領域の減少および配置配
線上の制限の増加を抑えてコストを低減する半導体集積
回路を得ること。 【解決手段】 評価用のモニター回路を半導体基板上に
備えた半導体集積回路において、モニター回路は、半導
体集積回路の入出力バッファ回路領域の入出力コントロ
ール回路領域２に配置されており、遅延回路と、遅延回
路の入力段と出力段とにそれぞれ接続されたランチャー
フリップフロップ回路およびキャプチャーフリップフロ
ップ回路と、を有している。
Description
【０００１】
【発明の属する技術分野】この発明は、相補型金属酸化
膜半導体素子（ＣＭＯＳ）構造を有する半導体集積回路
（ＩＣ）に関し、特に、半導体集積回路の製造プロセス
の特性判定に用いるための評価専用のモニタ回路を備え
た半導体集積回路に関するものである。
膜半導体素子（ＣＭＯＳ）構造を有する半導体集積回路
（ＩＣ）に関し、特に、半導体集積回路の製造プロセス
の特性判定に用いるための評価専用のモニタ回路を備え
た半導体集積回路に関するものである。
【０００２】
【従来の技術】近年、ＣＭＯＳ−ＩＣの生産における不
良品選別は、ＩＣの大規模化，生産性向上等の理由か
ら、ＩＣテスタを用いて実施されることが主流となって
いる。ＩＣテスタによる不良品選別方法（テスト方法）
としては多種多様のものが知られているが、たとえば、
トランジスタの特性および配線（ＡＬ配線）の仕上がり
具合を評価する方法の一つに、ＩＣの動作スピードを評
価する方法が知られている。このＩＣの動作スピードの
評価は、通常、評価するＩＣの実動作周波数以上でファ
ンクションテストを実施することが望ましい。
良品選別は、ＩＣの大規模化，生産性向上等の理由か
ら、ＩＣテスタを用いて実施されることが主流となって
いる。ＩＣテスタによる不良品選別方法（テスト方法）
としては多種多様のものが知られているが、たとえば、
トランジスタの特性および配線（ＡＬ配線）の仕上がり
具合を評価する方法の一つに、ＩＣの動作スピードを評
価する方法が知られている。このＩＣの動作スピードの
評価は、通常、評価するＩＣの実動作周波数以上でファ
ンクションテストを実施することが望ましい。
【０００３】しかし、ＩＣの高速化，高集積化にともな
い、ＩＣテスタの能力、実動作周波数でのファンクショ
ンテスト用のテストベクタ作成にかかる負荷（作成の難
易度、作成にかかる時間等）、作成したテストベクタの
効果の不明確さ、等から、実動作周波数でのファンクシ
ョンテストを実施することが非常に困難になってきた。
このような高速，高集積のＩＣにも対応できる他の方法
として、ＩＣ内の複数のゲート素子で構成された任意の
パス（Ｐａｔｈ）のデータ信号伝播時間（遅延時間）を
測定する方法が知られている。
い、ＩＣテスタの能力、実動作周波数でのファンクショ
ンテスト用のテストベクタ作成にかかる負荷（作成の難
易度、作成にかかる時間等）、作成したテストベクタの
効果の不明確さ、等から、実動作周波数でのファンクシ
ョンテストを実施することが非常に困難になってきた。
このような高速，高集積のＩＣにも対応できる他の方法
として、ＩＣ内の複数のゲート素子で構成された任意の
パス（Ｐａｔｈ）のデータ信号伝播時間（遅延時間）を
測定する方法が知られている。
【０００４】この遅延時間の測定には、ＩＣの内部論理
回路内の任意のパスを用いる場合とＩＣ内部に動作スピ
ードの評価専用の遅延モニタ回路を設ける場合とがあ
る。この方法では、入力データ信号がこれらパスまたは
遅延モニタ回路を経由するのにかかる時間を測定するこ
とで、トランジスタの特性および配線（ＡＬ配線）の仕
上がりを評価し、不良品を判別する。図１９は、従来に
おける遅延モニタ回路の回路構成を示す図である。
回路内の任意のパスを用いる場合とＩＣ内部に動作スピ
ードの評価専用の遅延モニタ回路を設ける場合とがあ
る。この方法では、入力データ信号がこれらパスまたは
遅延モニタ回路を経由するのにかかる時間を測定するこ
とで、トランジスタの特性および配線（ＡＬ配線）の仕
上がりを評価し、不良品を判別する。図１９は、従来に
おける遅延モニタ回路の回路構成を示す図である。
【０００５】この遅延モニタ回路５０は、データ信号入
力用テスト端子ＩＮに接続された入力回路５１とデータ
信号出力用テスト端子ＯＵＴに接続された出力回路５２
との間に設けられ、インバータ等の複数の遅延素子５３
を直列接続した遅延回路５４を備えている。この遅延モ
ニタ回路５０を用いて遅延時間を測定するときは、デー
タ信号入力用端子ＩＮからテスト用のデータ信号を入力
する。データ信号入力用端子ＩＮから入力されたデータ
信号は、入力回路５１，遅延回路５４および出力回路５
２を介してデータ信号出力用テスト端子ＯＵＴから出力
される。そして、入力回路５１から出力回路５２までの
データ信号転送にかかる時間が遅延時間として測定され
る。
力用テスト端子ＩＮに接続された入力回路５１とデータ
信号出力用テスト端子ＯＵＴに接続された出力回路５２
との間に設けられ、インバータ等の複数の遅延素子５３
を直列接続した遅延回路５４を備えている。この遅延モ
ニタ回路５０を用いて遅延時間を測定するときは、デー
タ信号入力用端子ＩＮからテスト用のデータ信号を入力
する。データ信号入力用端子ＩＮから入力されたデータ
信号は、入力回路５１，遅延回路５４および出力回路５
２を介してデータ信号出力用テスト端子ＯＵＴから出力
される。そして、入力回路５１から出力回路５２までの
データ信号転送にかかる時間が遅延時間として測定され
る。
【０００６】図２０は、従来における他の遅延モニタ回
路の回路構成を示す図である。この遅延モニタ回路５６
は、図１９に示した遅延モニタ回路５０の構成に加え、
入力回路５１と遅延回路５４との間にＮＡＮＤゲート５
５を備えている。そして、ＮＡＮＤゲート５５の一つの
入力に遅延回路５４の最終段の出力を帰還させることに
よりリングオシレータを構成している。この遅延モニタ
回路５６においては、リングオシレータの発振周波数を
測定することにより遅延時間を評価する。
路の回路構成を示す図である。この遅延モニタ回路５６
は、図１９に示した遅延モニタ回路５０の構成に加え、
入力回路５１と遅延回路５４との間にＮＡＮＤゲート５
５を備えている。そして、ＮＡＮＤゲート５５の一つの
入力に遅延回路５４の最終段の出力を帰還させることに
よりリングオシレータを構成している。この遅延モニタ
回路５６においては、リングオシレータの発振周波数を
測定することにより遅延時間を評価する。
【０００７】図２１は、従来における半導体集積回路
（ＩＣ）のチップ配置を示す図である。このＩＣは、内
部論理回路が配置された内部論理回路領域６１と、テス
ト端子用の入力バッファ回路領域６３と、テスト端子用
の出力バッファ回路領域６４と、テスト端子用の入力バ
ッファ回路領域６３，出力バッファ回路領域６４以外の
入出力バッファ回路領域６６と、各入出力バッファ回路
領域に設けられたパッド（ＰＡＤ）６５と、を備えてい
る。
（ＩＣ）のチップ配置を示す図である。このＩＣは、内
部論理回路が配置された内部論理回路領域６１と、テス
ト端子用の入力バッファ回路領域６３と、テスト端子用
の出力バッファ回路領域６４と、テスト端子用の入力バ
ッファ回路領域６３，出力バッファ回路領域６４以外の
入出力バッファ回路領域６６と、各入出力バッファ回路
領域に設けられたパッド（ＰＡＤ）６５と、を備えてい
る。
【０００８】このＩＣにおいては、図１９，図２０に示
した入力回路５１，出力回路５２が入力バッファ回路領
域６３，出力バッファ回路領域６４にそれぞれ配置さ
れ、また、図１９，図２０に示した遅延モニタ回路５０
または５６が内部論理回路領域６１内の領域６２に配置
される。そして、遅延時間の評価は、これら遅延モニタ
回路５０または５６を用いて行われている。
した入力回路５１，出力回路５２が入力バッファ回路領
域６３，出力バッファ回路領域６４にそれぞれ配置さ
れ、また、図１９，図２０に示した遅延モニタ回路５０
または５６が内部論理回路領域６１内の領域６２に配置
される。そして、遅延時間の評価は、これら遅延モニタ
回路５０または５６を用いて行われている。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来における遅延モニタ回路５０を用いた半導体集積回路
によれば、測定された遅延時間には入出力回路５１，５
２における遅延時間も含まれるため、入出力回路５１，
５２における遅延の影響を考慮しなければならず、半導
体集積回路の評価の精度が低下するという問題点があっ
た。また、上記従来における遅延モニタ回路５６（リン
グオシレータ）を用いた半導体集積回路によれば、発振
周波数を測定することにより遅延時間を評価するため、
Ｐチャネルトランジスタ，Ｎチャネルトランジスタの平
均の動作スピード評価しかできず、すなわち、Ｐチャネ
ルトランジスタ，Ｎチャネルトランジスタそれぞれを個
々にモニタリングすることができず、詳細なプロセス特
性を評価できないという問題点があった。
来における遅延モニタ回路５０を用いた半導体集積回路
によれば、測定された遅延時間には入出力回路５１，５
２における遅延時間も含まれるため、入出力回路５１，
５２における遅延の影響を考慮しなければならず、半導
体集積回路の評価の精度が低下するという問題点があっ
た。また、上記従来における遅延モニタ回路５６（リン
グオシレータ）を用いた半導体集積回路によれば、発振
周波数を測定することにより遅延時間を評価するため、
Ｐチャネルトランジスタ，Ｎチャネルトランジスタの平
均の動作スピード評価しかできず、すなわち、Ｐチャネ
ルトランジスタ，Ｎチャネルトランジスタそれぞれを個
々にモニタリングすることができず、詳細なプロセス特
性を評価できないという問題点があった。
【００１０】また、上記従来における遅延モニタ回路５
０を用いた半導体集積回路および遅延モニタ回路５６
（リングオシレータ）を用いた半導体集積回路によれ
ば、ＩＣの内部論理回路領域内に遅延モニタ回路が配置
されるため、内部論理回路の設計領域が減少し、配置配
線上の制限が増加し、コストが上昇するという問題点が
あった。また、遅延モニタ回路を構成する素子が内部論
理回路領域内に不均一に配置されるため、トランジスタ
の特性によるスピードへの影響と配線によるスピードへ
の影響とが不明確になり、半導体集積回路の評価の精度
が低下するという問題点があった。
０を用いた半導体集積回路および遅延モニタ回路５６
（リングオシレータ）を用いた半導体集積回路によれ
ば、ＩＣの内部論理回路領域内に遅延モニタ回路が配置
されるため、内部論理回路の設計領域が減少し、配置配
線上の制限が増加し、コストが上昇するという問題点が
あった。また、遅延モニタ回路を構成する素子が内部論
理回路領域内に不均一に配置されるため、トランジスタ
の特性によるスピードへの影響と配線によるスピードへ
の影響とが不明確になり、半導体集積回路の評価の精度
が低下するという問題点があった。
【００１１】この発明は、上記に鑑みてなされたもので
あって、より高精度で詳細な半導体集積回路の評価を可
能とし、内部論理回路の設計領域の減少および配置配線
上の制限の増加を抑えてコストを低減する半導体集積回
路を得ることを目的とする。
あって、より高精度で詳細な半導体集積回路の評価を可
能とし、内部論理回路の設計領域の減少および配置配線
上の制限の増加を抑えてコストを低減する半導体集積回
路を得ることを目的とする。
【００１２】
【課題を解決するための手段】上述した課題を解決し、
目的を達成するために、この発明にかかる半導体集積回
路にあっては、評価用のモニタ回路を半導体基板上に備
えた半導体集積回路において、前記モニタ回路は、半導
体集積回路の入出力バッファ回路領域に配置されてお
り、遅延回路と、前記遅延回路の入力段と出力段とにそ
れぞれ接続された第１のフリップフロップ回路および第
２のフリップフロップ回路と、を有することを特徴とす
る。
目的を達成するために、この発明にかかる半導体集積回
路にあっては、評価用のモニタ回路を半導体基板上に備
えた半導体集積回路において、前記モニタ回路は、半導
体集積回路の入出力バッファ回路領域に配置されてお
り、遅延回路と、前記遅延回路の入力段と出力段とにそ
れぞれ接続された第１のフリップフロップ回路および第
２のフリップフロップ回路と、を有することを特徴とす
る。
【００１３】この発明によれば、遅延回路の入出力段に
フリップフロップ回路を有するモニタ回路を入出力バッ
ファ回路領域に設けている。これにより、入出力回路に
よる遅延の影響を受けずにＰチャネルトランジスタ，Ｎ
チャネルトランジスタそれぞれを個々にモニタリングす
ることが可能となり、また、内部論理回路領域にモニタ
回路を設ける必要がなくなる。
フリップフロップ回路を有するモニタ回路を入出力バッ
ファ回路領域に設けている。これにより、入出力回路に
よる遅延の影響を受けずにＰチャネルトランジスタ，Ｎ
チャネルトランジスタそれぞれを個々にモニタリングす
ることが可能となり、また、内部論理回路領域にモニタ
回路を設ける必要がなくなる。
【００１４】つぎの発明にかかる半導体集積回路にあっ
ては、前記モニタ回路が、複数個かつ複数種類あり、各
種類のモニタ回路が、それぞれ異なる種類の遅延回路を
有することを特徴とする。
ては、前記モニタ回路が、複数個かつ複数種類あり、各
種類のモニタ回路が、それぞれ異なる種類の遅延回路を
有することを特徴とする。
【００１５】この発明によれば、異なる種類の遅延回路
を有する複数種類のモニタ回路を設けることにより、一
つの半導体集積回路において種々の遅延回路による評価
を行うことができる。
を有する複数種類のモニタ回路を設けることにより、一
つの半導体集積回路において種々の遅延回路による評価
を行うことができる。
【００１６】つぎの発明にかかる半導体集積回路にあっ
ては、前記モニタ回路が、前記半導体基板上を一周する
ようにリング状に配置されていることを特徴とする。
ては、前記モニタ回路が、前記半導体基板上を一周する
ようにリング状に配置されていることを特徴とする。
【００１７】この発明によれば、半導体基板上を一周す
るように、リング状にモニタ回路を配置する。これによ
り、一辺で構成するよりも長いモニタ回路を構成するこ
とができ、また、入出力段の第１のフリップフロップ回
路および第２のフリップフロップ回路を駆動するための
クロック信号の引き回しを短くすることができる。
るように、リング状にモニタ回路を配置する。これによ
り、一辺で構成するよりも長いモニタ回路を構成するこ
とができ、また、入出力段の第１のフリップフロップ回
路および第２のフリップフロップ回路を駆動するための
クロック信号の引き回しを短くすることができる。
【００１８】つぎの発明にかかる半導体集積回路にあっ
ては、前記モニタ回路において、前記遅延回路の途中か
らの出力が取り出されていることを特徴とする。
ては、前記モニタ回路において、前記遅延回路の途中か
らの出力が取り出されていることを特徴とする。
【００１９】この発明によれば、モニタ回路の遅延回路
の途中からの出力を取り出す。これにより、半導体集積
回路内のトランジスタ特性や配線の仕上がりのばらつき
を評価することができ、また、複数のモニタ回路を構成
する場合よりもパッケージのテスト端子を少なくするこ
とができる。
の途中からの出力を取り出す。これにより、半導体集積
回路内のトランジスタ特性や配線の仕上がりのばらつき
を評価することができ、また、複数のモニタ回路を構成
する場合よりもパッケージのテスト端子を少なくするこ
とができる。
【００２０】つぎの発明にかかる半導体集積回路にあっ
ては、前記遅延回路を構成するトランジスタのサイズと
半導体集積回路の内部論理回路を構成するトランジスタ
のサイズとが同一であることを特徴とする。
ては、前記遅延回路を構成するトランジスタのサイズと
半導体集積回路の内部論理回路を構成するトランジスタ
のサイズとが同一であることを特徴とする。
【００２１】この発明によれば、遅延回路を構成するト
ランジスタのサイズを、半導体集積回路の内部論理回路
を構成するトランジスタのサイズと同一になるようにす
る。これにより、内部論理回路により近い条件で評価を
行うことができる。
ランジスタのサイズを、半導体集積回路の内部論理回路
を構成するトランジスタのサイズと同一になるようにす
る。これにより、内部論理回路により近い条件で評価を
行うことができる。
【００２２】つぎの発明にかかる半導体集積回路にあっ
ては、前記モニタ回路が、遅延素子間の配線長が異なる
複数種類の遅延回路を有することを特徴とする。
ては、前記モニタ回路が、遅延素子間の配線長が異なる
複数種類の遅延回路を有することを特徴とする。
【００２３】この発明によれば、遅延素子間の配線長が
異なる複数種類の遅延回路をモニタ回路に設けた。これ
により、配線長が半導体集積回路のスピードに与える影
響についての評価を行うことができる。
異なる複数種類の遅延回路をモニタ回路に設けた。これ
により、配線長が半導体集積回路のスピードに与える影
響についての評価を行うことができる。
【００２４】つぎの発明にかかる半導体集積回路にあっ
ては、前記モニタ回路が、各遅延素子間に一定長の配線
を付加した遅延回路と各遅延素子間の配線が最短となる
ように構成した遅延回路とを有することを特徴とする。
ては、前記モニタ回路が、各遅延素子間に一定長の配線
を付加した遅延回路と各遅延素子間の配線が最短となる
ように構成した遅延回路とを有することを特徴とする。
【００２５】この発明によれば、各遅延素子間に一定長
の配線を付加した遅延回路と各遅延素子間の配線が最短
となるように構成した遅延回路とをモニタ回路に設け
た。これにより、配線長が半導体集積回路のスピードに
与える影響についての評価を行うことができる。
の配線を付加した遅延回路と各遅延素子間の配線が最短
となるように構成した遅延回路とをモニタ回路に設け
た。これにより、配線長が半導体集積回路のスピードに
与える影響についての評価を行うことができる。
【００２６】つぎの発明にかかる半導体集積回路にあっ
ては、半導体集積回路の内部論理回路用の電源および半
導体集積回路の入出力バッファ回路用の電源とは別に設
けられた前記モニタ回路用の電源を具備することを特徴
とする。
ては、半導体集積回路の内部論理回路用の電源および半
導体集積回路の入出力バッファ回路用の電源とは別に設
けられた前記モニタ回路用の電源を具備することを特徴
とする。
【００２７】この発明によれば、半導体集積回路の内部
論理回路用の電源および半導体集積回路の入出力バッフ
ァ回路用の電源とは別にモニタ回路用の電源を設けた。
これにより、モニタ回路に対する内部論理回路や入出力
バッファ回路からのノイズ等の影響を低減することがで
きる。
論理回路用の電源および半導体集積回路の入出力バッフ
ァ回路用の電源とは別にモニタ回路用の電源を設けた。
これにより、モニタ回路に対する内部論理回路や入出力
バッファ回路からのノイズ等の影響を低減することがで
きる。
【００２８】つぎの発明にかかる半導体集積回路にあっ
ては、前記モニタ回路用の入出力バッファ回路およびパ
ッドを半導体集積回路のコーナー部に配置したことを特
徴とする。
ては、前記モニタ回路用の入出力バッファ回路およびパ
ッドを半導体集積回路のコーナー部に配置したことを特
徴とする。
【００２９】この発明によれば、モニタ回路用の入出力
バッファ回路およびパッドを半導体集積回路のコーナー
部に配置することにより、パッケージ後の評価を不要と
した場合、パッケージのテスト端子を少なくすることが
できる。
バッファ回路およびパッドを半導体集積回路のコーナー
部に配置することにより、パッケージ後の評価を不要と
した場合、パッケージのテスト端子を少なくすることが
できる。
【００３０】
【発明の実施の形態】以下、この発明にかかる半導体集
積回路の実施の形態を、図面に基づいて詳細に説明す
る。なお、この実施の形態により、この発明が限定され
るものではない。
積回路の実施の形態を、図面に基づいて詳細に説明す
る。なお、この実施の形態により、この発明が限定され
るものではない。
【００３１】実施の形態１．この発明にかかる実施の形
態１にかかる半導体集積回路（ＩＣ）は、ＩＣの動作ス
ピード評価専用の遅延モニタ回路を、内部論理回路領域
ではなく、複数の入出力バッファ回路領域の入出力コン
トロール回路領域に設けたものであって、遅延モニタ回
路のゲート遅延回路の入力段と出力段とにそれぞれラン
チャーフリップフロップ回路（Ｌ−ＦＦ回路），キャプ
チャーフリップフロップ回路（Ｃ−ＦＦ回路）を接続
し、これらのフリップフロップ回路を同一のクロックで
動作させ、入力データ信号の伝播速度を測定することが
できるようにしたものである。以下、まず、実施の形態
１の構成について説明する。
態１にかかる半導体集積回路（ＩＣ）は、ＩＣの動作ス
ピード評価専用の遅延モニタ回路を、内部論理回路領域
ではなく、複数の入出力バッファ回路領域の入出力コン
トロール回路領域に設けたものであって、遅延モニタ回
路のゲート遅延回路の入力段と出力段とにそれぞれラン
チャーフリップフロップ回路（Ｌ−ＦＦ回路），キャプ
チャーフリップフロップ回路（Ｃ−ＦＦ回路）を接続
し、これらのフリップフロップ回路を同一のクロックで
動作させ、入力データ信号の伝播速度を測定することが
できるようにしたものである。以下、まず、実施の形態
１の構成について説明する。
【００３２】図１は、この発明の実施の形態１にかかる
ＩＣのチップ配置を示す図である。このＩＣは、内部論
理回路が配置された内部論理回路領域１と、入出力コン
トロール回路が配置された入出力コントロール回路領域
であって、後述する遅延モニタ回路を構成する素子がさ
らに配置された入出力コントロール回路領域２と、テス
ト端子用の入力回路が配置された入力バッファ回路領域
３ａ，３ｂと、テスト端子用の出力回路が配置された出
力バッファ回路領域４と、入出力回路（入力回路，出力
回路または双方向回路）が配置された入出力バッファ回
路領域であって、入出力コントロール回路領域２を有す
る入出力バッファ回路領域５と、入出力バッファ回路領
域５以外の通常の入出力バッファ回路領域６と、各入出
力バッファ回路領域に設けられたパッド（ＰＡＤ）７
と、ＩＣ各辺のコーナー部８と、を備えている。
ＩＣのチップ配置を示す図である。このＩＣは、内部論
理回路が配置された内部論理回路領域１と、入出力コン
トロール回路が配置された入出力コントロール回路領域
であって、後述する遅延モニタ回路を構成する素子がさ
らに配置された入出力コントロール回路領域２と、テス
ト端子用の入力回路が配置された入力バッファ回路領域
３ａ，３ｂと、テスト端子用の出力回路が配置された出
力バッファ回路領域４と、入出力回路（入力回路，出力
回路または双方向回路）が配置された入出力バッファ回
路領域であって、入出力コントロール回路領域２を有す
る入出力バッファ回路領域５と、入出力バッファ回路領
域５以外の通常の入出力バッファ回路領域６と、各入出
力バッファ回路領域に設けられたパッド（ＰＡＤ）７
と、ＩＣ各辺のコーナー部８と、を備えている。
【００３３】このＩＣでは、内部論理回路領域１には遅
延モニタ回路が設けられておらず、入出力バッファ回路
領域３ａ，３ｂ，４および５の入出力コントロール回路
領域２に遅延モニタ回路が設けられている。すなわち、
入出力コントロール回路領域２は、遅延モニタ回路が配
置された遅延モニタ回路領域となる。入出力バッファ回
路領域３ａ，３ｂ，４，５は、入力バッファ回路領域３
ａ，３ｂと出力バッファ回路領域４とが入出力バッファ
回路領域５を挟むようにして、ＩＣの少なくとも一辺に
設けられる。なお、入出力バッファ回路領域３ａ，３
ｂ，４，５は、一辺の一部であってもよいし、複数辺に
またがっていてもよい。すなわち、遅延モニタ回路が一
辺の一部の入出力バッファ回路領域に配置されていても
よいし、複数辺にまたがって配置されていてもよい。
延モニタ回路が設けられておらず、入出力バッファ回路
領域３ａ，３ｂ，４および５の入出力コントロール回路
領域２に遅延モニタ回路が設けられている。すなわち、
入出力コントロール回路領域２は、遅延モニタ回路が配
置された遅延モニタ回路領域となる。入出力バッファ回
路領域３ａ，３ｂ，４，５は、入力バッファ回路領域３
ａ，３ｂと出力バッファ回路領域４とが入出力バッファ
回路領域５を挟むようにして、ＩＣの少なくとも一辺に
設けられる。なお、入出力バッファ回路領域３ａ，３
ｂ，４，５は、一辺の一部であってもよいし、複数辺に
またがっていてもよい。すなわち、遅延モニタ回路が一
辺の一部の入出力バッファ回路領域に配置されていても
よいし、複数辺にまたがって配置されていてもよい。
【００３４】図２は、図１に示した実施の形態１にかか
る入出力バッファ回路領域３ａ，３ｂ，４および５の概
略構成を示す図である。入力バッファ回路領域３ａに
は、データ信号入力用のテスト端子ＩＮに接続されたパ
ッド７と、静電保護回路を含み、このパッド７に入力端
子が接続された入力回路１４と、ランチャーフリップフ
ロップ回路（Ｌ−ＦＦ回路）１２と、入力回路１４の出
力端子とＬ−ＦＦ回路１２のデータ入力端子Ｄ１とを接
続する入出力コントロール回路１１と、が設けられてい
る。
る入出力バッファ回路領域３ａ，３ｂ，４および５の概
略構成を示す図である。入力バッファ回路領域３ａに
は、データ信号入力用のテスト端子ＩＮに接続されたパ
ッド７と、静電保護回路を含み、このパッド７に入力端
子が接続された入力回路１４と、ランチャーフリップフ
ロップ回路（Ｌ−ＦＦ回路）１２と、入力回路１４の出
力端子とＬ−ＦＦ回路１２のデータ入力端子Ｄ１とを接
続する入出力コントロール回路１１と、が設けられてい
る。
【００３５】また、出力バッファ回路領域４には、デー
タ信号出力用のテスト端子ＯＵＴに接続されたパッド７
と、静電保護回路を含み、このパッド７に出力端子が接
続された出力回路１６と、キャプチャーフリップフロッ
プ回路（Ｃ−ＦＦ回路）１３と、出力回路１６の入力端
子とＣ−ＦＦ回路１３のデータ出力端子Ｑ２とを接続す
る入出力コントロール回路１１と、が設けられている。
タ信号出力用のテスト端子ＯＵＴに接続されたパッド７
と、静電保護回路を含み、このパッド７に出力端子が接
続された出力回路１６と、キャプチャーフリップフロッ
プ回路（Ｃ−ＦＦ回路）１３と、出力回路１６の入力端
子とＣ−ＦＦ回路１３のデータ出力端子Ｑ２とを接続す
る入出力コントロール回路１１と、が設けられている。
【００３６】また、入力バッファ回路領域３ｂには、ク
ロック信号入力用のテスト端子ＣＬＫに接続されたパッ
ド７と、静電保護回路を含み、このパッド７に入力端子
が接続された入力回路１５と、Ｌ−ＦＦ回路１２，Ｃ−
ＦＦ回路１３それぞれのクロック入力端子Ｔと入力回路
１５の出力端子とを接続する入出力コントロール回路１
１と、Ｌ−ＦＦ回路１２のデータ出力端子Ｑ１とＣ−Ｆ
Ｆ回路１３のデータ入力端子Ｄ２との間に設けられた遅
延回路を構成する遅延素子１７と、が設けられている。
ロック信号入力用のテスト端子ＣＬＫに接続されたパッ
ド７と、静電保護回路を含み、このパッド７に入力端子
が接続された入力回路１５と、Ｌ−ＦＦ回路１２，Ｃ−
ＦＦ回路１３それぞれのクロック入力端子Ｔと入力回路
１５の出力端子とを接続する入出力コントロール回路１
１と、Ｌ−ＦＦ回路１２のデータ出力端子Ｑ１とＣ−Ｆ
Ｆ回路１３のデータ入力端子Ｄ２との間に設けられた遅
延回路を構成する遅延素子１７と、が設けられている。
【００３７】また、入出力バッファ回路領域５には、入
出力用の端子ＩＰ，ＯＰに接続されたパッド７と、静電
保護回路を含み、このパッド７に接続された入出力回路
と、この入出力回路と内部論理回路とを接続する入出力
コントロール回路１１と、Ｌ−ＦＦ回路１２のデータ出
力端子Ｑ１とＣ−ＦＦ回路１３のデータ入力端子Ｄ２と
の間に設けられた遅延回路を構成する遅延素子１７と、
が設けられている。
出力用の端子ＩＰ，ＯＰに接続されたパッド７と、静電
保護回路を含み、このパッド７に接続された入出力回路
と、この入出力回路と内部論理回路とを接続する入出力
コントロール回路１１と、Ｌ−ＦＦ回路１２のデータ出
力端子Ｑ１とＣ−ＦＦ回路１３のデータ入力端子Ｄ２と
の間に設けられた遅延回路を構成する遅延素子１７と、
が設けられている。
【００３８】入力回路１４は、テスト用のデータ信号を
入力し、入力回路１５は、テスト用のクロック信号を入
力する。Ｌ−ＦＦ回路１２は、入力回路１４からのデー
タ信号および入力回路１５からのクロック信号を入力
し、クロック信号のタイミングでデータ信号を出力す
る。入出力バッファ回路領域３ｂ，５の入出力コントロ
ール回路領域に配置された遅延素子１７は、直列接続さ
れており、Ｌ−ＦＦ回路１２からのデータ信号をＣ−Ｆ
Ｆ回路１３へ転送する。Ｃ−ＦＦ回路１３は、遅延素子
１７からのデータ信号および入力回路１５からのクロッ
ク信号を入力し、クロック信号のタイミングでデータ信
号を出力する。Ｌ−ＦＦ回路１２，Ｃ−ＦＦ回路１３お
よび遅延素子１７は、ＩＣの動作スピード評価専用の遅
延モニタ回路を構成する。
入力し、入力回路１５は、テスト用のクロック信号を入
力する。Ｌ−ＦＦ回路１２は、入力回路１４からのデー
タ信号および入力回路１５からのクロック信号を入力
し、クロック信号のタイミングでデータ信号を出力す
る。入出力バッファ回路領域３ｂ，５の入出力コントロ
ール回路領域に配置された遅延素子１７は、直列接続さ
れており、Ｌ−ＦＦ回路１２からのデータ信号をＣ−Ｆ
Ｆ回路１３へ転送する。Ｃ−ＦＦ回路１３は、遅延素子
１７からのデータ信号および入力回路１５からのクロッ
ク信号を入力し、クロック信号のタイミングでデータ信
号を出力する。Ｌ−ＦＦ回路１２，Ｃ−ＦＦ回路１３お
よび遅延素子１７は、ＩＣの動作スピード評価専用の遅
延モニタ回路を構成する。
【００３９】図３は、実施の形態１にかかる遅延モニタ
回路の回路構成を示す図である。この遅延モニタ回路２
ａは、同一クロックにより動作するＬ−ＦＦ回路１２，
Ｃ−ＦＦ回路１３と、Ｌ−ＦＦ回路１２，Ｃ−ＦＦ回路
１３間に複数の遅延素子１７を直列接続した遅延回路９
ａと、を備えている。この遅延モニタ回路２ａにおいて
は、Ｌ−ＦＦ回路１２，Ｃ−ＦＦ回路１３間のデータ信
号転送が正しく行われるか否かを検証することにより遅
延回路９ａの遅延時間を評価することができる。遅延回
路９ａの遅延素子１７は、たとえば、すべてインバータ
であってもよいし、ＮＡＮＤゲート，ＡＮＤゲート，Ｎ
ＯＲゲート，ＯＲゲート等、であってもよいし、これら
の組み合わせであってもよい。
回路の回路構成を示す図である。この遅延モニタ回路２
ａは、同一クロックにより動作するＬ−ＦＦ回路１２，
Ｃ−ＦＦ回路１３と、Ｌ−ＦＦ回路１２，Ｃ−ＦＦ回路
１３間に複数の遅延素子１７を直列接続した遅延回路９
ａと、を備えている。この遅延モニタ回路２ａにおいて
は、Ｌ−ＦＦ回路１２，Ｃ−ＦＦ回路１３間のデータ信
号転送が正しく行われるか否かを検証することにより遅
延回路９ａの遅延時間を評価することができる。遅延回
路９ａの遅延素子１７は、たとえば、すべてインバータ
であってもよいし、ＮＡＮＤゲート，ＡＮＤゲート，Ｎ
ＯＲゲート，ＯＲゲート等、であってもよいし、これら
の組み合わせであってもよい。
【００４０】以上の構成において、実施の形態１の動作
について説明する。実施の形態１の動作において、遅延
回路９ａの遅延時間の評価、すなわちＩＣの評価を行う
ためのデータ信号転送の検証は、入力用テスト端子Ｉ
Ｎ，ＣＬＫにテスト用のテストベクタ（テスト用のデー
タ信号およびクロック信号）を入力し、出力用テスト端
子ＯＵＴからの出力データ信号をモニタし、データ信号
がＬ−ＦＦ回路１２から遅延回路９ａを介してＣ−ＦＦ
回路１３に正しく転送されているか否かを判定すること
により行う。
について説明する。実施の形態１の動作において、遅延
回路９ａの遅延時間の評価、すなわちＩＣの評価を行う
ためのデータ信号転送の検証は、入力用テスト端子Ｉ
Ｎ，ＣＬＫにテスト用のテストベクタ（テスト用のデー
タ信号およびクロック信号）を入力し、出力用テスト端
子ＯＵＴからの出力データ信号をモニタし、データ信号
がＬ−ＦＦ回路１２から遅延回路９ａを介してＣ−ＦＦ
回路１３に正しく転送されているか否かを判定すること
により行う。
【００４１】まず、データ信号入力用のテスト端子ＩＮ
に入力されたデータ信号は、入力バッファ回路領域３ａ
の入力回路１４，入出力コントロール回路１１を経由し
てＬ−ＦＦ回路１２のデータ入力端子Ｄ１に入力され
る。また、クロック信号入力用のテスト端子ＣＬＫに入
力されたクロック信号は、入力バッファ回路領域３ｂの
入力回路１５，入出力コントロール回路１１を経由して
Ｌ−ＦＦ回路１２およびＣ−ＦＦ回路１３のクロック入
力端子Ｔに入力される。
に入力されたデータ信号は、入力バッファ回路領域３ａ
の入力回路１４，入出力コントロール回路１１を経由し
てＬ−ＦＦ回路１２のデータ入力端子Ｄ１に入力され
る。また、クロック信号入力用のテスト端子ＣＬＫに入
力されたクロック信号は、入力バッファ回路領域３ｂの
入力回路１５，入出力コントロール回路１１を経由して
Ｌ−ＦＦ回路１２およびＣ−ＦＦ回路１３のクロック入
力端子Ｔに入力される。
【００４２】Ｌ−ＦＦ回路１２では、クロック入力端子
Ｔに入力されたクロック信号により、データ入力端子Ｄ
１に入力されたデータ信号がラッチされ、ラッチされた
データ信号がデータ出力端子Ｑ１から出力される。Ｌ−
ＦＦ回路１２のデータ出力端子Ｑ１から出力されたデー
タ信号は、入力バッファ回路領域３ｂの入出力コントロ
ール回路領域２に設けられた遅延素子１７に入力され、
さらに、複数の入出力バッファ回路領域５の入出力コン
トロール回路領域２に設けられた遅延素子１７を順次伝
播する。
Ｔに入力されたクロック信号により、データ入力端子Ｄ
１に入力されたデータ信号がラッチされ、ラッチされた
データ信号がデータ出力端子Ｑ１から出力される。Ｌ−
ＦＦ回路１２のデータ出力端子Ｑ１から出力されたデー
タ信号は、入力バッファ回路領域３ｂの入出力コントロ
ール回路領域２に設けられた遅延素子１７に入力され、
さらに、複数の入出力バッファ回路領域５の入出力コン
トロール回路領域２に設けられた遅延素子１７を順次伝
播する。
【００４３】そして、複数の遅延素子１７からなる遅延
回路９ａを通過したデータ信号は、Ｃ−ＦＦ回路１３の
データ入力端子Ｄ２に入力され、クロック信号によりに
よりラッチされる。ラッチされたデータ信号は、Ｃ−Ｆ
Ｆ回路１３のデータ出力端子Ｑ２から出力され、出力バ
ッファ回路領域４の入出力コントロール回路１１，出力
回路１６を経由してデータ信号出力用のテスト端子ＯＵ
Ｔから外部に出力される。このデータ信号をモニタする
ことにより、遅延回路９ａの遅延時間の評価、すなわち
ＩＣの評価を行うことができる。
回路９ａを通過したデータ信号は、Ｃ−ＦＦ回路１３の
データ入力端子Ｄ２に入力され、クロック信号によりに
よりラッチされる。ラッチされたデータ信号は、Ｃ−Ｆ
Ｆ回路１３のデータ出力端子Ｑ２から出力され、出力バ
ッファ回路領域４の入出力コントロール回路１１，出力
回路１６を経由してデータ信号出力用のテスト端子ＯＵ
Ｔから外部に出力される。このデータ信号をモニタする
ことにより、遅延回路９ａの遅延時間の評価、すなわち
ＩＣの評価を行うことができる。
【００４４】なお、このＩＣ評価の動作が行われている
ときでも、入出力バッファ回路領域５の入出力回路に接
続された外部の入出力端子ＩＰ，ＯＰを介して信号の入
出力を行い、内部論理回路とのアクセスを行うことがで
きる。入力端子ＩＰに入力される信号および出力端子Ｏ
Ｐから出力される信号は、入出力回路，コントロール回
路および内部入出力端子ＩＣ１，ＯＣ１を経由して遅延
素子１７とは無関係に転送される。すなわち、データ信
号入力用のテスト端子ＩＮに入力されたデータ信号は、
内部論理回路領域１を経由することなく入出力バッファ
回路の入出力コントロール回路領域２内を伝播し、デー
タ信号出力用のテスト端子ＯＵＴから出力される。
ときでも、入出力バッファ回路領域５の入出力回路に接
続された外部の入出力端子ＩＰ，ＯＰを介して信号の入
出力を行い、内部論理回路とのアクセスを行うことがで
きる。入力端子ＩＰに入力される信号および出力端子Ｏ
Ｐから出力される信号は、入出力回路，コントロール回
路および内部入出力端子ＩＣ１，ＯＣ１を経由して遅延
素子１７とは無関係に転送される。すなわち、データ信
号入力用のテスト端子ＩＮに入力されたデータ信号は、
内部論理回路領域１を経由することなく入出力バッファ
回路の入出力コントロール回路領域２内を伝播し、デー
タ信号出力用のテスト端子ＯＵＴから出力される。
【００４５】つぎに、図４，図５のタイミングチャート
を参照して、データ信号の転送が正常に行われる場合お
よびデータ転送が正常に行われない場合における遅延モ
ニタ回路２ａの動作について説明する。図４は、データ
信号の転送が正常に行われる場合の遅延モニタ回路２ａ
の動作を示すタイミングチャートである。この遅延モニ
タ回路２ａの動作においては、まず、（ｉ−１）周期
（任意の周期）のクロック信号（クロック入力端子Ｔの
信号）の立ち上がりでＬ−ＦＦ回路１２のデータ入力端
子Ｄ１の信号（論理レベルＢ）がラッチされ、Ｌ−ＦＦ
回路１２のデータ出力端子Ｑ１の信号の論理レベルがＡ
からＢに変化する。
を参照して、データ信号の転送が正常に行われる場合お
よびデータ転送が正常に行われない場合における遅延モ
ニタ回路２ａの動作について説明する。図４は、データ
信号の転送が正常に行われる場合の遅延モニタ回路２ａ
の動作を示すタイミングチャートである。この遅延モニ
タ回路２ａの動作においては、まず、（ｉ−１）周期
（任意の周期）のクロック信号（クロック入力端子Ｔの
信号）の立ち上がりでＬ−ＦＦ回路１２のデータ入力端
子Ｄ１の信号（論理レベルＢ）がラッチされ、Ｌ−ＦＦ
回路１２のデータ出力端子Ｑ１の信号の論理レベルがＡ
からＢに変化する。
【００４６】つぎに、このデータ出力端子Ｑ１の信号
（論理レベルＢ）は、遅延回路９ａを経由してＣ−ＦＦ
１３のデータ入力端子Ｄ２に伝達される。ここで遅延回
路９ａを信号が伝播するのにかかる時間（遅延時間）を
Ｔｄとすると、Ｃ−ＦＦ回路１３のデータ入力端子Ｄ２
の信号の論理レベルは、（ｉ−１）周期のクロック信号
の立ち上がりからＴｄ後にＡからＢに変化する。
（論理レベルＢ）は、遅延回路９ａを経由してＣ−ＦＦ
１３のデータ入力端子Ｄ２に伝達される。ここで遅延回
路９ａを信号が伝播するのにかかる時間（遅延時間）を
Ｔｄとすると、Ｃ−ＦＦ回路１３のデータ入力端子Ｄ２
の信号の論理レベルは、（ｉ−１）周期のクロック信号
の立ち上がりからＴｄ後にＡからＢに変化する。
【００４７】同様に、Ｌ−ＦＦ回路１２のデータ出力端
子Ｑ１の信号の論理レベルは、ｉ周期（（ｉ−１）周期
のつぎの周期），（ｉ＋１）周期（ｉ周期のつぎの周
期）のクロック信号の立ち上がりで、ＢからＣ，Ｃから
Ｄに変化する。これらのデータ変化（論理レベルの変
化）は遅延回路９ａを経由してＴｄ後にＣ−ＦＦ回路１
３のデータ入力端子Ｄ２に伝達される。なお、Ａ，Ｂ，
Ｃ，Ｄはハイレベルまたはローレベルの論理レベルであ
る。
子Ｑ１の信号の論理レベルは、ｉ周期（（ｉ−１）周期
のつぎの周期），（ｉ＋１）周期（ｉ周期のつぎの周
期）のクロック信号の立ち上がりで、ＢからＣ，Ｃから
Ｄに変化する。これらのデータ変化（論理レベルの変
化）は遅延回路９ａを経由してＴｄ後にＣ−ＦＦ回路１
３のデータ入力端子Ｄ２に伝達される。なお、Ａ，Ｂ，
Ｃ，Ｄはハイレベルまたはローレベルの論理レベルであ
る。
【００４８】一方、Ｃ−ＦＦ回路１３では、Ｌ−ＦＦ回
路１２で用いられるものと同一のクロック信号の立ち上
がりでデータ入力端子Ｄ２の信号をラッチし、ラッチし
た信号をデータ出力端子Ｑ２に出力する。データ転送の
検証は、Ｌ−ＦＦ回路１２のデータ入力端子Ｄ１，クロ
ック入力端子Ｔに前述した動作を行わせるためのデータ
信号，クロック信号を入力し、Ｃ−ＦＦ回路１３のデー
タ出力端子Ｄ２の信号を確認することで、データが正常
に転送されたか否かを判定することにより行う。
路１２で用いられるものと同一のクロック信号の立ち上
がりでデータ入力端子Ｄ２の信号をラッチし、ラッチし
た信号をデータ出力端子Ｑ２に出力する。データ転送の
検証は、Ｌ−ＦＦ回路１２のデータ入力端子Ｄ１，クロ
ック入力端子Ｔに前述した動作を行わせるためのデータ
信号，クロック信号を入力し、Ｃ−ＦＦ回路１３のデー
タ出力端子Ｄ２の信号を確認することで、データが正常
に転送されたか否かを判定することにより行う。
【００４９】この例では、Ｃ−ＦＦ回路１３のデータ入
力端子Ｄ２の信号の論理レベルは、（ｉ−１）周期のク
ロック信号の立ち上がりからＴｄ後、ｉ周期のクロック
信号の立ち上がりの前にＡからＢに変化し、その後、ｉ
周期のクロック信号の立ち上がりでデータ入力端子Ｄ２
の信号（論理レベルＢ）がラッチされ、データ出力端子
Ｑ２に出力される。ｉ周期のクロック信号の立ち上がり
後、データ出力端子Ｑ２の信号を測定し、論理レベルが
Ｂであることを確認することにより、データ信号の転送
が正常に行われたことを確認することができる。
力端子Ｄ２の信号の論理レベルは、（ｉ−１）周期のク
ロック信号の立ち上がりからＴｄ後、ｉ周期のクロック
信号の立ち上がりの前にＡからＢに変化し、その後、ｉ
周期のクロック信号の立ち上がりでデータ入力端子Ｄ２
の信号（論理レベルＢ）がラッチされ、データ出力端子
Ｑ２に出力される。ｉ周期のクロック信号の立ち上がり
後、データ出力端子Ｑ２の信号を測定し、論理レベルが
Ｂであることを確認することにより、データ信号の転送
が正常に行われたことを確認することができる。
【００５０】すなわち、（ｉ−１）周期におけるＬ−Ｆ
Ｆ回路１２のデータ入力端子Ｄ１の信号の論理レベルを
期待値（ＥＸＰＥＣＴ）とし、ｉ周期のクロック信号の
立ち上がり後におけるＣ−ＦＦ回路１３のデータ出力端
子Ｑ２の信号の測定結果（ＳＴＲＯＢＥ）が期待値と一
致するか否かを判定する。この例では、遅延回路９ａの
遅延時間Ｔｄがクロック信号の１周期よりも短いため、
期待値と測定結果とが一致し、データ信号の転送が正常
に行われたと判定される。
Ｆ回路１２のデータ入力端子Ｄ１の信号の論理レベルを
期待値（ＥＸＰＥＣＴ）とし、ｉ周期のクロック信号の
立ち上がり後におけるＣ−ＦＦ回路１３のデータ出力端
子Ｑ２の信号の測定結果（ＳＴＲＯＢＥ）が期待値と一
致するか否かを判定する。この例では、遅延回路９ａの
遅延時間Ｔｄがクロック信号の１周期よりも短いため、
期待値と測定結果とが一致し、データ信号の転送が正常
に行われたと判定される。
【００５１】図５は、データ信号の転送が正常に行われ
ない場合の遅延モニタ回路２ａの動作を示すタイミング
チャートである。この遅延モニタ回路２ａの動作におい
ては、クロック信号の周期が遅延回路９ａの遅延時間Ｔ
ｄよりも短いため、Ｃ−ＦＦ回路１３の入力端子Ｄ２の
信号の論理レベルが（ｉ−１）周期のクロック信号の立
ち上がりからＴｄ後にＡからＢに変化する前に、ｉ周期
のクロック信号が立ち上がってしまう。これにより、論
理レベルＡの信号がｉ周期のクロック信号の立ち上がり
でラッチされることとなり、データ出力端子Ｑ２には論
理レベルＡの信号が出力されることとなる。
ない場合の遅延モニタ回路２ａの動作を示すタイミング
チャートである。この遅延モニタ回路２ａの動作におい
ては、クロック信号の周期が遅延回路９ａの遅延時間Ｔ
ｄよりも短いため、Ｃ−ＦＦ回路１３の入力端子Ｄ２の
信号の論理レベルが（ｉ−１）周期のクロック信号の立
ち上がりからＴｄ後にＡからＢに変化する前に、ｉ周期
のクロック信号が立ち上がってしまう。これにより、論
理レベルＡの信号がｉ周期のクロック信号の立ち上がり
でラッチされることとなり、データ出力端子Ｑ２には論
理レベルＡの信号が出力されることとなる。
【００５２】そして、ｉ周期のクロック信号の立ち上が
り後、データ出力端子Ｑ２の信号が測定され、論理レベ
ルＢでないことが確認され、データ信号の転送が正常に
行われなかったと判定される。この例では、遅延回路９
ａの遅延時間Ｔｄがクロック信号の１周期よりも長いた
め、期待値と測定結果とが一致せず、データ信号の転送
が正常に行われなかったと判定される。すなわち、正し
いデータ信号の転送が行われる最小のクロック信号の周
期が遅延回路９ａの遅延時間Ｔｄとほぼ一致することと
なる。
り後、データ出力端子Ｑ２の信号が測定され、論理レベ
ルＢでないことが確認され、データ信号の転送が正常に
行われなかったと判定される。この例では、遅延回路９
ａの遅延時間Ｔｄがクロック信号の１周期よりも長いた
め、期待値と測定結果とが一致せず、データ信号の転送
が正常に行われなかったと判定される。すなわち、正し
いデータ信号の転送が行われる最小のクロック信号の周
期が遅延回路９ａの遅延時間Ｔｄとほぼ一致することと
なる。
【００５３】このように、遅延モニタ回路２ａを備えた
ＩＣでは、遅延モニタ回路２ａに入力するクロック信号
を変化させてデータ信号の転送が正常に行われたか否か
を判定することにより、ＩＣの動作スピードを評価する
ことができる。すなわち、クロック信号が短くても正常
なデータ信号転送が可能であれば、ＩＣの動作スピード
が速く、トランジスタ（Ｔｒ）の特性および配線（ＡＬ
配線）の仕上がりも良好であると判断することができ
る。
ＩＣでは、遅延モニタ回路２ａに入力するクロック信号
を変化させてデータ信号の転送が正常に行われたか否か
を判定することにより、ＩＣの動作スピードを評価する
ことができる。すなわち、クロック信号が短くても正常
なデータ信号転送が可能であれば、ＩＣの動作スピード
が速く、トランジスタ（Ｔｒ）の特性および配線（ＡＬ
配線）の仕上がりも良好であると判断することができ
る。
【００５４】また、客先に対してＩＣの動作スピードを
保証するテスト規格がある場合、クロック信号の周期を
このテスト規格に合わせて設定し、データ信号の転送が
正常に行われたか否かを判定することにより、不良品
（製造プロセス性能が低く、動作スピードが不足してい
るＩＣ）の判別を行うことができる。また、これらの動
作スピード評価は全ＩＣに対して行うことができ、全Ｉ
Ｃのトランジスタの特性および配線の仕上がりを評価で
きるため、ＩＣの信頼性を向上させることができる。
保証するテスト規格がある場合、クロック信号の周期を
このテスト規格に合わせて設定し、データ信号の転送が
正常に行われたか否かを判定することにより、不良品
（製造プロセス性能が低く、動作スピードが不足してい
るＩＣ）の判別を行うことができる。また、これらの動
作スピード評価は全ＩＣに対して行うことができ、全Ｉ
Ｃのトランジスタの特性および配線の仕上がりを評価で
きるため、ＩＣの信頼性を向上させることができる。
【００５５】つぎに、遅延モニタ回路２ａの遅延回路９
ａの構成を変えた場合の動作について説明する。遅延回
路９ａは、インバータのみを接続したものであってもよ
いし、図６に示すように４入力のＮＡＮＤゲート１８と
インバータ２５とを交互に接続したもの（遅延回路９
ｂ）でもよいし、図７に示すように４入力のＮＯＲゲー
ト１９とインバータ２５とを交互に接続したもの（遅延
回路９ｃ）であってもよい。たとえば、インバータのみ
を接続した遅延回路９ａでは、図８に示すように、動作
するＮチャネルトランジスタ，Ｐチャネルトランジスタ
の比が１対１となる。
ａの構成を変えた場合の動作について説明する。遅延回
路９ａは、インバータのみを接続したものであってもよ
いし、図６に示すように４入力のＮＡＮＤゲート１８と
インバータ２５とを交互に接続したもの（遅延回路９
ｂ）でもよいし、図７に示すように４入力のＮＯＲゲー
ト１９とインバータ２５とを交互に接続したもの（遅延
回路９ｃ）であってもよい。たとえば、インバータのみ
を接続した遅延回路９ａでは、図８に示すように、動作
するＮチャネルトランジスタ，Ｐチャネルトランジスタ
の比が１対１となる。
【００５６】一方、４入力のＮＡＮＤゲート１８とイン
バータ２５とを交互に接続した遅延回路９ｂでは、伝送
するデータ信号をハイ（Ｈ）レベルとした場合、図９に
示すように、動作するＮチャネルトランジスタ，Ｐチャ
ネルトランジスタの比が４対１となる。すなわち、より
精度よくＮチャネルトランジスタの特性を測定すること
ができる。また、４入力のＮＯＲゲート１９とインバー
タ２５とを交互に接続した遅延回路９ｃでは、伝送する
データ信号をロー（Ｌ）レベルとした場合、図１０に示
すように、動作するＮチャネルトランジスタ，Ｐチャネ
ルトランジスタの比が１対４となる。すなわち、より精
度よくＰチャネルトランジスタの特性を測定することが
できる。
バータ２５とを交互に接続した遅延回路９ｂでは、伝送
するデータ信号をハイ（Ｈ）レベルとした場合、図９に
示すように、動作するＮチャネルトランジスタ，Ｐチャ
ネルトランジスタの比が４対１となる。すなわち、より
精度よくＮチャネルトランジスタの特性を測定すること
ができる。また、４入力のＮＯＲゲート１９とインバー
タ２５とを交互に接続した遅延回路９ｃでは、伝送する
データ信号をロー（Ｌ）レベルとした場合、図１０に示
すように、動作するＮチャネルトランジスタ，Ｐチャネ
ルトランジスタの比が１対４となる。すなわち、より精
度よくＰチャネルトランジスタの特性を測定することが
できる。
【００５７】さらに、図１１に示すように、４入力のＡ
ＮＤゲートと４入力のＯＲゲートとを交互に接続したも
の（遅延回路９ｄ）を用いた場合は、伝送するデータ信
号の論理レベルを切り替えることにより（ローレベル，
ハイレベルを切り替えることにより）、一つの遅延回路
９ｄで、動作するＮチャネルトランジスタ，Ｐチャネル
トランジスタの比を切り替えることができる。これによ
り、一つの遅延回路９ｄで、Ｎチャネルトランジスタ，
Ｐチャネルトランジスタそれぞれの特性を精度よく測定
することができる。なお、遅延回路の構成は特に限定さ
れず、種々の構成の遅延回路を用いることにより、動作
するＮチャネルトランジスタ，Ｐチャネルトランジスタ
の比を変え、Ｎチャネルトランジスタ，Ｐチャネルトラ
ンジスタそれぞれの特性を詳細に測定することができ
る。
ＮＤゲートと４入力のＯＲゲートとを交互に接続したも
の（遅延回路９ｄ）を用いた場合は、伝送するデータ信
号の論理レベルを切り替えることにより（ローレベル，
ハイレベルを切り替えることにより）、一つの遅延回路
９ｄで、動作するＮチャネルトランジスタ，Ｐチャネル
トランジスタの比を切り替えることができる。これによ
り、一つの遅延回路９ｄで、Ｎチャネルトランジスタ，
Ｐチャネルトランジスタそれぞれの特性を精度よく測定
することができる。なお、遅延回路の構成は特に限定さ
れず、種々の構成の遅延回路を用いることにより、動作
するＮチャネルトランジスタ，Ｐチャネルトランジスタ
の比を変え、Ｎチャネルトランジスタ，Ｐチャネルトラ
ンジスタそれぞれの特性を詳細に測定することができ
る。
【００５８】前述したように、実施の形態１によれば、
遅延回路をフリップフロップで挟む構成としたため、入
出力バッファの遅延の影響を考慮せずに動作スピードを
測定することができ、さらに、遅延回路の構成を変える
だけでＰチャネルトランジスタ，Ｎチャネルトランジス
タの平均の動作スピードだけでなく、Ｐチャネルトラン
ジスタ，Ｎチャネルトランジスタそれぞれの動作スピー
ドの測定も可能となることから、より高精度かつ詳細に
プロセス特性を評価することができる。
遅延回路をフリップフロップで挟む構成としたため、入
出力バッファの遅延の影響を考慮せずに動作スピードを
測定することができ、さらに、遅延回路の構成を変える
だけでＰチャネルトランジスタ，Ｎチャネルトランジス
タの平均の動作スピードだけでなく、Ｐチャネルトラン
ジスタ，Ｎチャネルトランジスタそれぞれの動作スピー
ドの測定も可能となることから、より高精度かつ詳細に
プロセス特性を評価することができる。
【００５９】また、遅延モニタ回路を入出力バッファ回
路領域の入出力コントロール回路領域に配置すること
で、従来は遅延モニタ回路が配置されていた部分の内部
論理回路領域を内部論理回路のために使用することがで
きるため、内部論理回路の設計，配置配線時の制限事項
を緩和することができる。すなわち、遅延モニタ回路の
配置配線を意識することなく内部論理回路を設計するこ
とができる。また、遅延モニタ回路の遅延素子間の配線
をある程度一定にすることができるため、配線長のばら
つきによる測定への影響を低減して、トランジスタ特性
による動作スピードへの影響を評価することができる。
路領域の入出力コントロール回路領域に配置すること
で、従来は遅延モニタ回路が配置されていた部分の内部
論理回路領域を内部論理回路のために使用することがで
きるため、内部論理回路の設計，配置配線時の制限事項
を緩和することができる。すなわち、遅延モニタ回路の
配置配線を意識することなく内部論理回路を設計するこ
とができる。また、遅延モニタ回路の遅延素子間の配線
をある程度一定にすることができるため、配線長のばら
つきによる測定への影響を低減して、トランジスタ特性
による動作スピードへの影響を評価することができる。
【００６０】ここで、遅延モニタ回路２ａに接続された
入出力回路１４，１５，１６およびこれらのパッドをＩ
Ｃのコーナー部８に配置するようにしてもよい。これに
より、ＩＣの動作スピードに対する不良選別等のテスト
のみに使用され客先では使用されることがない場合のテ
スト端子をＩＣのパッケージに設ける必要がなくなり、
ＩＣパッケージのピンを削減することもできる。また、
遅延モニタ回路を構成するトランジスタのサイズと内部
論理回路を構成するトランジスタのサイズとが異なって
いてもよいが、これらを同一にすることにより、より実
際の内部論理回路に近い条件で動作スピードの測定を行
うことができ、内部論理回路の特性をより正確に評価す
ることができる。
入出力回路１４，１５，１６およびこれらのパッドをＩ
Ｃのコーナー部８に配置するようにしてもよい。これに
より、ＩＣの動作スピードに対する不良選別等のテスト
のみに使用され客先では使用されることがない場合のテ
スト端子をＩＣのパッケージに設ける必要がなくなり、
ＩＣパッケージのピンを削減することもできる。また、
遅延モニタ回路を構成するトランジスタのサイズと内部
論理回路を構成するトランジスタのサイズとが異なって
いてもよいが、これらを同一にすることにより、より実
際の内部論理回路に近い条件で動作スピードの測定を行
うことができ、内部論理回路の特性をより正確に評価す
ることができる。
【００６１】実施の形態２．この発明にかかる実施の形
態２は、複数種類の複数個の遅延モニタ回路を入出力バ
ッファ回路領域の入出力コントロール回路領域に配置し
たものである。以下、実施の形態２の構成および動作に
ついて説明する。図１２は、この発明の実施の形態２に
かかるＩＣのチップ配置を示す図である。なお、基本的
な構成は実施の形態１と同様につき、図１と同一の部分
には同一の符号を付してその説明を省略し、異なる部分
についてのみ説明する。このＩＣでは、ＩＣの各４辺の
入出力バッファ回路領域それぞれに異なる種類の遅延モ
ニタ回路が設けられている。また、各辺ごとに、テスト
端子用の入出力回路１４，１５，１６が設けられたテス
ト端子用の入出力バッファ回路領域３ａ，３ｂ，４が設
けられ、遅延モニタ回路を構成する素子が設けられた入
出力バッファ回路領域５が設けられている。
態２は、複数種類の複数個の遅延モニタ回路を入出力バ
ッファ回路領域の入出力コントロール回路領域に配置し
たものである。以下、実施の形態２の構成および動作に
ついて説明する。図１２は、この発明の実施の形態２に
かかるＩＣのチップ配置を示す図である。なお、基本的
な構成は実施の形態１と同様につき、図１と同一の部分
には同一の符号を付してその説明を省略し、異なる部分
についてのみ説明する。このＩＣでは、ＩＣの各４辺の
入出力バッファ回路領域それぞれに異なる種類の遅延モ
ニタ回路が設けられている。また、各辺ごとに、テスト
端子用の入出力回路１４，１５，１６が設けられたテス
ト端子用の入出力バッファ回路領域３ａ，３ｂ，４が設
けられ、遅延モニタ回路を構成する素子が設けられた入
出力バッファ回路領域５が設けられている。
【００６２】各辺の入出力バッファ回路領域に設ける遅
延モニタ回路は、特に限定されない。たとえば、インバ
ータのみからなる遅延回路９ａを有する遅延モニタ回路
２ａと、４入力のＮＡＮＤゲート１８とインバータ２５
とを交互に接続した遅延回路９ｂを有する遅延モニタ回
路２ｂと、４入力のＮＯＲゲート１９とインバータ２５
とを交互に接続した遅延回路９ｃを有する遅延モニタ回
路２ｃと、４入力のＡＮＤゲートと４入力のＯＲゲート
とを交互に接続した遅延回路９ｄを有する遅延モニタ回
路２ｄと、を設けるようにしてもよい。
延モニタ回路は、特に限定されない。たとえば、インバ
ータのみからなる遅延回路９ａを有する遅延モニタ回路
２ａと、４入力のＮＡＮＤゲート１８とインバータ２５
とを交互に接続した遅延回路９ｂを有する遅延モニタ回
路２ｂと、４入力のＮＯＲゲート１９とインバータ２５
とを交互に接続した遅延回路９ｃを有する遅延モニタ回
路２ｃと、４入力のＡＮＤゲートと４入力のＯＲゲート
とを交互に接続した遅延回路９ｄを有する遅延モニタ回
路２ｄと、を設けるようにしてもよい。
【００６３】また、同種類の遅延モニタ回路が複数設け
られていてもよい。また、４辺の入出力バッファ回路領
域ではなく、３辺または２辺の入出力バッファ回路領域
に遅延モニタ回路が設けられていてもよい。また、１辺
に遅延モニタ回路が複数設けられていてもよい。さら
に、複数の辺にまたがる遅延モニタ回路が設けられてい
てもよい。これら複数種類の複数個の遅延モニタ回路
は、それぞれ独立した構成となっており、それぞれ別々
に動作させ、それぞれ別々に評価を行うことができる。
なお、それぞれの遅延モニタ回路の動作については実施
の形態１の遅延モニタ回路の動作と同様であるので、そ
の説明を省略する。
られていてもよい。また、４辺の入出力バッファ回路領
域ではなく、３辺または２辺の入出力バッファ回路領域
に遅延モニタ回路が設けられていてもよい。また、１辺
に遅延モニタ回路が複数設けられていてもよい。さら
に、複数の辺にまたがる遅延モニタ回路が設けられてい
てもよい。これら複数種類の複数個の遅延モニタ回路
は、それぞれ独立した構成となっており、それぞれ別々
に動作させ、それぞれ別々に評価を行うことができる。
なお、それぞれの遅延モニタ回路の動作については実施
の形態１の遅延モニタ回路の動作と同様であるので、そ
の説明を省略する。
【００６４】前述したように、実施の形態２によれば、
実施の形態１の効果に加え、さらに、一つのＩＣの各辺
の入出力バッファ回路領域に複数種類の遅延モニタ回路
を設けたため、一つのＩＣで複数種類の遅延モニタ回路
による評価を行うことができ、より高精度かつ詳細なＩ
Ｃの評価を行うことができる、という効果を奏する。
実施の形態１の効果に加え、さらに、一つのＩＣの各辺
の入出力バッファ回路領域に複数種類の遅延モニタ回路
を設けたため、一つのＩＣで複数種類の遅延モニタ回路
による評価を行うことができ、より高精度かつ詳細なＩ
Ｃの評価を行うことができる、という効果を奏する。
【００６５】実施の形態３．この発明にかかる実施の形
態３は、前述した実施の形態１において、遅延モニタ回
路を、ＩＣの４辺の入出力バッファ回路領域にわたって
リング状に設けたものである。以下、実施の形態３の構
成および動作について説明する。図１３は、この発明の
実施の形態３にかかるＩＣのチップ配置を示す図であ
る。なお、基本的な構成は実施の形態１と同様につき、
図１と同一の部分には同一の符号を付してその説明を省
略し、異なる部分についてのみ説明する。
態３は、前述した実施の形態１において、遅延モニタ回
路を、ＩＣの４辺の入出力バッファ回路領域にわたって
リング状に設けたものである。以下、実施の形態３の構
成および動作について説明する。図１３は、この発明の
実施の形態３にかかるＩＣのチップ配置を示す図であ
る。なお、基本的な構成は実施の形態１と同様につき、
図１と同一の部分には同一の符号を付してその説明を省
略し、異なる部分についてのみ説明する。
【００６６】このＩＣでは、ＩＣの周り４辺全ての入出
力バッファ回路領域の入出力コントロール回路領域２に
わたって遅延モニタ回路２ｅがリング状に設けられてい
る。遅延モニタ回路２ｅは、実施の形態１の遅延モニタ
回路２ａ〜２ｆと同様の構成のものをＩＣの周りにリン
グ状に配置したものである。このＩＣでは、遅延モニタ
回路２ｅを構成する素子が配置された入出力コントロー
ル回路領域２を有する入出力バッファ回路領域５が、Ｉ
Ｃの周り４辺にわたってリング状に配置され、テスト端
子用の入出力回路が配置された入出力バッファ回路領域
３ａ，３ｂ，４が隣接して設けられることとなる。
力バッファ回路領域の入出力コントロール回路領域２に
わたって遅延モニタ回路２ｅがリング状に設けられてい
る。遅延モニタ回路２ｅは、実施の形態１の遅延モニタ
回路２ａ〜２ｆと同様の構成のものをＩＣの周りにリン
グ状に配置したものである。このＩＣでは、遅延モニタ
回路２ｅを構成する素子が配置された入出力コントロー
ル回路領域２を有する入出力バッファ回路領域５が、Ｉ
Ｃの周り４辺にわたってリング状に配置され、テスト端
子用の入出力回路が配置された入出力バッファ回路領域
３ａ，３ｂ，４が隣接して設けられることとなる。
【００６７】入出力バッファ回路領域３ａ，３ｂ，４が
隣接して設けられる、すなわち、Ｌ−ＦＦ回路１２とＣ
−ＦＦ回路１３とが隣接して設けられることとなるた
め、Ｌ−ＦＦ回路１２，Ｃ−ＦＦ回路１３に入力される
クロック信号の配線の引き回しを短くすることができ
る。また、このＩＣは、実施の形態１のＩＣと同様の動
作を行う。ＩＣの評価の際には、テスト用のデータ信号
がＩＣ内をリング状に伝播することになる。
隣接して設けられる、すなわち、Ｌ−ＦＦ回路１２とＣ
−ＦＦ回路１３とが隣接して設けられることとなるた
め、Ｌ−ＦＦ回路１２，Ｃ−ＦＦ回路１３に入力される
クロック信号の配線の引き回しを短くすることができ
る。また、このＩＣは、実施の形態１のＩＣと同様の動
作を行う。ＩＣの評価の際には、テスト用のデータ信号
がＩＣ内をリング状に伝播することになる。
【００６８】前述したように実施の形態３によれば、実
施の形態１の効果に加え、さらに、クロック信号の配線
を長く引き回す必要がなくなるため、配線の引き回し容
量によるクロック信号の遅延を低減することができ、よ
り正確な遅延時間の測定を行うことができ、また、遅延
モニタ回路自身の配線も容易となる、という効果を奏す
る。
施の形態１の効果に加え、さらに、クロック信号の配線
を長く引き回す必要がなくなるため、配線の引き回し容
量によるクロック信号の遅延を低減することができ、よ
り正確な遅延時間の測定を行うことができ、また、遅延
モニタ回路自身の配線も容易となる、という効果を奏す
る。
【００６９】実施の形態４．この発明にかかる実施の形
態４は、実施の形態３において、遅延モニタ回路の途中
のデータ信号を取り出してモニタできるようにしたもの
である。以下、まず、実施の形態４の構成について説明
する。図１４は、この発明の実施の形態４にかかる遅延
モニタ回路の回路構成を示す図であり、図１５は、実施
の形態４にかかるＩＣのチップ配置を示す図である。な
お、基本的な構成は実施の形態１，実施の形態３と同様
であるので、図３，図１３と同一の部分については同一
の符号を付してその説明を省略し、異なる部分について
のみ説明する。
態４は、実施の形態３において、遅延モニタ回路の途中
のデータ信号を取り出してモニタできるようにしたもの
である。以下、まず、実施の形態４の構成について説明
する。図１４は、この発明の実施の形態４にかかる遅延
モニタ回路の回路構成を示す図であり、図１５は、実施
の形態４にかかるＩＣのチップ配置を示す図である。な
お、基本的な構成は実施の形態１，実施の形態３と同様
であるので、図３，図１３と同一の部分については同一
の符号を付してその説明を省略し、異なる部分について
のみ説明する。
【００７０】この遅延モニタ回路２ｆは、実施の形態１
の遅延回路９ａに代えて、ＩＣの周りを一周するように
遅延回路９ａを長く構成した遅延回路９ｆを備えてい
る。また、遅延モニタ回路２ｆの中間（途中）のデータ
信号を取り出すための少なくとも一つの中間データ信号
用Ｃ−ＦＦ回路３１ａ〜３１ｃが設けられている。中間
データ信号用Ｃ−ＦＦ回路３１ａ〜３１ｃは、遅延回路
９ｆの遅延素子間からのデータ信号をデータ入力端子Ｄ
Ａ〜ＤＣから入力し、Ｌ−ＦＦ回路１２，Ｃ−ＦＦ回路
１３に入力されるものと同一のクロック信号をクロック
入力端子Ｔから入力し、入力したクロック信号のタイミ
ングでデータ信号を中間データ信号用出力回路３２ａ〜
３２ｃに出力する。
の遅延回路９ａに代えて、ＩＣの周りを一周するように
遅延回路９ａを長く構成した遅延回路９ｆを備えてい
る。また、遅延モニタ回路２ｆの中間（途中）のデータ
信号を取り出すための少なくとも一つの中間データ信号
用Ｃ−ＦＦ回路３１ａ〜３１ｃが設けられている。中間
データ信号用Ｃ−ＦＦ回路３１ａ〜３１ｃは、遅延回路
９ｆの遅延素子間からのデータ信号をデータ入力端子Ｄ
Ａ〜ＤＣから入力し、Ｌ−ＦＦ回路１２，Ｃ−ＦＦ回路
１３に入力されるものと同一のクロック信号をクロック
入力端子Ｔから入力し、入力したクロック信号のタイミ
ングでデータ信号を中間データ信号用出力回路３２ａ〜
３２ｃに出力する。
【００７１】中間データ信号用出力回路３２ａ〜３２ｃ
は、中間データ信号用Ｃ−ＦＦ３１ａ〜３１ｃと中間デ
ータ信号用テスト端子ＴＡＰ１〜ＴＡＰ３との間に設け
られており、中間データ信号用Ｃ−ＦＦ３１ａ〜３１ｃ
からの信号を中間データ信号用テスト端子ＴＡＰ１〜Ｔ
ＡＰ３に出力する。データ信号を取り出す遅延素子間の
位置は特に限定されないが、各辺の終端の遅延素子間か
ら中間のデータ信号を取り出すようにする。すなわち、
図１５に示すように、ＩＣ各辺の終端に、中間データ信
号用出力回路３２ａ〜３２ｃが設けられた中間データ信
号出力端子用出力バッファ回路領域３３を設けるように
する。これにより、各辺ごとの遅延時間の測定を行なう
ことができる。
は、中間データ信号用Ｃ−ＦＦ３１ａ〜３１ｃと中間デ
ータ信号用テスト端子ＴＡＰ１〜ＴＡＰ３との間に設け
られており、中間データ信号用Ｃ−ＦＦ３１ａ〜３１ｃ
からの信号を中間データ信号用テスト端子ＴＡＰ１〜Ｔ
ＡＰ３に出力する。データ信号を取り出す遅延素子間の
位置は特に限定されないが、各辺の終端の遅延素子間か
ら中間のデータ信号を取り出すようにする。すなわち、
図１５に示すように、ＩＣ各辺の終端に、中間データ信
号用出力回路３２ａ〜３２ｃが設けられた中間データ信
号出力端子用出力バッファ回路領域３３を設けるように
する。これにより、各辺ごとの遅延時間の測定を行なう
ことができる。
【００７２】以上の構成において実施の形態４の動作に
ついて説明する。実施の形態４の動作は、実施の形態３
の動作と同様であり、テスト用のデータ信号が遅延モニ
タ回路２ｆを伝播し、ＩＣを一周する。伝播途中のデー
タ信号は、各辺の終端でそれぞれ中間データ信号用Ｃ−
ＦＦ３１ａ〜３１ｃに入力され、Ｌ−ＦＦ回路１２，Ｃ
−ＦＦ回路１３で用いられるものと同一のクロック信号
によりラッチされ、中間データ信号用出力回路３２ａ〜
３２ｃを介して中間データ信号用テスト端子ＴＡＰ１〜
ＴＡＰ３から外部に出力される。すなわち、クロック信
号の周期を変えることにより、各ポイントまたは全体の
遅延測定を行うことが可能となり、各辺の遅延時間の評
価が可能となる。
ついて説明する。実施の形態４の動作は、実施の形態３
の動作と同様であり、テスト用のデータ信号が遅延モニ
タ回路２ｆを伝播し、ＩＣを一周する。伝播途中のデー
タ信号は、各辺の終端でそれぞれ中間データ信号用Ｃ−
ＦＦ３１ａ〜３１ｃに入力され、Ｌ−ＦＦ回路１２，Ｃ
−ＦＦ回路１３で用いられるものと同一のクロック信号
によりラッチされ、中間データ信号用出力回路３２ａ〜
３２ｃを介して中間データ信号用テスト端子ＴＡＰ１〜
ＴＡＰ３から外部に出力される。すなわち、クロック信
号の周期を変えることにより、各ポイントまたは全体の
遅延測定を行うことが可能となり、各辺の遅延時間の評
価が可能となる。
【００７３】前述したように実施の形態４によれば、実
施の形態１，実施の形態３の効果に加え、さらに、遅延
モニタ回路の中間（途中）のデータ信号を取り出して遅
延時間を測定できるようにし、遅延モニタ回路をＩＣの
周りにリング状に設け、４辺の終端の入出力バッファ回
路領域から中間のデータ信号を取り出すため、たとえ
ば、各辺における遅延素子数および遅延素子間の配線長
を均一にすれば、トランジスタ特性や配線の仕上がりの
ＩＣ内におけるばらつきを評価することができる、とい
う効果を奏する。
施の形態１，実施の形態３の効果に加え、さらに、遅延
モニタ回路の中間（途中）のデータ信号を取り出して遅
延時間を測定できるようにし、遅延モニタ回路をＩＣの
周りにリング状に設け、４辺の終端の入出力バッファ回
路領域から中間のデータ信号を取り出すため、たとえ
ば、各辺における遅延素子数および遅延素子間の配線長
を均一にすれば、トランジスタ特性や配線の仕上がりの
ＩＣ内におけるばらつきを評価することができる、とい
う効果を奏する。
【００７４】また、データ信号入力用のテスト端子一つ
に対して複数のデータ信号出力用のテスト端子が対応す
ることとなるため、４辺別々の遅延モニタ回路を設ける
場合よりもテスト端子数を減少させることができる。な
お、実施の形態１のようにリング状でない遅延モニタ回
路の中間のデータ信号を取り出すようにしてもよいし、
実施の形態２のように複数の遅延モニタ回路を設け、こ
れらの遅延モニタ回路の全部または一部の遅延モニタ回
路について中間のデータ信号を取り出すようにしてもよ
い。さらに、入出力回路１４，１５，１６とともに、こ
の中間データ信号用出力回路３２ａ〜３２ｃをコーナー
部８に配置してもよい。これにより、ＩＣの動作スピー
ドに対する不良選別等のテストのみに使用され客先での
実動作では使用されることがない場合のテスト端子をＩ
Ｃのパッケージに設ける必要がなくなり、ＩＣパッケー
ジのピンを削減することもできる。
に対して複数のデータ信号出力用のテスト端子が対応す
ることとなるため、４辺別々の遅延モニタ回路を設ける
場合よりもテスト端子数を減少させることができる。な
お、実施の形態１のようにリング状でない遅延モニタ回
路の中間のデータ信号を取り出すようにしてもよいし、
実施の形態２のように複数の遅延モニタ回路を設け、こ
れらの遅延モニタ回路の全部または一部の遅延モニタ回
路について中間のデータ信号を取り出すようにしてもよ
い。さらに、入出力回路１４，１５，１６とともに、こ
の中間データ信号用出力回路３２ａ〜３２ｃをコーナー
部８に配置してもよい。これにより、ＩＣの動作スピー
ドに対する不良選別等のテストのみに使用され客先での
実動作では使用されることがない場合のテスト端子をＩ
Ｃのパッケージに設ける必要がなくなり、ＩＣパッケー
ジのピンを削減することもできる。
【００７５】実施の形態５．この発明にかかる実施の形
態５は、実施の形態３において、遅延素子間の配線長が
異なる複数種類の遅延回路を設けるようにしたものであ
る。以下、まず、実施の形態５の構成について説明す
る。図１６は、この発明の実施の形態５にかかる遅延モ
ニタ回路の回路構成を示す図であり、図１７は、実施の
形態５にかかるＩＣのチップ配置を示す図である。な
お、基本的な構成は実施の形態１，実施の形態３と同様
であるので、図３，図１３と同一の部分については同一
の符号を付してその説明を省略し、異なる部分について
のみ説明する。
態５は、実施の形態３において、遅延素子間の配線長が
異なる複数種類の遅延回路を設けるようにしたものであ
る。以下、まず、実施の形態５の構成について説明す
る。図１６は、この発明の実施の形態５にかかる遅延モ
ニタ回路の回路構成を示す図であり、図１７は、実施の
形態５にかかるＩＣのチップ配置を示す図である。な
お、基本的な構成は実施の形態１，実施の形態３と同様
であるので、図３，図１３と同一の部分については同一
の符号を付してその説明を省略し、異なる部分について
のみ説明する。
【００７６】この遅延モニタ回路２ｇは、実施の形態１
の遅延回路９ａに代えて、ＩＣの周りを一周するように
遅延回路９ａを長く構成した遅延回路９ｅ，９ｇを備え
ている。遅延回路９ｅの各遅延素子間の配線は、極力短
くなるように設けられている。一方、遅延回路９ｇの各
遅延素子間の配線には、一定長の冗長なＡＬ配線３４が
付加されている。すなわち、遅延回路９ｅ，９ｇの遅延
素子間の配線長は互いに異なることとなる。また、遅延
モニタ回路２ｇは、Ｌ−ＦＦ１２，Ｒ−ＦＦ１３に代え
て、二つの遅延回路９ｅ，９ｇに対応するＬ−ＦＦ１２
ａ，１２ｂおよびＲ−ＦＦ１３ａ，１３ｂを備えてい
る。
の遅延回路９ａに代えて、ＩＣの周りを一周するように
遅延回路９ａを長く構成した遅延回路９ｅ，９ｇを備え
ている。遅延回路９ｅの各遅延素子間の配線は、極力短
くなるように設けられている。一方、遅延回路９ｇの各
遅延素子間の配線には、一定長の冗長なＡＬ配線３４が
付加されている。すなわち、遅延回路９ｅ，９ｇの遅延
素子間の配線長は互いに異なることとなる。また、遅延
モニタ回路２ｇは、Ｌ−ＦＦ１２，Ｒ−ＦＦ１３に代え
て、二つの遅延回路９ｅ，９ｇに対応するＬ−ＦＦ１２
ａ，１２ｂおよびＲ−ＦＦ１３ａ，１３ｂを備えてい
る。
【００７７】Ｌ−ＦＦ１２ａ，Ｒ−ＦＦ１３ａは、遅延
回路９ｅの入力段，出力段に配置され、Ｌ−ＦＦ１２
ｂ，Ｒ−ＦＦ１３ｂは、遅延回路９ｇの入力段，出力段
に配置される。Ｌ−ＦＦ１２ａ，Ｒ−ＦＦ１３ａ，Ｌ−
ＦＦ１２ｂ，Ｒ−ＦＦ１３ｂはそれぞれ同一のクロック
信号を入力し、この同一のクロック信号によりラッチを
行う。なお、遅延モニタ回路２ｇに設けられる遅延回路
の数は特に限定されず、さらに異なる配線長をもつ遅延
回路を設けるようにしてもよい。この場合は、Ｌ−Ｆ
Ｆ，Ｃ−ＦＦもそれぞれ遅延回路に対応する数となる。
回路９ｅの入力段，出力段に配置され、Ｌ−ＦＦ１２
ｂ，Ｒ−ＦＦ１３ｂは、遅延回路９ｇの入力段，出力段
に配置される。Ｌ−ＦＦ１２ａ，Ｒ−ＦＦ１３ａ，Ｌ−
ＦＦ１２ｂ，Ｒ−ＦＦ１３ｂはそれぞれ同一のクロック
信号を入力し、この同一のクロック信号によりラッチを
行う。なお、遅延モニタ回路２ｇに設けられる遅延回路
の数は特に限定されず、さらに異なる配線長をもつ遅延
回路を設けるようにしてもよい。この場合は、Ｌ−Ｆ
Ｆ，Ｃ−ＦＦもそれぞれ遅延回路に対応する数となる。
【００７８】また、このＩＣは、テスト端子用の出力回
路１６に代えて、Ｒ−ＦＦ１３ａ，１３ｂに対応するテ
スト端子用の出力回路１６ａ，１６ｂを備えている。そ
して、テスト端子用出力バッファ回路領域が４ａ，４ｂ
の二つとなる。出力回路１６ａ，１６ｂは、Ｒ−ＦＦ１
３ａ，１３ｂからのデータ信号を、データ信号出力用の
テスト端子ＯＵＴＡ，ＯＵＴＢへ出力する。
路１６に代えて、Ｒ−ＦＦ１３ａ，１３ｂに対応するテ
スト端子用の出力回路１６ａ，１６ｂを備えている。そ
して、テスト端子用出力バッファ回路領域が４ａ，４ｂ
の二つとなる。出力回路１６ａ，１６ｂは、Ｒ−ＦＦ１
３ａ，１３ｂからのデータ信号を、データ信号出力用の
テスト端子ＯＵＴＡ，ＯＵＴＢへ出力する。
【００７９】以上の構成において、実施の形態５の動作
について説明する。Ｌ−ＦＦ１２ａ，遅延回路９ｅおよ
びＲ−ＦＦ１３ａは、実施の形態３と同様の動作を行
い、テスト端子用の出力回路１６ａを介してデータ信号
を外部に出力する。また、Ｌ−ＦＦ１２ｂ，遅延回路９
ｇおよびＲ−ＦＦ１３ｂも、実施の形態３と同様の動作
を行い、テスト端子用の出力回路１６ｂを介してデータ
信号を外部に出力する。ここで、遅延回路９ｇを通過す
るデータ信号の遅延時間は、付加されたＡＬ配線３４の
影響により、遅延回路９ｅを通過するデータ信号の遅延
時間に比べて大きくなる。これらの遅延時間を測定し、
比較することにより、ＡＬ配線がＩＣの動作スピードに
与える影響について評価することができる。
について説明する。Ｌ−ＦＦ１２ａ，遅延回路９ｅおよ
びＲ−ＦＦ１３ａは、実施の形態３と同様の動作を行
い、テスト端子用の出力回路１６ａを介してデータ信号
を外部に出力する。また、Ｌ−ＦＦ１２ｂ，遅延回路９
ｇおよびＲ−ＦＦ１３ｂも、実施の形態３と同様の動作
を行い、テスト端子用の出力回路１６ｂを介してデータ
信号を外部に出力する。ここで、遅延回路９ｇを通過す
るデータ信号の遅延時間は、付加されたＡＬ配線３４の
影響により、遅延回路９ｅを通過するデータ信号の遅延
時間に比べて大きくなる。これらの遅延時間を測定し、
比較することにより、ＡＬ配線がＩＣの動作スピードに
与える影響について評価することができる。
【００８０】前述したように実施の形態５によれば、実
施の形態１，実施の形態３の効果に加え、さらに、遅延
素子間を異なった配線長のＡＬ配線で接続した複数種類
の遅延回路を設け、これらの遅延回路を同一のクロック
で動作させるようにしたため、ＡＬ配線がＩＣの動作ス
ピードに与える影響を評価することができる、という効
果を奏する。なお、実施の形態１のようにリング状でな
い遅延モニタ回路に遅延素子間の配線長が異なる複数種
類の遅延回路を設けるようにしてもよいし、実施の形態
２のように複数の遅延モニタ回路を設け、これらの遅延
モニタ回路の全部または一部の遅延モニタ回路について
遅延素子間の配線長が異なる複数種類の遅延回路を設け
るようにしてもよい。
施の形態１，実施の形態３の効果に加え、さらに、遅延
素子間を異なった配線長のＡＬ配線で接続した複数種類
の遅延回路を設け、これらの遅延回路を同一のクロック
で動作させるようにしたため、ＡＬ配線がＩＣの動作ス
ピードに与える影響を評価することができる、という効
果を奏する。なお、実施の形態１のようにリング状でな
い遅延モニタ回路に遅延素子間の配線長が異なる複数種
類の遅延回路を設けるようにしてもよいし、実施の形態
２のように複数の遅延モニタ回路を設け、これらの遅延
モニタ回路の全部または一部の遅延モニタ回路について
遅延素子間の配線長が異なる複数種類の遅延回路を設け
るようにしてもよい。
【００８１】実施の形態６．この発明にかかる実施の形
態６は、実施の形態１〜実施の形態５において、ＩＣの
内部論理回路用の電源およびＩＣの入出回路用の電源と
は別に遅延モニタ回路用の電源を設けたものである。以
下、この実施の形態の構成および動作について説明す
る。図１８は、この発明の実施の形態６にかかるＩＣの
チップ配置を示す図である。
態６は、実施の形態１〜実施の形態５において、ＩＣの
内部論理回路用の電源およびＩＣの入出回路用の電源と
は別に遅延モニタ回路用の電源を設けたものである。以
下、この実施の形態の構成および動作について説明す
る。図１８は、この発明の実施の形態６にかかるＩＣの
チップ配置を示す図である。
【００８２】このＩＣには、内部論理回路および入出回
路とは別に、遅延モニタ回路に電力を供給する遅延モニ
タ回路電源４１が設けられ、内部論理回路用の内部論理
回路電源領域４３，入出力回路用の入出力回路電源領域
４４とは別に、遅延モニタ回路用の遅延モニタ回路電源
領域４２が設けられている。たとえば、遅延モニタ回路
がリング状に設けられている場合は、遅延モニタ回路電
源領域４２もリング状に設けられることになる。遅延モ
ニタ回路の構成および動作は実施の形態１〜実施の形態
５と同様である。
路とは別に、遅延モニタ回路に電力を供給する遅延モニ
タ回路電源４１が設けられ、内部論理回路用の内部論理
回路電源領域４３，入出力回路用の入出力回路電源領域
４４とは別に、遅延モニタ回路用の遅延モニタ回路電源
領域４２が設けられている。たとえば、遅延モニタ回路
がリング状に設けられている場合は、遅延モニタ回路電
源領域４２もリング状に設けられることになる。遅延モ
ニタ回路の構成および動作は実施の形態１〜実施の形態
５と同様である。
【００８３】前述したように実施の形態５によれば、実
施の形態１〜実施の形態５の効果に加え、さらに、遅延
モニタ回路用の電源が内部論理回路，入出力回路を動作
させる電源とは別に設けられているため、内部論理回路
や入出力回路からのノイズを含めた影響を抑えて遅延モ
ニタ回路を動作させることができ、より正確なＩＣの評
価が可能となる、という効果を奏する。
施の形態１〜実施の形態５の効果に加え、さらに、遅延
モニタ回路用の電源が内部論理回路，入出力回路を動作
させる電源とは別に設けられているため、内部論理回路
や入出力回路からのノイズを含めた影響を抑えて遅延モ
ニタ回路を動作させることができ、より正確なＩＣの評
価が可能となる、という効果を奏する。
【００８４】
【発明の効果】以上説明したとおり、この発明によれ
ば、遅延回路の入出力段にフリップフロップ回路を有す
るモニタ回路を入出力バッファ回路領域に設けている。
これにより、入出力回路による遅延の影響を受けずにＰ
チャネルトランジスタ，Ｎチャネルトランジスタそれぞ
れを個々にモニタリングすることが可能となり、また、
内部論理回路領域にモニタ回路を設ける必要がなくなる
ため、より高精度で詳細な半導体集積回路の評価が可能
となり、内部論理回路の設計領域の減少および配置配線
上の制限の増加を抑えてコストを低減することが可能と
なる、という効果を奏する。
ば、遅延回路の入出力段にフリップフロップ回路を有す
るモニタ回路を入出力バッファ回路領域に設けている。
これにより、入出力回路による遅延の影響を受けずにＰ
チャネルトランジスタ，Ｎチャネルトランジスタそれぞ
れを個々にモニタリングすることが可能となり、また、
内部論理回路領域にモニタ回路を設ける必要がなくなる
ため、より高精度で詳細な半導体集積回路の評価が可能
となり、内部論理回路の設計領域の減少および配置配線
上の制限の増加を抑えてコストを低減することが可能と
なる、という効果を奏する。
【００８５】つぎの発明によれば、異なる種類の遅延回
路を有する複数種類のモニタ回路を設けることにより、
一つの半導体集積回路において種々の遅延回路による評
価を行うことができるため、さらに詳細な半導体集積回
路の評価を行うことができる、という効果を奏する。
路を有する複数種類のモニタ回路を設けることにより、
一つの半導体集積回路において種々の遅延回路による評
価を行うことができるため、さらに詳細な半導体集積回
路の評価を行うことができる、という効果を奏する。
【００８６】つぎの発明によれば、半導体基板上を一周
するように、リング状にモニタ回路を配置する。これに
より、一辺で構成するよりも長いモニタ回路を構成する
ことができ、また、クロック信号の引き回しを短くする
ことができるため、より精度の高い半導体集積回路の評
価を行うことができる、という効果を奏する。
するように、リング状にモニタ回路を配置する。これに
より、一辺で構成するよりも長いモニタ回路を構成する
ことができ、また、クロック信号の引き回しを短くする
ことができるため、より精度の高い半導体集積回路の評
価を行うことができる、という効果を奏する。
【００８７】つぎの発明によれば、モニタ回路の遅延回
路の途中からの出力を取り出すため、半導体集積回路内
のトランジスタ特性や配線の仕上がりのばらつきを評価
することができ、より詳細な半導体集積回路の評価を行
うことができ、また、パッケージ後の評価を不要とした
場合、パッケージのテスト端子を、複数のモニタ回路を
構成する場合よりも少なくすることができる、という効
果を奏する。
路の途中からの出力を取り出すため、半導体集積回路内
のトランジスタ特性や配線の仕上がりのばらつきを評価
することができ、より詳細な半導体集積回路の評価を行
うことができ、また、パッケージ後の評価を不要とした
場合、パッケージのテスト端子を、複数のモニタ回路を
構成する場合よりも少なくすることができる、という効
果を奏する。
【００８８】つぎの発明によれば、遅延回路を構成する
トランジスタのサイズを、半導体集積回路の内部論理回
路を構成するトランジスタのサイズと同一になるように
する。これにより、内部論理回路により近い条件で評価
を行うことができるため、より精度の高い半導体集積回
路の評価を行うことができる、という効果を奏する。
トランジスタのサイズを、半導体集積回路の内部論理回
路を構成するトランジスタのサイズと同一になるように
する。これにより、内部論理回路により近い条件で評価
を行うことができるため、より精度の高い半導体集積回
路の評価を行うことができる、という効果を奏する。
【００８９】つぎの発明によれば、遅延素子間の配線長
が異なる複数種類の遅延回路をモニタ回路に設けた。こ
れにより、配線長が半導体集積回路のスピードに与える
影響についての評価を行うことができるため、より詳細
な半導体集積回路の評価を行うことができる、という効
果を奏する。
が異なる複数種類の遅延回路をモニタ回路に設けた。こ
れにより、配線長が半導体集積回路のスピードに与える
影響についての評価を行うことができるため、より詳細
な半導体集積回路の評価を行うことができる、という効
果を奏する。
【００９０】つぎの発明によれば、各遅延素子間に一定
長の配線を付加した遅延回路と各遅延素子間の配線が最
短となるように構成した遅延回路とをモニタ回路に設け
た。これにより、配線長が半導体集積回路のスピードに
与える影響についての評価を行うことができるため、よ
り詳細な半導体集積回路の評価を行うことができる、と
いう効果を奏する。
長の配線を付加した遅延回路と各遅延素子間の配線が最
短となるように構成した遅延回路とをモニタ回路に設け
た。これにより、配線長が半導体集積回路のスピードに
与える影響についての評価を行うことができるため、よ
り詳細な半導体集積回路の評価を行うことができる、と
いう効果を奏する。
【００９１】つぎの発明によれば、半導体集積回路の内
部論理回路用の電源および半導体集積回路の入出力バッ
ファ回路用の電源とは別にモニタ回路用の電源を設け
た。これにより、モニタ回路に対する内部論理回路や入
出力バッファ回路からのノイズ等の影響を低減すること
ができるため、より精度の高い半導体集積回路の評価を
行うことができる、という効果を奏する。
部論理回路用の電源および半導体集積回路の入出力バッ
ファ回路用の電源とは別にモニタ回路用の電源を設け
た。これにより、モニタ回路に対する内部論理回路や入
出力バッファ回路からのノイズ等の影響を低減すること
ができるため、より精度の高い半導体集積回路の評価を
行うことができる、という効果を奏する。
【００９２】つぎの発明によれば、モニタ回路用の入出
力バッファ回路およびパッドを半導体集積回路のコーナ
ー部に配置するため、パッケージ後の評価を不要とした
場合、パッケージのテスト端子を少なくすることができ
る、という効果を奏する。
力バッファ回路およびパッドを半導体集積回路のコーナ
ー部に配置するため、パッケージ後の評価を不要とした
場合、パッケージのテスト端子を少なくすることができ
る、という効果を奏する。
【図１】 この発明の実施の形態１にかかる半導体集積
回路のチップ配置を示す図である。
回路のチップ配置を示す図である。
【図２】 図１に示した実施の形態１にかかる入出力バ
ッファ回路領域の概略構成を示す図である。
ッファ回路領域の概略構成を示す図である。
【図３】 実施の形態１にかかる遅延モニタ回路の回路
構成を示す図である。
構成を示す図である。
【図４】 実施の形態１にかかる遅延モニタ回路の動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図５】 実施の形態１にかかる遅延モニタ回路の動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図６】 実施の形態１にかかる他の遅延モニタ回路の
回路構成を示す図である。
回路構成を示す図である。
【図７】 実施の形態１にかかるさらに他の遅延モニタ
回路の回路構成を示す図である。
回路の回路構成を示す図である。
【図８】 実施の形態１にかかる遅延モニタ回路の動作
を説明するための説明図である。
を説明するための説明図である。
【図９】 実施の形態１にかかる他の遅延モニタ回路の
動作を説明するための説明図である。
動作を説明するための説明図である。
【図１０】 実施の形態１にかかるさらに他の遅延モニ
タ回路の動作を説明するための説明図である。
タ回路の動作を説明するための説明図である。
【図１１】 実施の形態１にかかるさらに他の遅延モニ
タ回路の回路構成を示す図である。
タ回路の回路構成を示す図である。
【図１２】 この発明の実施の形態２にかかる半導体集
積回路のチップ配置を示す図である。
積回路のチップ配置を示す図である。
【図１３】 この発明の実施の形態３にかかる半導体集
積回路のチップ配置を示す図である。
積回路のチップ配置を示す図である。
【図１４】 この発明の実施の形態４にかかる遅延モニ
タ回路の回路構成を示す図である。
タ回路の回路構成を示す図である。
【図１５】 実施の形態４にかかる半導体集積回路のチ
ップ配置を示す図である。
ップ配置を示す図である。
【図１６】 この発明の実施の形態５にかかる遅延モニ
タ回路の回路構成を示す図である。
タ回路の回路構成を示す図である。
【図１７】 実施の形態５にかかる半導体集積回路のチ
ップ配置を示す図である。
ップ配置を示す図である。
【図１８】 この発明の実施の形態６にかかる半導体集
積回路のチップ配置を示す図である。
積回路のチップ配置を示す図である。
【図１９】 従来における遅延モニタ回路の回路構成を
示す図である。
示す図である。
【図２０】 従来における他の遅延モニタ回路の回路構
成を示す図である。
成を示す図である。
【図２１】 従来における半導体集積回路のチップ配置
を示す図である。
を示す図である。
１ 内部論理回路領域、２ 入出力コントロール回路領
域、２ａ〜２ｇ 遅延モニタ回路、３ａ，３ｂ テスト
端子用入力バッファ回路領域、４，４ａ，４ｂテスト端
子用出力バッファ回路領域、５ 遅延モニタ回路を構成
する素子が配置されている入出力バッファ回路領域、６
入出力バッファ回路領域、７ パッド、８ コーナー
部、９ａ〜９ｇ 遅延回路、１１ 入出力コントロール
回路、１２，１２ａ，１２ｂ ランチャーフリップフロ
ップ回路、１３，１３ａ，１３ｂ キャプチャーフリッ
プフロップ回路、１４，１５ テスト端子用入力回路、
１６，１６ａ，１６ｂ テスト端子用出力回路、１７
遅延素子、１８ ＮＡＮＤゲート、１９ ＮＯＲゲー
ト、２０ ＡＮＤゲート、２１ ＯＲゲート、２５イン
バータ、３１ａ，３１ｂ，３１ｃ 中間データ信号用キ
ャプチャーフリップフロップ回路、３２ａ，３２ｂ，３
２ｃ 中間データ信号用出力回路、３３中間データ出力
端子用出力バッファ回路領域、３４ ＡＬ配線、４１
遅延モニタ回路電源、４２ 遅延モニタ回路電源領域、
４３ 内部論理回路電源領域、４４ 入出力回路電源領
域。
域、２ａ〜２ｇ 遅延モニタ回路、３ａ，３ｂ テスト
端子用入力バッファ回路領域、４，４ａ，４ｂテスト端
子用出力バッファ回路領域、５ 遅延モニタ回路を構成
する素子が配置されている入出力バッファ回路領域、６
入出力バッファ回路領域、７ パッド、８ コーナー
部、９ａ〜９ｇ 遅延回路、１１ 入出力コントロール
回路、１２，１２ａ，１２ｂ ランチャーフリップフロ
ップ回路、１３，１３ａ，１３ｂ キャプチャーフリッ
プフロップ回路、１４，１５ テスト端子用入力回路、
１６，１６ａ，１６ｂ テスト端子用出力回路、１７
遅延素子、１８ ＮＡＮＤゲート、１９ ＮＯＲゲー
ト、２０ ＡＮＤゲート、２１ ＯＲゲート、２５イン
バータ、３１ａ，３１ｂ，３１ｃ 中間データ信号用キ
ャプチャーフリップフロップ回路、３２ａ，３２ｂ，３
２ｃ 中間データ信号用出力回路、３３中間データ出力
端子用出力バッファ回路領域、３４ ＡＬ配線、４１
遅延モニタ回路電源、４２ 遅延モニタ回路電源領域、
４３ 内部論理回路電源領域、４４ 入出力回路電源領
域。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｆターム(参考） 2G032 AA10 AB01 AD06 AG07 AH04 AK01 AK15 4M106 AA08 AB20 AC02 AC07 AC20 BA14 CA57 DJ18 5F038 BE07 CA03 CA07 CA10 CD02 CD09 DF01 DF11 DT12 EZ20 5F064 BB19 BB26 BB33 DD09 DD13 DD14 DD39 DD42 EE08 EE47 EE52 9A001 BB05 LL08
Claims (9)
- 【請求項１】 評価用のモニタ回路を半導体基板上に備
えた半導体集積回路において、 前記モニタ回路は、半導体集積回路の入出力バッファ回
路領域に配置されており、遅延回路と、前記遅延回路の
入力段と出力段とにそれぞれ接続された第１のフリップ
フロップ回路および第２のフリップフロップ回路と、を
有することを特徴とする半導体集積回路。 - 【請求項２】 前記モニタ回路は、複数個かつ複数種類
あり、各種類のモニタ回路は、それぞれ異なる種類の遅
延回路を有することを特徴とする請求項１に記載の半導
体集積回路。 - 【請求項３】 前記モニタ回路は、前記半導体基板上を
一周するようにリング状に配置されていることを特徴と
する請求項１に記載の半導体集積回路。 - 【請求項４】 前記モニタ回路は、前記遅延回路の途中
からの出力が取り出されていることを特徴とする請求項
１〜３のいずれか一つに記載の半導体集積回路。 - 【請求項５】 前記遅延回路を構成するトランジスタの
サイズと半導体集積回路の内部論理回路を構成するトラ
ンジスタのサイズとが同一であることを特徴とする請求
項１〜４のいずれか一つに記載の半導体集積回路。 - 【請求項６】 前記モニタ回路は、遅延素子間の配線長
が異なる複数種類の遅延回路を有することを特徴とする
請求項１〜５のいずれか一つに記載の半導体集積回路。 - 【請求項７】 前記モニタ回路は、各遅延素子間に一定
長の配線を付加した遅延回路と各遅延素子間の配線が最
短となるよに構成した遅延回路とを有することを特徴と
する請求項１〜５のいずれか一つに記載の半導体集積回
路。 - 【請求項８】 半導体集積回路の内部論理回路用の電源
および半導体集積回路の入出力バッファ回路用の電源と
は別に設けられた前記モニタ回路用の電源を具備するこ
とを特徴とする請求項１〜７のいずれか一つに記載の半
導体集積回路。 - 【請求項９】 前記モニタ回路用の入出力バッファ回路
およびパッドを半導体集積回路のコーナー部に配置した
ことを特徴とする請求項１〜８のいずれか一つに記載の
半導体集積回路。
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|---|---|---|---|
| JP2000058898A JP2001250916A (ja) | 2000-03-03 | 2000-03-03 | 半導体集積回路 |
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|---|---|---|---|
| JP2000058898A JP2001250916A (ja) | 2000-03-03 | 2000-03-03 | 半導体集積回路 |
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| JP (1) | JP2001250916A (ja) |
| KR (1) | KR100381515B1 (ja) |
| TW (1) | TWI235839B (ja) |
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| KR100399355B1 (ko) * | 2001-03-12 | 2003-09-26 | 삼성전자주식회사 | 로컬 모니터 회로를 포함하는 반도체 집적 회로 |
| US7145344B2 (en) * | 2002-10-25 | 2006-12-05 | Xilinx, Inc. | Method and circuits for localizing defective interconnect resources in programmable logic devices |
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| JP2008305947A (ja) * | 2007-06-07 | 2008-12-18 | Panasonic Corp | 遅延測定装置および半導体装置 |
| US9354690B1 (en) * | 2011-03-31 | 2016-05-31 | Adtran, Inc. | Systems and methods for adjusting core voltage to optimize power savings |
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| JP2872138B2 (ja) | 1996-08-29 | 1999-03-17 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| US5790479A (en) * | 1996-09-17 | 1998-08-04 | Xilinx, Inc. | Method for characterizing interconnect timing characteristics using reference ring oscillator circuit |
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-
2000
- 2000-03-03 JP JP2000058898A patent/JP2001250916A/ja active Pending
- 2000-07-13 TW TW089113961A patent/TWI235839B/zh not_active IP Right Cessation
- 2000-07-27 US US09/627,452 patent/US6477115B1/en not_active Expired - Fee Related
- 2000-11-13 KR KR10-2000-0067164A patent/KR100381515B1/ko not_active IP Right Cessation
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