TWI235839B - Semiconductor IC - Google Patents

Description

1235839 五、發明說明（l) [發明所屬的技術領域] 本發明係有關於具有互補式金屬氧化半 的半導體積體電路UO，且特別有關於 路之半導體積體電路。 、專用的▲視電 [習知技術] 近年來，在CMOS-IC之不良品的挑遲 模化，生產率向上提升等的理由 、，因為」;的大規 來實施，正成為主流。“IC測試器： = (測试方法），得知有各種各樣的方法’例如，呼 的特性與配線（AL配線）的完成情形的—種方法°，.比: :=1[動作速度(Speed)。此1C動作速度的評價广通常 希广所評價之1(：實際動作頻率高的頻 施 试（Function test) 〇 的」:是紅著IC之高速化，高集成化，1C測試器 旦= 、在貫際動作頻率的功能測試所使用的測試向 :==tor)之作成的負荷(作成的難易度、作成所耗 得實施在實際動作頻率二】二；，不明確等，使 為能夠對應如此的高ί、^得非常困難：作 — W问迷冋果成1 ^的其他方法，得知為測 疋由1C内，複數之閘（Gate)元件所構成的任意路徑（path) 之資料信號傳播時間（延遲時間）的方法。 在此延遲時間的測定上，有用ic内部邏輯電路之任意 路徑的情況’和設置在1(：内部的動作速度之評價專用的延

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遲監視電路的情況。在此方法，拉牮 a 4 由這些路徑抑或延遲監視電‘二1輸人貢料信號經 體的特性與配線的完成情：路間’㈣價電晶 u 以判別不良品。第1 9圖，為 表示習知的延遲監視電路的電路構造圖。 第19Η為 此延遲監視電路50，設w A 1 … ·… 測試端的輸入電路51輸入用的 ’口連接至貝枓信號輸出用的測 試端子OUT的輸出電路52之間，巾包括串聯連接反相器等 的複數的延遲元件53的延遲電路54。在測定使用此延遲監 視電路50的延遲時間之時，從資料信號輸入用的端子⑺輸 入的資料信號，經由輸入電路51、延遲電路54與輸出電路 52 ’從料信號輸出用的端子out輸出。於是，從輸入電路 5 1至輸出電路52之資料信號的傳送所須的時間，當成延遲 時間而被測定。 _ 第20圖，為表示習知的其他延遲監視電路的電路構造 圖。此延遲監視電路56，除了第19圖所示的延遲監視電路 50的構造之外，包括了在輸入電路51與延遲電路54間的邏 輯反及（NAND)閘55。如此地，藉由使延遲電路54的最後段 的輸出，返回至邏輯反及閘55的其中的一個輸入，而構成 了環狀振盈器（Ring Oscillator)。在此延遲監視電路 5 6，藉由測疋環狀振盪器的振盡頻率，來評價延遲時間。 弟21圖’為表不習知的半導體積體電路（1C)之晶片配 置圖。此1C包括：配置了内部邏輯電路的内部邏輯電路區 域6 1 ;測試端子用的輸入緩衝器電路區域6 3 ;測試端子用 的輸出緩衝器電路區域6 4 ;測試端子用的輸入緩衝器電路

2111-3336-?F-ptd 第5頁 1235839 五、發明說明（3) 區域6 3、輸出緩衝器電 區域61以及被設置在以外的輸出入緩衝器電路 (pAD)65。 在各輪出入緩衝器 1路區域的焊塾 在此1C’第19圖、结。八门 一 第20圖所示的輸入電路51、輪屮蕾 路52各自被配Ϊ在輪入緩衝器電路區域63'輸出緩 路區域64，而第19圖、镇9n闰私—认f s… 噫衡一電 油鄗番产肉邶、r拉弟20圖所不的延遲監視電路50抑或 56被配置在内心輯電路區域61内的區域62。 :間的評價’是使用這些延遲監視電路5〇抑或56來執行 [發明所欲解決的課題] 然而，根據上述習知的使罔其他延遲監視電 體積體電路，因為在所測定的延遲時間上，亦含 ，電尸、52的延遲Μ，所以必須考慮在輸人出= )、❺，，之延遲的影響，而有所謂的降低半導體積體電路之 評價精確度的問題。而根據使用在上述習知的延 頻率來坪仏延遲時間，所以只能評價p通道電晶 電晶體的平均動作速度，也就是說，不能一個一個各 視P通道電晶體、N通道電晶體，而有所謂的不能評 1貝拜細之製程特性的問題。 而且’根據使用上述習知的延遲監視電路50的半導體 積體電路，與使用延遲監視電路5 6(環狀振盪器）的半導 體積體電路，因為延遲監視電路被配置在I c的内部邏輯 電路區域，所以内部邏輯電路的設計區域減少，配置配線

2111-3336-PF.ptd 1235839 五、發明說明（4) 上的限制增加，而有所謂的成本上升的問題。而因為構成 延遲監視電路的元件，在内部邏輯電路區域不均等地被配 置’所以因電晶體的特性而對於速度的影響，和因配線的 特性而對於速度的影響，變得不明確，而有所謂的降低半 導體積體電路之評價精確度的問題。 本發明，為有鑑於上述的發明 _ ——^ - 兴曰的在於獲得可以 ^尚精度地來評價詳細的半導體積體電路，來減少内部邏 輯電路之設計區域、與抑制配置配線上的限制的增加，以 減低成本的半導體積體電路。 [用以解決課題的手段]

為了解決上述課題而達成目的，有關於本發明 體積體電路，在半導體基板具有評價用的監視電路，其特 哭ΐΐϊ視電路係被配置在半導體積體電路的輸出 綾衝電路區域，且具有延遲電路以及各自 =電路的輪入段和輸出段的第^反器電路和第2正= ^據本發明，在輸出入緩衝器電路區 段上，"置了具有正反器電路的監視ί】 此，以成,可以在不受因輸入出電路之延遲的 一個地％狀監视Ρ通道電晶體、Ν ς向 輯電路區域上，無設置監視電路的二。 在… 、有關於下一個發明的半導體積體電路，其

上述監視電路具有複數個且複數種類，各種類的=. 各自具有不同種類的延遲電路。 各種類的監視1

1235839 五、發明說明（5) 根據本發明，藉由設置具有不同種 數種類的監視電路，而能執行根據在一個半導 上之種種的延遲電路之評價。 丰導肢積體電路 有關於下：個發明的半導體積體電路 上述監視電路係環繞半導體美h „ , * ； 根據本發明，在置成環狀。 地配置了監視電路。藉此，土的：周上’環狀 有較長的監視電路，而且能夠減短為了驅動=成的’ 1正反器電路、與第2正反器電路的時脈信=出段的第 有關於下一個發明的半導體積體電路〜並入。 上述監視電路係取出從 電 由/、特徵在於： 根據本發明，取出從上以；：=輪出。 此’能夠評價半導體積體 ^的輪出。藉 :完成情形的偏差，並能夠甚；或配線 情況’更減少包裝的測試端子。&複數的[視電路之 有關於下一個發明的 構成上述延遲電路 ：：積體電路，其特徵在於： 路的内部邏輯雷政帝日日- 小係與構成半導體積體雷 1碟鞞電路之電晶體之大 檟體電 =發明，構成上述延遲電d m積體電路的内部邏輯電路之電係與 價。 近内彳邏輯電路之條件來執行評 上述一個發明的半導體積體電路，a料

2111-3336-FF-ptd 第8頁 視電路具有不同的延遲元件間的配線=在於： _ 踝長不同的複數 1235839 五、發明說明（6) 種類之延遲電路 根據本發明，在監視電路上，μ恶 ^ e 6又置了延遲元件間的配 線長不同的複數種類之延遲電路。莊 綠具斛主道骑接戚Φ #此’能夠執行關於配 線長對半¥體積體電路之速度之影響的呼價。 有關於下一個發明的半導體籍 、 上述監視電路具有附加了各===’其特徵在於： 遲電路，和各延遲元件間的1;Π的二:配線長的延 路。 战马取紐的構造的延遲電 l·1^ JUL ^Ty[j 爱* 卜，罢^ 7 間的一定配線長的延遲電路， 二了附加各延遲元件 最短的構造的延遲電路。_此，&遲凡件間的配線成為 導體積體電路之速度影響^評此夠執行關於配線長對半 有關於下一個發明 具備了半導體積體電路的路’其特徵在於： 積體電路的輪出入緩 J路用的電源與半導體 述監視電路用的電源。11電路用的電源分別地被設置的上 根據本韻^日g 月，设置了主道鱗社 用的電源和半導體 導體積體電路的内部邏輯電路 分別地設置監视電路用=:的輸出（緩衝器電路用的電源 馨 影響。 電路或輸出入緩衝器電路來的雜訊等： 有關於下— ίί!體積體電：：以導體積體電路，其特徵在於. 入緩衝器電路、與；：洛上，配置上述監視電路用的：出

I235839 五 ' 發明說明（7) 根據本發明，藉由在半導體積體電路 述監視電路用的輸出入緩衝器電路、 、’配置 要包裝後的評價的情況下，減 測 不此夠在不 L發明的實施例] 匕衣的測试螭子。 以下，對於有關於本發 例，以圖面作基準來說明。d丰=體電路的實施 實施例丨 、 本^月亚不限定於此。 動作=於本發明之實施例1的半導體積體電路（IC)，IC 動作速度評價專用的延遲電路， Ic 路區域，而是在複數的輸出入後；内部邏輯電 (:FF ;ΐ:發射正反器電路(L，)與攫取正反器C 與峰出 .連接至延遲監硯電路之閘延遲電路的輸入段 /、调出段的，這必正反哭雷 吟W柳入丰又 定輪入資料信號：傳播：度。以；脈：作，樣則 的構造作說明。 下百先，關於實施例1 第1圖’表示為有關於本發明夕给# / ί1ΛΑΤ广 置圖。此IC包括：具有配置了内例HIC的晶片配 路區域1、和配置了輸入出控制雷:輯電路的内部邏輯電 域；具有又配置了構成後述延二 控制電路區域2、配置了測試端子^現電路之元件的輸入出 輸入緩衝器電路區域二端：^ 路的輪出緩衝器電路區域4、盘配置/二式端二用的輸出電 電路、輪出電路和雙方向電路輸入出電路（輸人 域；具有輸入出控制電路=以入；m區 ^出入緩衝為電路區域

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輸入♦ ism 其輸入端子連接至此焊墊7的 入電：2 器電路(l_ff電路)12;以及連接輸 入二 子和L~FF電路1 2之資料輸入端子D1的輸 入出控制電路11。 J铷 設置了 ：連接至資料信 含有靜電保護電路，而 而在輸出緩衝器電路區域4上 號輸出用的測試端子OUT的焊墊7 ;

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第11頁 1235839 五、發明說明（9) _ 路(:出電子路^至此焊墊7的輸出電路16 ;攫取，正反器電 電路13之次+i^ ,以及連接輸入電路16之輸入端子和C — FF 而，：4輪出端子⑽的輸入出控制電路η。 信號輸Γ二緩衝器電路區域3b上，設^了：連接暴時脈 而端子CLK的焊塾7;含有靜電保護電路， 路“二4 = 2焊塾7的輸入電路15 ;連接L_FF電 輸出端子Μ趴3各自之時脈輸入端子τ和輸入電路15之 =出知子的輪入出控制電路u;以及 、 輸電路12之f料輸*端子Q1 電路13之資料 _所設置的延遲電路的延遲元件17。 用的端ίΐρ出二緩衝器電路區域5 ’設置了 :連接至輸入出 此焊塾7的於Ρ的焊墊7 ;含有靜電保護電路，而連接至 路的於入電路；連接此輸入出電路和内部邏輯電 出端子Q1和C-FF電路i 3之=;ί成在WF電路1 2之資料輸 遲電路的延遲元：二貝料輸入端子D2之間所設置的延 1 5，ί人電路1 4 ’輸人了測試用的資料信號，而輸入電路 入電二m的ϊϊ信號。l_ff電路12 ’輸入了從輸 器電路轉b、5的輸λ λγ電路^ λ /出入緩衝 串聯連接著，而把域的延遲元件17， 電路i 3。C FF =於電，來的資料信號傳送至C， 與從輸入電路15來的時：yU;:;17來的資料信號 个』了脈彳B唬，而鉍者時脈信號之時序， 1235839 五、發明說明（10) — 輪出資料信號。L-FF電路12、C-FF電路n、扣 構成^ 1C的動作速度評價專用的延遲監視電ς延遲元件1 7 第3圖，為有關於實施例丨之延遲監二 .圖。此延遲監視電路2a，包括藉由同 2電路構造 二2、C —FF電路13、與在L，電路12;:而 串和•了複數之延遲元件17的延遲電路9a。電路13間 路h，能夠藉由檢驗是否正確地執行 ^此延遲監視電 =遲電路…遲元件17,例如遲 =(__)、或間（0Rgate)等，亦可具有這些問的 施存的構造巾’關於實施例1之動作作說·明。在實 —I a Λ 遲電路9a之延遲時間的評價，也就是 。兄、為了執行1C之評價的資料信號的 測試用的測試向量（測試用的眘枓俨疋精由輸入了 輸Γ二ΐ:1N、cu二監視從輸出用的測試端子〇υτ來的 败彳9、二。^，而判定資料信號，是否被正確地從L-FF電 的。，！由延遲電路9a至^吓電路13被傳送著，來執行 首先，輸入至資料信號輸入用的的測試端子in的資料 il二带t由輸入緩衝器電路區域3a的輸入電路14、輸入出 ^ J 2 ’輸人至L — FF電路12的資料輸人端子D1。而輸 了卩Me唬用的測試端子CLK的時脈信號，經由輸入缓

1235839 五、發明說明（11) ，盗電路區域3b的輸入電路15、輸入出控制電路丨丨，輸入 至L-FF電路12與^吓電路13的時脈輸入端子τ。 在L~FF電路12，藉由輸入至時脈輪入端子1>的時脈信

ί被n(utch)輸入至資料輸入端子M之資料信號， 雷路料信號’從資料輸出端子Q1被輸出。從L — FF 輸入η:出端，qi輸出的資料信號，輸入至設置在 件17、： 區，的輸入出控制電路區域2的延遲元 出於制雷在稷數的輸出入緩衝器電路區域5的輸入 工制電路區域2的延遲元件丨7依序地傳播。 資料：Ϊ ’ Ϊ過從複數的延遲元件17成為的延遲電路9a的 今L虓’輸入至C - f F雷拉1 3l认 時脈信號來鎖存。而被鎖存的資料信子02，而藉由 s資料輸出端子Q2輸出。輸出緩衝哭FF電路13的 制電路U，經由輸出電路16，從；之輸入出控 子⑽T，輸出至外部。ύ就輸出用的測試端 遲電路9a的延料/由:視此育料信號，執行延 然而，即使執行在此丨〇;的評價 =°子仏 連接至輸岀入緩衝器電路區域5之輪動作之k ’亦能透過 =端子ip、GP，來執行之輸人| U路的外部輸入 二、0C2，而和延遲元件17無：係地被;專2部輪入出端子 輸入至資料信號輸入用的的測端：。也就是說、 經由内部邏輯電路硝⑷品4 乂^子11^的育料信號，並不 電路領域1，而經由輪出入緩衝器電路區域2

2111-3336-PF.ptd 第14頁 電路的存取。輸入至輪入總革τρ 4而執行對内部邏輯 出的信號，經由輸入出電路、控從J出端子0Ρ輸 1235839

五、發明說明（12) 内邰來傳播，並;^料k號輸出用的测試端子out輸出。 接著，參照第4圖、第5圖的時序圖，關資料。 傳送被正常地執行的情況、與資料信號的二送的 被執行的情況的延遲監視電路“之動作作說明。吊地 2表示：料信號的傳送正常地被執行的情況的延遲4見’雷 之動作的時序圖。在此延遲監視電路2a之動作Γ 周期（任意的周期）之時脈信號（時脈輪人端百 子τ的仏唬）的上升緣，L-FF電路12之資 號（邏。輯準位B)被鎖存，而L —FF電路12之資月·料輸出端=信 之#號的邏輯準位由A變化為b。 、 Q1 接著，此資料輸出端子Q1之信梦 Ϊ遲；；9在\，達至C—FF電路13的 L c ΐί視電路9讀播所須的時間（延遲時間）-曰變 ί ί (; Ϊ?的f料輸人端子D2之信號邏輯準位：； =，）周期之時脈信號的上升緣開㈣後，由A變 同樣地，L-FF電路12的資料輸出 準位，在i周期（（（i _丨）月 子Q1之乜號之璉輯 周期U周期的下一個周期））；二:：個周期）、(i + 1) 化為C、由C變化為D。這些資料的上升緣，由B變 經由延遲電路9a，在T k =輯準位的變化）’ 子D2。麸R r 運C-FF電路13的資料輸入端 2 .、、、'而A、B、C、D為高準位或低準位。 为一方面，在c-FF電路13， 同-個時脈信號的上升緣，鎖存=FF電路12所使：的 M仔貝枓輸入端子D2之信號，

21 1 1-3336-PF·p t d 第15頁 1235839 五、發明說明（13) ----- 而鎖存的資料輸出至資料輸出端子Q2。資料傳送的驗證， ^藉由L-FF電路12的輸入端子D1，輸入為了在時脈輪入端 子T能執行上述動作的資料信號、時脈信號，而藉著確認 C-FF電路13的資料輸入端子D2的資料，來判定資料是否正 常地被傳送，而執行的。

在此例，C-FF電路13的資料輸入端子D2的信號的邏輯 準位，在從（i — 1 )周期的時脈信號的上升緣開始Td後， i周期的時脈信號的上升緣前，由A變化為B，之後，在i 周期的時脈信號的上升緣，資料輸入端子D2的信號（邏輯 準位B)被鎖存，而輸出篆資料輸出端子Q2。在i周期的時 脈信號的上升緣後，藉由測定資料輸出端子Q2的信號，確 s忍為邏輯準位B，而能確認資料信號之傳送是否正常地被 執行。 也就是說，把在（i - 1)周期之L-FF電路1 2的資料輸 入端子D1的信號的邏輯準位，當成期待值（ExpECT)，在i 周期的時脈信號的上升緣後，判定C-FF電路13的資料輸出 端子Q2的信號的測定結果（STR0BE)是否和期待值一致。在 此=’因為延遲電路9a之延遲時間Td比時脈信號的1個周

期還短，所以期待值和測定結果一致，而被判定為資料信 號之傳送正常地被執行。 第5圖’為表示資料信號之傳送正常地被執行的情況 之延遲監視電路2a的動作的時序圖。在此延遲監視電路2a 的動作因為8才脈仏號的周期比延遲電路9a之延遲時間Td 還短，所以在C-FF電路13的資料輸入端子〇2的信號的邏輯

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五、發明說明（14) 1)周期的時脈信號的上升緣開始τ d後 準位從（i

jtL· D . π 知上 U 1瓦，田 A k化為B刚，i周期的時脈信號就已上升了。因此，邏輯 位A的信號，變為在i周期的時脈信號的上升緣被鎖存，而 邏輯準位A的信號，輸出至資料輸出端子Q2。 於是，1周期的時脈信號的上升後，資料輸出端子⑽ 被：定，確認不為邏輯準位B，而被判定為資料信 唬的傳达不正常地被執行。在此例，因為延遲電路h之 =2 =Td比時脈信號的周期還長，所以期待值和測定结果 就是戈：：ί;定為資料信號的傳送不被正常地執行。也 周:大C確的資料信號的傳送的最小的時脈之 上和延遲電路9a之延遲時間Td 一致。 至延St電包括1延遲監視電路2a·，11由使輸入 送是否被正常地：脈信號變4匕’來判定資料信號的傳 說，如ΐ即H執；：二能夠評價1C之動作速度。也就是 號，則加=，亦可以傳送正常的資料信 線(AL:線巧完成情形：良：斷其電晶體⑹的特性與配 藉由配合這此測二2二7之動作速度的測試規格的情況， 料信號的傳送e不規格來設定時脈信號的周期，以判定資 過程性能低，、2 : f常地執行，而能執行不良品（製造 個I C執行這些動、又不足的1 c)的判別。而且能夠對整 體的特性與配線之纟f f:價，®為能夠評價1C全部的電晶 接著，關於改形，所以能約提升1c的信賴性。 蜒乙遲[視電路2a的延遲電路9a的構造

1235839 五、發明說明（15) 的情況之動作，作說明。延遲電路9 a，亦可只連接反相 器，亦可如第6圖所示的4個輸入之邏輯反及閘（NAND GATE)18和反相器25交互連接（延遲電路9a)，亦可如第7圖 所示的4個輸入之邏輯反或閘（N〇R GATE)19和反相器25互 相連接（延遲電路9c)。例如，在只連接反相器的延遲電路 9a，如第8圖所示地，動作的!^通道電晶體（N channel transistor)、P 通道電晶體（P channel transist〇r)的 比，成為1對1。 另一方面，在4個輸入之邏輯反及閘18和反相器託交 互連接的延遲電路9a，傳送之資料信號成為高（H)準位的 情況，如第9圖所示地，動作的n通道電晶體、p通道電晶 體的比，成為4對1。也就是說，能夠更高精度地來好= |地測定N通迢電晶體的特性。而且，在4個輸入之邏輯反 閘19和反相器25交互連接的延遲電路9c，傳送之資料作號 成為低（L)準位的情況，如第10圖所示地，動作的^通^ 晶體、P通道電晶體的比，成為。也就是說，能夠 高精度地來好好地測定P通道電晶體的特性。 再者，如第11圖所示地，使用4個輸入之 (AND GATE)4和4個輸入之或閘（〇R GATE)交石、志地，甲 路9 a )的情況，藉由轉換傳送資料信號的 準位、高準位），而能夠能在一個延遲準位(轉換低 的N通道電晶體、p通道電晶體的比。藉此 、 不曰％，在_個 愿當 路9d，夠能好好地精確地測定N通道電晶髀 各自的特性、然而，延遲電路的構造I特體：p通道電晶體 …将疋的局限，亦夠

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五、發明說明（16) 月b糟由使用播 電晶體、P通道雷'曰構造之延遲電路’以改變動作的N通道 P通道電晶體各自：J :比’而詳細地測定N通道電晶體、 遲電：不It :根據實施例1，因為用正反器夾著延 而測定動作速考慮輸出\緩衝器之延遲的影響， 並不只P通道電Y體加二因^ :只改變延遲電路的構造， 以測定P通道通返θ日體的平均動作速度，亦可 能夠更高俨Λ Ν通道電晶體各自的動作速度，所以 幻更同精度地且詳細地評價製程特性。 域 路 域 項 路 _ ϋ，藉著在輸出入緩衝器電路區域的控制電路區 :延遲監視電路，在以往因為能夠為了内部邏輯電 叩使Ζ配置了延遲監視電路之部分的内部邏輯電路區 所夠緩和内部邏輯電路、配置配線時的限制事 也就\ τ»兒 此夠不意識到配置配線而設計内部邏輯電 =且’因為能夠使延遲監視電路之延遲元件間的配線 j 一定的程度，所以能夠降低因配線長度的偏差對測定的 影響’而來評價電晶體特性對動作速度的影響。 在此’亦可在1C的角落部分8，配置連接至延遲監視 電路2a的輸入出電路丨4、15、16與這些的焊墊。藉此，亦 能夠在使用只是針對IC的動作速度之不良挑選等的測試的 客戶裏，在IC的包裝上，沒有必要設置在沒有使用的情況 下的測試端子，而削減I C包裝的接腳（p i η )。而，構成内 部邏輯電路的電晶體的大小，亦可和構成延遲監視電路的 電晶體的大小不同，但是藉由使這2個大小相同，能夠在

Η

2111-3336-PFptd 第19頁 1235839 五、發明說明（17) 接近更實際的内部邏輯電路的條件下，執行動作 定，並能夠更正確地評價内部邏輯電路的特性。、又、“ 實施例2 有關於本發明之實施例2，為在輸出入緩衝器電路區 域的輸入出控制電路區域，配置了複數種類的複數個之1延 遲監視電路之實施例。以下，關於實施例2的構造與動 作，作說明。第12圖，為表示有關於本發明之實施/例2之 I C的晶片配置圖。然而，因為基本的構造和實施例}相 同’而省略了附加在和第1圖相同部分的同一個部分之符 號的說明，只對不同的部分作說明。在此Ic，在IC的各4 邊之輸出入緩衝器電路區域上，各自設置了不同種類的延 遲監視電路。在每個邊上，設置了測試端子用的輸出入緩 衝器電路區域3a、3b、4 ，其中各自設置了測試端子用的 輸入出電路14、15、16，並設置了輸出入緩衝器電路區域 5 ’而其設置了構成延遲監視電路的元件。 设置在各邊之輸出入緩衝器電路區域的延遲監視電 路，並無特別的限定，例如，亦可設置了 ··具有只從反相 器成為的延遲電路9a的延遲監視電路2a ;具有4個輸入之 邏輯反及閘18和反相器25交互連接的延遲電路9b的延遲監 視電路2 b ;具有4個輸入之邏輯反或閘19和反相器25互連 接的延遲電路9c的延遲監視電路2c ;以及具有4個輸入之 邏輯及閘和4個輸入之邏輯或閘交互連接的延遲電路9d的 延遲監視電路2d。 而且，同種類的延遲監視電路亦可被複數設置。而

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如上述地’根據實施例2，除了實施例工的效果之外， 因為在一個1C的各邊之輪出入螻衝哭 <輙出入緩衝器電路區域上，又設置 龜 之延遲監視電路’所以能夠執行依據在一個10之 J J r員之延遲監視電路的評價，以奏效所謂能夠執行更 同精度且詳細之I c的評價的效果。 實施例3 有關於本發明之實施例3，為在上述實施例丨，於經過 IC4邊之輸出入緩衝器電路區域的環狀上，設置了延遲監 視電路的實施例。以下，關於實施例3的構造與動作，作 說明。第13圖’為表示有關於本發明之實施例3之1(：的晶 片配置圖。然而’因為基本的構造和實施例1相同，省略 了附加在和第1圖相同部分的同一個部分之符號的說明， 而只對不同的部分作說明。 此1C，在經過1C周圍4邊全部之輸出入缓衝器電路區 域的輸入出控制電路區域的環狀上，設置了延遲監視電路 2e。延遲監視電路2e，為在ic周圍的環狀上，配置和實施

2111-3336-?F*oid 第21頁 1235839 五、發明說明（19) ---- 例1之延遲監視電路2a〜2f同樣的延遲監視電路。在此1C， 造成在經過Ic周圍4邊的環狀上，酉己置了具有配置了構成 延遲^視電路2e的元件之輸入出控制電路區域2的輸出入 級衝斋電路區域5，而配置了測試端子用的輸入出電路的 輸出入緩衝器電路區域3a、3b、4鄰接地被設置。 ，出入緩衝器電路區域3a、3b、4，鄰接著被設置， 也就是說，因為L-FF電路12和C-FF電路13鄰接著被設 f :所以能夠縮短輸入至L-FF電路12、C-FF電路13之時脈 信唬的引入。而此I C，執行和實施例i之丨c同樣的動作。 在1C的評價之際，造成測試用的資料信號在環狀上 播至I C内。 f 根據如上述的實施例3，除了實施例丨的效果外，因為 無長距離地引入時脈信號之配線的必要，所以奏效了所謂 能夠減低因配線之引入的電容量之時脈信號的延遲，而能 夠執行更正確的延遲時間的測定，並且，延遲監視電路^ 身的配線變得容易之效果。 實施例4 有關於本發明之實施例4，為在上述實施例3，取出延 遲監視電路中途的資料信號，而能監視之的實施例。以 下’首先，關於實施例4之構造作說明。第丨4圖，為表示 關於本發明之實施例4之延遲監視電路的電路構造圖。第 15圖’表示關於本發明之實施例4之1(：的晶片配置圖。然 而’因為基本的構造和實施例1、實施例3相同，所以對於 和第3圖、第1 3圖相同的部分，附加了相同符號但省略其

1235839 五、發明說明（20) "~ ' 說明，而只對不同的部分作說明。 此延遲監視電路2f，包括繞行ic之周圍而長距離地構 成延遲電路9a的延遲電路9f，以代替實施例丨之延遲電路 9a。而且設置了為了取出延遲監視電路2f的中間（中途 資料信號的至少一個之中間資料信號用的c_ff電路‘ 31a〜31c。中間資料信號用的C_FF電路31&〜3ic，從延遲電 路9f之延遲兀件間來的資料信號，由資料輸入端子da 輸入，而和輸入至L-FF電路12、c —FF電路⑴目同的時 號，=時脈輸入端子T輪入，&已輸入之時脈信號的時序口 上，貝料佗號輸出至中間資料信號用的輸出電路 32a〜32c 〇 中間資料信號用的輸出電路32a〜32c，被設置在 資料信號用的C-FF電路31a~31c，和中間 號 試端子TAP1〜TAP3之間，從中間資料信號用的C-FF電路 3^~34來的信號，輸出至中間資料信 ，〜TAP3。取出資料信號之延遲元件間的位置，並=特 ❻是，如從各邊的終端之延遲元件間，取出 中：貝料信號。也就是說’如第15圖所示地，在ic各邊的 ^端=置了巾間資料錢輸出端子用的缓衝 3出3 4ΓΓ電路區域33,設置了中間資料信號用“ = ，能夠執行每個邊之延遲時間的測 於^以上之構造的實施例4之動作，作說明。實施 例4之動作’和實施例3之動作相同，測試用的資料信號在 1235839 五、發明說明（21) ;遲；視電路2f傳播，而繞行1C-周。傳播中途之資料信 號’輸入至在各邊的終端之各自的中 一 m λλρ Ι7Γ ^ ^ 的中間貢料信號輸出端子 用的C-FF電路31a〜31c，藉由和在l_Ff電路丨2、cff電路 1 3所使用的相同的時脈信號而被鎖在 號用的輸出電路32a〜32c，從中間7料/透過中間資料信 TAPWAP3輸出至外部。也就：：貝^號用：測試端子 行或全部之延遲測定，並可以評價 各邊的延遲時間。 1 m 根據如上述的實施例4，降了每 果外，加上，有如ΐ出㈣監H:1、實施例3的效 號’而能夠測定延遲時間；途中)之資料信 域，取出中間資=號例如Λ出入緩衝器電路區 延遲元件間的配線長；等，所各邊的延遲凡件數與 1C內t雪曰# Μ « 所以奏效了所謂的能夠評價在 i : ί與配線的完成情形之的偏差。 對廄5 $勃=:料化號輸入用的一個測試端子，因為造成 2 ηί:貧料信號輸出用的測試端子，所以亦能夠從 ^ /h刀別的延遲監視電路的情況，來使測試端子數 雷ϊ二π如實施例1地，取出不在環狀上之延遲 的延遲監視電路，而如貫施例2地，設置複數 或-部分的延遲34些延遲監視電路之全部、 輸入出電路u ；T2路，中間資料信號。再者，亦可和 路32a〜32c在角落上戏，配置此中間資料信號輸出電 上。猎此，能夠在使用只是針對I c的動 1235839 測試的客戶 的情況下的

五、發明說明（22) 作速度之不良挑選等的 有必要设置在沒有使用 裝的接腳。 實施例5 裏’在1C的包裝上，沒 測試端子，而削減I C包 有關於本發明之實施例5，為在上^… 不同之延遲元件間的配線長的複數種類的 例。以下，首先，關於實施例5之構造 遲電路之貝訑 為表示關於實施例5之延遲監視€ °月。416圖， 圖，為表示關於本發明之遲實： = : =

而二為基本的構造和實施例卜實施例3相同置所 和第3圖、第13圖相同的部分，附加了 說明，而只對於不同的部分作說明。 …—名略其 “ΪΪ遲監視電路2g ’包括繞行1C之周圍而長距離地構 =延遲電路9a的延遲電路9e，9f，以代替實施紹之延遲電 路9a。延遲電路9e之各延遲元件間的 ^ 設Γ另…，在延遲電崎之各延遲 " 附加了一疋長度之冗長的AL配線34。也就是說， 造成延遲電路9e、9g之延遲元件間的配線，互相地二 而延遲電路2g，包括對應2個延遲電路9e、9g2L — FFi2a、

b 與L-FF13a、b，以代替 l-FF12、R-FF13。 / —FF12a、R-FF13a，配置在延遲電路仏之輸入段、輸 ，L-FFl2b、R-FFl3b，配置在延遲電路9g之輸入段、 輸出段。L-FF12a 、R-FF13a 、 L—FF12b 、R—FF13b各自輸 入了同一個時脈信號，而藉由此同一個時脈信號，執行鎖

1235839 五、發明說明（23) 存。然而，設 特別地被限定 路。在此情況 數目。 而此I C， 電路1 6a、1 6b 測试端子用的 電路 1 6 a、1 6 b 料信號輸出用 在以上的 L-FF 1 2a 樣的動作，而 信號至外部。 間，因所附加 之資料信號的 間，而能評價 根據如上 果外，加上因 配線而連接的 一個時脈信號 對I C動作速度 在不為環狀之 不同的複數種 數的延遲監視 置在延遲監視電路2 g之延遲電路的數目並不 ’而亦可設置具有不同之配線長的延遲電 ’成為對應至L-FF、C-FF各自之延遲電路的 包括對應R-FF 13a、1 3b之測試端子用的輸出 ’以代替測試端子用的輸出電路1 6。於是， 輪出緩衝器電路區域成為4a、4b2個。輸出 ’輸出從R-FF13a、13b來的資料信號，至資 之測試端子OUTA、OUTB。 ' 構造，對實施例5之動作，作說明。 k延遲電路9a與R-FF13a，執行和實施例3同 透過測试端子用的輸出電路1 6 b，輸出資料 在此，通過延遲電路9§之資料信號的延遲時 之AL配線34的影響，造成比通過延遲電路仏 延遲時間還長。藉由測定、比較這些延遲時 關於AL配線對I c動作速度的影響。 述=實施例5，除了實施例丨、實施例3的效 為设置了以不同延遲元件間的配線長之A L 複數種類之延遲電路，使這些延遲電路在同 下動作，所以奏效了所謂的能夠評價乩配線 的影響的效果。然而，亦可如實施作“地， 延遲監視電路上，μ罢μ、两-μ „ 上"又置延遲疋件間的配線長 =、之延遲電路，亦可如實施例2地，設置複 電路，並設置關於這些延遲監視電路之全

21 1 1-3336-PF·p t d 第26頁 1235839 五、發明說明（24) 部、或一部分的延遲監視電路之延遲元件間的配線長不同 的複數種類之延遲電路。 實施例6 有關於本發明之實施例6，為在實施例卜實施例5，設 置1C内部邏輯電路用的電源與IC之輪入出電路用的電源， 和分別地設置延遲監視電路之電源的實施例。以下，對於 此實施例之構造與動作，作說明。第18圖，有關於本發明 之實施例6之I C的晶片配置圖。 在此1C，分別地設置了内部邏輯電路與輸入出電路，

和供給至延遲監視電路的延遲監視電路電源，並分別地設 置内部邏輯電路用的内部邏輯電路電源區域43、輸入出電 路用的輪入出電路電源區域44，和延遲監視電路用的延遲 監視電路電源區域42。例如，在延遲監視電路被設置在環 另、上的凊况，造成延遲監視電路電源區域4 2亦被設置在環 狀上。而延遲監視電路的構造與動作，和實施例丨〜實施 5相同。 、

根據如上述之實施例5，除了實施例1〜實施例5的效果 加上因為延遲監視電路用的電源，和使内部邏輯電 ^ 輪入出電路動作的電源分別地被設置，所以奏效了所 °月的能夠抑制包含從内部邏輯電路、或輸入出電路來的雜 訊之影鄕 〜曰’而使延遲監視電路動作，可以執行更正確之I c 的評價的效果。 [發明致果] 根據本發明，在輸出入緩衝器電路區域上，設置了在

第27頁 1235839 五、發明說明（25) 電路的監視電路。藉 而延遲的影響下，^ 一 通道電晶體，而且在= 路的必要，所以奏致了 細的半導體積體電路， 、與抑制配置配線上的 有不同種類的延遲電路 根據在一個半導體積體 所以奏效了所謂的又能 4貝的效果。 ‘體基板上的—周上 以構成比在一邊所構 減短為了驅動輪入出段 路的時脈信號的弓丨入， 高的半導體積體電路之 延遲電路的輸入出段上具有正反器 此，造成可以在不受因輸入出電路 個一個地環狀監視P通道電晶體、N 部邏輯電路區域上，無設置監視電 所謂的造成可以更高精度地評價詳 可以減少内部邏輯電路之設計區域 限制的增加，以減低成本的效果。 根據下一個發明，藉由設置具 之複數種類的監視電路，而能執行 電路上之種種的延遲電路之評價， 夠執行詳細的半導體積體電路之評 根據下一個發明，在環繞著半 狀地配置了監視電路。藉此，可 成，有較長的監視電路，而且能夠 的第1正反器電路、與第2正反器電 所以奏效了所謂的能夠執行精度更 評價的效果。 出。藉 根據下-個發明’取出從上述延遲電路的途 此，能^平價半導體積體電路内的電晶體的特^ 的完成情形的低羞，二此々A h ^ 、 ' ,T ^損腥电硌内的電晶體的特柯、 或配線的完成情形的偏差，而能约袖—a & 而此夠執行更詳細的半導體積 體電路之評價，而且’在不耍句駐仫—β± ^ ^ ^ ^ ^ ^在不要包裝後之評價的情況，奏效 了所谓的肖b夠甚至比構成滿金丨的彳 包裝的測試端子的效ί成‘旻數的1£視電路之情況，更減少 根據下-個發明，構成上述延遲電路之電晶體之大

1235839 五、發明說明（26) — 小，與構成半導體積體 — 〜'1 一~~ 小是相同的。此 的内部邏輯電路 行評價，所以奏效了所謂的部邏輯電路之條件來i 體電路之評價的效果。 行精度更高的半導體^ 根據下一個發明，在監 ' 丨的配線長不同的複數種類之延=雷設置了延遲元件門 於配線長對半導體積體電路之=▲。藉此，能夠執行^ ":二執仃更砰細的半導體積體電 所以奏效了所 根據下一個發明，在監視電路上冲價的效果。 元件間的H線長的^電路 Z置y附加各延遲 成為最短的構造的延遲電路。藉此， ^元件間的配線 對半導體積體電路之速度的影響之評；5行f於配線長 的能夠執行更詳細的半導體積體電路之了所謂 根據下-個發明，設置了半導體積體ί = 電路用的電源，和半導體積體電路的輸出入緩衝輯 的電源，和分別地設置監視電路用的電源。:用 低從對於監視電路的内部邏輯電路或輸出入“哭ϊ = 預篮电峪之評價的效果。 根據1一個發明’藉由在半導體積體電路的角落上， 述監視電路用的輸出入緩衝器電路、與焊墊， 半導體積體電路之評價的效果。 又更阿的 根據下-個發明’藉由在半導體積體電路的角落上， 配置上述監視電路用的輸出入緩衝器電路、與焊墊，所r 奏效了所謂的能夠在不要包裝後的評價的情況下’減t 裝的測試端子的效果。 I [圖式簡單說明]

211卜3336-PF.ptd 扼播一加找nr. “ _ 1235839 、發明說明（27) 第1圖係表示關於本發明之實施例1的半導體積體 的配置圖。 、-電路 第2圖係表示關於第1圖所示的實施例1之輸出入-器電路區域的概略構造圖。 、、、衝 第3圖係表示關於實施例1之延遲監視電路的電 & 圖。 構造 ” 第4圖係表示關於實施例1之延遲監視電路之動作士 第5圖係表示關於實施例1之延遲監視電路之動作的十 第6圖係表示關於實施例1之其他延遲於葙雪％ 構造圖。 遲|視電路的電路 第7圖係表不關於實施例1之另外其他延遲於 電路構造圖。 、悉瓜現電路的 第8圖係表示為了說明延遲監視電路的動 圖。 f〈呪明 明圖第9圖係表示為了說明其他延遲監視電路的動作之說 第10圖係表示為了說明另外其他延遲監視電 之說明圖。 的動作 第11圖係表示關於實施例i之另外其他延 的電路構造圖。 现視私路 第1 2圖係表示關於本發明 路的晶片配置圖。 之實施例2之半導體積體電

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1235839 五、發明說明（28) 第1 3圖係表不關於本發明之實施例3之半導體積f雷 路的晶片配置圖。 買暇电 第14圖係表示關於本發明之實施例4之延遲監攸 的電路構造圖。 凡电路 第15圖係表示關於實施例4之半導體積體 配置圖。 吩的日日片 第16圖係表示關於本發明之實施例5之延 的電路構造圖。 最说電路 圖〇 第1 7圖係表示實施例5之半導體積體電路 J曰曰月配置 施例6之半導體積體電· 第1 8圖係表示關於本發明之實 路的晶片配置圖。 第1 9圖係表示習知的延遲監視電路的電路 第20圖係表示習知的其他延遲監 造圖。 圖。 电峪的電路構造 第21圖係表示習知的半導體積體電路之曰 [符號說明] 曰曰片配置圖。 1〜内部邏輯電路區域； 2〜輸入出控制電路區域； 2a〜2g〜延遲監視電路； 3a、3b〜：試端子用輸入緩衝器電 . 4 ，4a，b〜測試端子用輪出緩衝器 成， 路區域； 5〜配置了構成延遲監視電 路區域； 电路之疋件的輪出 八緩衝器電 21 1 1-3336-FF·p t d 第31 頁 1235839 五、發明說明（29) 6〜輸出入緩衝1§電路區域， 7〜焊塾； 8〜角落部分； 9a〜9g延遲電路； 11〜輸入出控制電路； 12， 12a，12b〜發射正反器電路； 13， 13a ，13b〜攫取正反器電路； 14 ，1 5〜測試端子用輸入電路； 16，16a，16b〜測試端子用輸出電路； 1 7〜延遲元件； 1 8〜邏輯反及閘； 1 9〜邏輯反或閘； 2 0〜邏輯及閘； 2 1〜邏輯或閘； 2 5〜反相器； 3 1 a，3 1 b，31 c〜中間資料信號用攫取正反器電路； 3 2a，3 2b，32c〜中間資料信號用輸出電路； 33〜中間信號用輸出端子輸出緩衝器電路區域； 34〜AL 配線； 4卜延遲監視電路電源； 4 2〜延遲監視電路電源區域； 43〜内部邏輯電路電源區域； 44輸入出電路電源區域。

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Claims (1)

1235839 六、申請專利範圍 1· 一種 監視電路， 其特徵 上述監 衝器電路區 電路的輸入 路 〇 2·如申 中，上述監 視電路各自 3.如申 中 狀 上述監 4.如申 中，上述監 5 ·如申 中，構成上 體電路的内 6 ·如申 中，上述監 類之延遲電 7·如申 中，上述監 延遲電路， 半導體積 在於： 視電路係 域，且具 段和輪出 5月專利範 視電路具 具有不同 請專利範 視電路係 請專利範 視電路係 請專利範 述延遲電 部邏輯電 5月專利範 視電路具 路。 請專利範 視電路具 和各延遲 體電路，在半導體基板具有評價用的= 導體積體電路的輪出入緩 =電路以及各自連接至上述延遲 丰又的弟1正反器電路和第2正反器電 圍第1項所述的半導體積體電路，其 :=個且複數種類’而各種類的監 種類的延遲電路。 圍第1項所述的半導體積體電路，直 環繞半導體基板一週地被配置成環 圍第1項所述的半導體積體電路，其 取出從上述延遲電路的途中的輸出、。 圍第1項所述的半導體積體電路'其 路之電晶體之大小係與構成半導體積 路之電晶體之大小是相同。 、 圍第1項所述的半導體積體電路，其 有延遲兀件間的配線長不同的複數種 圍第1項所述的半導體積體電路，其 有於各延遲元件間附加一定配線長的 元件間的配線成為最短的構造的延遲

1235839 六、申請專利範圍 電路。 8. 如申請專利範圍第1項所述的半導體積體電路，其 中，具備了半導體積體電路的内部邏輯電路用的電源，與 半導體積體電路的輸出入緩衝器電路用的電源各別地被設 置的上述監視電路用的電源。 9. 如申請專利範圍第1項所述的半導體積體電路，其 中，在半導體積體電路的角洛上配置上述監視電路用的輸 出入緩衝器電路、與焊墊。

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