JP2003004818A - 半導体集積回路およびテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 バウンダリスキャンセルで構成される信号経
路を利用して、テスト出力を適切に導出できるようにす
る。 【解決手段】 バウンダリスキャンセル３で構成される
信号経路としてディレイ素子１０を含む信号経路を形成
するテスト用セレクタ９を備え、ディレイ素子１０によ
る遅延出力を端子１１，１２を介して導出することによ
りテスト出力を得るようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
およびテスト方法、特に、半導体集積回路（以下、ＬＳ
Ｉという）の最高動作周波数を推測することを目的に提
案した回路構成およびテスト方法に関するものである。

【０００２】

【従来の技術】近年、ＬＳＩの動作周波数が著しく増大
している。このため、ＬＳＩの最高動作周波数を評価す
るためには同じくテスト可能な周波数の高い高価なテス
タが必要となっており、テストコストが大きくなる問題
点が生じている。最高動作周波数はＬＳＩ内部のトラン
ジスタの性能と密接な関係がある。トランジスタの駆動
電流が大きいほど、ＬＳＩ内部の波形変化に要する時間
が短くなり、より高速な動作が期待できる。例えばトラ
ンジスタのゲートの幅が大きくなるほど、ゲートの長さ
が短くなるほど駆動電流が大きくなる傾向がある。一
方、駆動電流はＬＳＩの製造過程のばらつきによって変
化するため、なんらかの形で評価する必要がある。簡単
にはトランジスタを用いてバッファを構成し、バッファ
の遅延時間を計測することで間接的にトランジスタを評
価する方法が考えられる。短時間の間、複数のＬＳＩを
対象に高価なテスタを用いてＬＳＩの最高動作周波数を
調べておき、前述のバッファの遅延時間との相関関係が
得られれば、それ以降はバッファの遅延時間によってＬ
ＳＩの最高動作周波数を推測することが可能となる。こ
れらの遅延時間の測定は低速なテスタでしかもウエハ状
態でも実施可能であるため、ウエハの状態にて最終的に
は動作速度不良となるＬＳＩをパッケージに組み立てす
ることなく、判定できるメリットが考えられる。

【０００３】図１４，図１５は従来のＬＳＩ回路の内部
構成について示したものである。近年のＬＳＩにおいて
は国際標準であるバウンダリスキャン（ＩＥＥ１１４
９．１）が採用される例が極めて多くなってきている。

【０００４】図１４はバウンダリスキャンが搭載された
ＬＳＩ：１の回路構成の一部について示したもので、Ｌ
ＳＩ：１の外部ピンとしてバウンダリスキャン専用のＴ
ＤＩ端子５，ＴＤＯ端子６が形成されている。ＬＳＩ：
１のそれぞれの入出力端子はＬＳＩ：１の内部でバウン
ダリスキャンセルと呼ばれるセル３に接続されたおり、
それらのセル同士はＴＤＩ端子５からＴＤＯ端子６に向
かって順次接続され、スキャンパスが構成されている。

【０００５】図１５は標準的なバウンダリスキャンセル
３の構成を示したものである。図において、１１はバウ
ンダリスキャンのｆｒｏｍ＿ｌａｓｔ＿ｃｅｌｌ端子、
１２はバウンダリスキャンのｔｏ＿ｎｅｘｔ＿ｃｅｌｌ
端子、１３はバウンダリスキャンのＦｒｏｍ＿ｓｙｓｔ
ｅｍ＿ｐｉｎ端子、１４はバウンダリスキャンのＴｏ＿
ｓｙｓｔｅｍ＿ｌｏｇｉｃ端子、１５はバウンダリスキ
ャンのＣｌｏｃｋ−ＤＲ端子、１６はバウンダリスキャ
ンのＵｐｄａｔｅ−ＤＲ端子、１７ バウンダリスキャ
ンのＭｏｄｅ端子、１８はセレクタ、１９，２０はフリ
ップフロップ、２１はセレクタである。その動作につい
ては、ここでの説明を省略する。

【０００６】この発明は、前述の問題点を解決するため
に、ＬＳＩ内部にＬＳＩ本来の動作に影響を与えない遅
延回路を形成し、その遅延時間を計測することで、ＬＳ
Ｉの最高動作周波数を推測できるようにすることを目的
に提案されたものである。また、ＬＳＩ内部への遅延回
路の形成箇所については、論理合成や自動配置配線の対
象となるＬＳＩ内部のコアロジック領域ではなく、半導
体ベンダがレイアウトレベルで提供することが多い入出
力バッファセル（バウンダリスキャンセルを含む）の領
域が配線長による遅延時間への影響をより少なくできる
ため、より望ましいと考えられる。この場合、半導体ベ
ンダは遅延回路を含んだ形で入出力バッファセルを提供
できることになる。一方、コアロジック領域に遅延回路
を配置する場合、遅延素子や遅延素子間の配線によって
実質的に使用できるコアロジック領域の面積が低下する
などのコアロジック部の設計に与えるインパクトが大き
いといった問題がある。

【０００７】

【発明が解決しようとする課題】この発明は、バウンダ
リスキャンセルで構成される信号経路を利用してテスト
出力を適切に導出できる半導体集積回路およびテスト方
法を得ようとするものである。

【０００８】

【課題を解決するための手段】第１の発明に係る半導体
集積回路では、バウンダリスキャンセルで構成される信
号経路として遅延手段を含む信号経路を形成する選択手
段を備え、前記遅延手段による遅延出力を導出すること
によりテスト出力を得るようにしたものである。

【０００９】第２の発明に係る半導体集積回路では、バ
ウンダリスキャンセルで構成される信号経路としてリン
グ発振経路を持つ遅延手段を含む信号経路を形成する選
択手段を備え、前記遅延手段による遅延出力を導出する
ことによりテスト出力を得るようにしたものである。

【００１０】第３の発明に係る半導体集積回路では、第
１の発明において、バウンダリスキャンセルを有する入
出力バッファセルの中に遅延手段を構成する遅延素子が
形成され、複数の入出力バッファセルにわたってそれぞ
れの遅延素子が配線された信号遅延経路が存在するもの
である。

【００１１】第４の発明に係る半導体集積回路では、第
２の発明において、バウンダリスキャンセルを有する入
出力バッファセルの中に遅延手段を構成する遅延素子が
形成され、複数の入出力バッファセルにわたってそれぞ
れの遅延素子が配線されて形成されたリング発振経路が
存在するものである。

【００１２】第５の発明に係る半導体集積回路のテスト
方法では、バウンダリスキャンセルで構成される信号経
路として遅延手段を含む信号経路を形成し、前記遅延手
段による遅延出力を導出することによりテスト出力を得
るようにしたものである。

【００１３】第６の発明に係る半導体集積回路のテスト
方法では、バウンダリスキャンセルで構成される信号経
路としてリング発振経路により遅延動作を行う信号経路
を形成し、前記遅延動作による遅延出力を導出すること
によりテスト出力を得るようにしたものである。

【００１４】

【発明の実施の形態】実施の形態１．この発明による実
施の形態１を図１ないし図４について説明する。図１は
実施の形態１における全体構成を示す平面図である。図
２は実施の形態１におけるバウンダリスキャンセルの回
路構成の一例を示すブロック図である。図３は実施の形
態１におけるディレイ素子の一例を示すブロック図であ
る。図４は実施の形態１における動作を示すタイミング
チャートである。

【００１５】図１に、遅延時間を計測するためのＬＳＩ
の全体構成の一例を示す。図において、１はＬＳＩ、２
はＬＳＩ：１の信号入出力端子、３はバウンダリスキャ
ンセル、４は入出力バッファ、５はバウンダリスキャン
セル３のＴＤＩ端子、６はバウンダリスキャンセル３の
ＴＤＯ端子、７はテストモード端子、８は入出力バッフ
ァセルである。

【００１６】この構成では、標準的なバウンダリスキャ
ンセルに遅延時間計測を行うかどうかを選択するための
テストモード信号が追加されているところが特徴であ
る。このテストモード信号はＬＳＩの外部ピン、あるい
はＬＳＩ内部回路いずれにより選択状態が決定されても
よい。

【００１７】図２に、テストパターン信号が追加接続さ
れたバウンダリスキャンセルの回路構成の一例を示す。
図において、３はバウンダリスキャンセル、９はセレク
タ、１０はディレイ素子、１１はバウンダリスキャンセ
ル３のｆｒｏｍ＿ｌａｓｔ＿ｃｅｌｌ端子、１２はバウ
ンダリスキャンセル３のｔｏ＿ｎｅｘｔ＿ｃｅｌｌ端
子、１３はバウンダリスキャンセル３のＦｒｏｍ＿ｓｙ
ｓｔｅｍ＿ｐｉｎ端子、１４はバウンダリスキャンセル
３のＴｏ＿ｓｙｓｔｅｍ＿ｌｏｇｉｃ端子、１５はバウ
ンダリスキャンセル３のＣｌｏｃｋ−ＤＲ端子、１６は
バウンダリスキャンセル３のＵｐｄａｔｅ−ＤＲ端子、
１７はバウンダリスキャンセル３のＭｏｄｅ端子、１８
はセレクタ、１９，２０はフリップフロップ、２１はセ
レクタ、２２はバウンダリスキャンセル３のＳｈｉｆｔ
−ＤＲ端子である。

【００１８】標準的なバウンダリスキャンセルの制御に
よりＳｈｉｆｔ−ＤＲ端子２２を“１”に固定した状態
でテストモード信号を“１”とすることで、ｆｒｏｍ＿
ｌａｓｔ＿ｃｅｌｌ端子１１とｔｏ＿ｎｅｘｔ＿ｃｅｌ
ｌ端子１２の間にディレイ素子１０が挿入された状態と
なる。この状態と図１の構成を合わせて考えると、図１
のＴＤＩ端子５に入力した波形がそれぞれのバウンダリ
スキャンセル３を順番に伝播し、最終的にはＴＤＯ端子
６から出力されることがわかる。

【００１９】図３にディレイ素子１０の一例を示す。こ
の例においてはバッファを３ヶ所接続した例について示
したが、別にバッファでなくともよい。例えばバッファ
の後段にＲＣ回路等の負荷回路を配してもよく、どのよ
うなディレイ回路が最適であるかどうかはＬＳＩ自体の
回路設計に依存するところが大きいと考えられる。

【００２０】図４に遅延時間測定のタイミングチャート
を示す。ＴＤＩ端子５に入力した波形の変化がＴＤＯ端
子６に伝播する時間が遅延時間となる。ＴＤＩ端子５に
入力した波形の変化タイミングは波形を生成した測定装
置に設定したタイミングを利用することができる。ま
た、ＴＤＯ端子６から出力される波形の変化タイミング
は測定装置により観測することが可能である。

【００２１】この発明による実施の形態１によれば、バ
ウンダリスキャンセル３で構成される信号経路としてデ
ィレイ素子１０からなる遅延手段を含む信号経路を形成
するセレクタ９，１８からなる選択手段を備え、前記デ
ィレイ素子１０からなる遅延手段による遅延出力を導出
することによりテスト出力を得るようにしたので、バウ
ンダリスキャンセルで構成される信号経路を利用してテ
スト出力を適切に導出できる半導体集積回路を得ること
ができる。

【００２２】また、この発明による実施の形態１によれ
ば、バウンダリスキャンセル３で構成される信号経路と
してディレイ素子１０からなる遅延手段を含む信号経路
を形成し、前記ディレイ素子１０からなる遅延手段によ
る遅延出力を導出することによりテスト出力を得るよう
にしたので、バウンダリスキャンセルで構成される信号
経路を利用してテスト出力を適切に導出できるテスト方
法を得ることができる。

【００２３】実施の形態２．この発明による実施の形態
２を図５について説明する。図５は、実施の形態２にお
ける、バウンダリスキャンセルセルの回路構成の一例を
示すブロック図である。この実施の形態２において、こ
こで説明する特有の構成以外の構成については、先に説
明した実施の形態１における構成と同様の構成を有し、
同様の作用を奏するものである。図中、同一または相当
部分については、同一の符号を付けている。

【００２４】図５に、図２の変形例を示す。図２ではデ
ィレイ素子１０への入力にセレクタ１８の出力を接続し
ていたが、図５ではｆｒｏｍ＿ｌａｓｔ＿ｃｅｌｌ端子
１１に接続することにより、図２では必要であった標準
的なバウンダリスキャンセルの制御によるＳｈｉｆｔ−
ＤＲ端子２２の状態固定が必要でなくなるメリットがあ
る。

【００２５】実施の形態３．この発明による実施の形態
３を図６について説明する。図６は、実施の形態３にお
ける、バウンダリスキャンセルセルの回路構成の一例を
示すブロック図である。この実施の形態３において、こ
こで説明する特有の構成以外の構成については、先に説
明した実施の形態１における構成と同様の構成を有し、
同様の作用を奏するものである。図中、同一または相当
部分については、同一の符号を付けている。

【００２６】図６に、図２の変形例を示す。図２ではデ
ィレイ素子１０の入出力を標準的なバウンダリスキャン
セル３の端子であるｆｒｏｍ＿ｌａｓｔ＿ｃｅｌｌ端子
１１，ｔｏ＿ｎｅｘｔ＿ｃｅｌｌ端子１２と兼用してい
たが、別に兼用しなくともよく、図６では専用の入出力
端子２３，２４にディレイ素子１０を接続した例につい
て示している。この場合、図２に比べて必要な端子数が
１つ増えるものの、図２で必要であったテストパターン
端子７が必要でなくなり、その端子の状態を制御が必要
でなくなるメリットがある。

【００２７】実施の形態４．この発明による実施の形態
４を図７および図８について説明する。図７は実施の形
態４における構成を示すブロック図である。図８は実施
の形態４における動作を示すタイミングチャートであ
る。この実施の形態４において、ここで説明する特有の
構成以外の構成については、先に説明した実施の形態１
における構成と同様の構成を有し、同様の作用を奏する
ものである。図中、同一または相当部分については、同
一の符号を付けている。

【００２８】図７に図１から図４の変形例を示す。図１
から図４の構成ではＴＤＩ端子５に入力した波形の変化
タイミングは波形を生成した測定装置に設定したタイミ
ングを利用していたが、図７ではこの入力タイミングを
ＴＤＯ端子から観測できるようにしたものである。具体
的には、ＴＤＩ端子に接続しているバウンダリスキャン
セル２９からディレイ素子１０を通過する前の波形を信
号端子２５から取り出し、ＴＤＯ端子に接続しているバ
ウンダリスキャンセル３０に形成した信号端子２６より
探り込み、信号端子２７の状態を“１”にしてＴＤＯ端
子から出力させ、測定装置によりタイミング（図８のＴ
ＤＯ出力波形１）を観測できるようにする。またディレ
イ素子１０を介した遅延波形は信号端子７の状態を“１
“、信号端子２７の状態を“０”にしてＴＤＯ端子から
出力させ、測定装置によりタイミング（図８のＴＤＯ出
力波形２）を観測できるようにする（ＴＤＩ端子または
ＴＤＯ端子以外の信号端子に接続しているバウンダリス
キャンセルの構成は図１から図４の構成例と同じ）。こ
のように構成することで、ＴＤＩ端子に入力された波形
のタイミングを測定装置の設定値でなく実測することが
できるようになるメリットがある。

【００２９】実施の形態５．この発明による実施の形態
５を図９および図１０について説明する。図９は実施の
形態５における構成を示すブロック図である。図１０は
実施の形態５における動作を示すタイミングチャートで
ある。この実施の形態５において、ここで説明する特有
の構成以外の構成については、先に説明した実施の形態
１における構成と同様の構成を有し、同様の作用を奏す
るものである。図中、同一または相当部分については、
同一の符号を付けている。

【００３０】図９に図１から図４の変形例を示す。図１
から図４の構成ではＴＤＩ端子からＴＤＯ端子に接続さ
れた各バウンダリスキャンセル内に配置されたディレイ
素子の遅延時間の合計をＴＤＩ端子に入力した波形のタ
イミングとＴＤＯ端子から出力される波形のタイミング
の差を遅延時間として観測することを求めていたが、図
９は遅延時間ではなく、遅延時間によって定まる周波数
を観測できるように構成した例について示したものであ
る。具体的には、ＴＤＩ端子に接続しているバウンダリ
スキャンセル３０のディレイ素子１０の出力を、インバ
ータ３３を介して信号端子３１から取り出し、ＴＤＩ端
子につながるバウンダリスキャンセル３０に設けた信号
端子３２に接続する。ＴＤＩ端子につながるバウンダリ
スキャンセルのディレイ素子１０への入力は、図２では
セレクタ１８からであった。ここでは信号端子３２に接
続する（ＴＤＩ端子またはＴＤＯ端子以外の信号端子に
接続しているバウンダリスキャンの構成は、図１から図
４の構成例と同じ）。

【００３１】このように構成することにより、ＴＤＩ端
子に接続しているバウンダリスキャンセルのディレイ素
子の出力が他のバウンダリスキャンセルに伝播してい
き、最終的に伝播したＴＤＯ端子に接続しているバウン
ダリスキャンセルの中で波形が反転し、その反転波形が
ＴＤＩ端子に接続しているバウンダリスキャンセルのデ
ィレイ素子の入力に戻ることでリング発振経路が形成さ
れる。

【００３２】この発振波形（図１０のＴＤＯ出力波形）
をＴＤＯ端子で観測することで遅延時間を算出すること
が次式（１）により可能である。 （遅延時間）＝１÷（発振周波数＊２）………（１） また、このように構成することで、図１から図４の構成
で必要であったＴＤＩ端子への波形入力が必要でなくな
るメリットがある。

【００３３】この発明による実施の形態５によれば、バ
ウンダリスキャンセル２９，３０で構成される信号経路
としてリング発振経路を持つディレイ素子１０からなる
遅延手段を含む信号経路を形成するセレクタ９，１８か
らなる選択手段を備え、前記ディレイ素子１０からなる
遅延手段による遅延出力を導出することによりテスト出
力を得るようにしたので、バウンダリスキャンセルで構
成される信号経路を利用して、リング発振経路により、
テスト出力を適切に導出できる半導体集積回路を得るこ
とができる。

【００３４】また、この発明による実施の形態５によれ
ば、バウンダリスキャンセル２９，３０で構成される信
号経路としてリング発振経路によりディレイ素子１０に
より遅延動作を行う信号経路を形成し、前記遅延動作に
よる遅延出力を導出することによりテスト出力を得るよ
うにしたので、バウンダリスキャンセルで構成される信
号経路を利用して、リング発振経路により、テスト出力
を適切に導出できる半導体集積回路テスト方法を得るこ
とができる。

【００３５】実施の形態６．この発明による実施の形態
３を図１１および図１２について説明する。図１１は実
施の形態６におけるバウンダリスキャンセルの回路構成
の一例を示すブロック図である。図１２は実施の形態６
における全体構成を示す平面図である。この実施の形態
６において、ここで説明する特有の構成以外の構成につ
いては、先に説明した実施の形態１における構成と同様
の構成を有し、同様の作用を奏するものである。図中、
同一または相当部分については、同一の符号を付けてい
る。

【００３６】図１１，図１２は図６の変形例を示す。図
６ではバウンダリスキャンセル３に専用の入出力端子２
３，２４にディレイ素子１０を接続した例であったが、
図１１ではバウンダリスキャンセルではなく、入出力バ
ッファセル８に専用の入出力端子３４，３５を設けた例
を示している。このように構成することで、バウンダリ
スキャンセルよりも大きなエリアにおいてディレイ素子
１０や入出力端子３４，３５への配線を配置（配線）す
ることが可能となり、設計の自由度が大きくなるメリッ
トがある。

【００３７】図１２は、図１１の入出力バッファセル８
で構成されたＬＳＩ：１の回路構成について示したもの
である。

【００３８】この発明による実施の形態６によれば、バ
ウンダリスキャンセル３を有する入出力バッファセル８
の中に遅延手段を構成する遅延素子１０が形成され、複
数の入出力バッファセル８にわたってそれぞれの遅延素
子１０が配線された信号遅延経路が存在するようにした
ので、設計の自由度を比較的大きく確保できる入出力バ
ッファセルの中で構成される信号経路を利用して、テス
ト出力を適切に導出できる半導体集積回路を得ることが
できる。

【００３９】実施の形態７．この発明による実施の形態
３を図１３について説明する。図１３は、実施の形態７
における、バウンダリスキャンセルの回路構成の一例を
示すブロック図である。この実施の形態７において、こ
こで説明する特有の構成以外の構成については、先に説
明した実施の形態１における構成と同様の構成を有し、
同様の作用を奏するものである。図中、同一または相当
部分については、同一の符号を付けている。

【００４０】図１３は図９，図１１の変形例である。図
１１での構成において図９と同様にリング発振が可能と
なるようにした例である。この例では、ＴＤＯ端子に接
続している入出力バッファセル３９において、ディレイ
素子１０の入力にインバータを挿入し、ディレイ素子の
出力をＴＤＩ端子に接続している入出力バッファセル３
８のディレイ素子１０の入力に接続してリング発振経路
を構成している。

【００４１】このように構成することで、図９と同様、
ＴＤＩ端子への波形入力が必要でなくなるメリットがあ
る。

【００４２】図１２は、図１１の入出力バッファセルで
構成されたＬＳＩの回路構成について示したものであ
る。

【００４３】この発明による実施の形態７によれば、バ
ウンダリスキャンセル３を有する入出力バッファセル３
８，３９の中に遅延手段を構成する遅延素子１０が形成
され、複数の入出力バッファセルにわたってそれぞれの
遅延素子１０が配線されて形成されたリング発振経路が
存在するようにしたので、設計の自由度を比較的大きく
確保できる入出力バッファセルの中で構成される信号経
路を利用して、リング発振経路により、テスト出力を適
切に導出できる半導体集積回路を得ることができる。

【００４４】

【発明の効果】第１の発明によれば、バウンダリスキャ
ンセルで構成される信号経路として遅延手段を含む信号
経路を形成する選択手段を備え、前記遅延手段による遅
延出力を導出することによりテスト出力を得るようにし
たので、バウンダリスキャンセルで構成される信号経路
を利用して、テスト出力を適切に導出できる半導体集積
回路を得ることができる。

【００４５】第２の発明によれば、バウンダリスキャン
セルで構成される信号経路としてリング発振経路を持つ
遅延手段を含む信号経路を形成する選択手段を備え、前
記遅延手段による遅延出力を導出することによりテスト
出力を得るようにしたので、バウンダリスキャンセルで
構成される信号経路を利用して、リング発振経路によ
り、テスト出力を適切に導出できる半導体集積回路を得
ることができる。

【００４６】第３の発明によれば、バウンダリスキャン
セルを有する入出力バッファセルの中に遅延手段を構成
する遅延素子が形成され、複数の入出力バッファセルに
わたってそれぞれの遅延素子が配線された信号遅延経路
が存在するようにしたので、設計の自由度を比較的大き
く確保できる入出力バッファセルの中で構成される信号
経路を利用して、テスト出力を適切に導出できる半導体
集積回路を得ることができる。、

【００４７】第４の発明によれば、第２の発明におい
て、バウンダリスキャンセルを有する入出力バッファセ
ルの中に遅延手段を構成する遅延素子が形成され、複数
の入出力バッファセルにわたってそれぞれの遅延素子が
配線されて形成されたリング発振経路が存在するように
したので、設計の自由度を比較的大きく確保できる入出
力バッファセルの中で構成される信号経路を利用して、
リング発振経路により、テスト出力を適切に導出できる
半導体集積回路を得ることができる。

【００４８】第５の発明によれば、バウンダリスキャン
セルで構成される信号経路として遅延手段を含む信号経
路を形成し、前記遅延手段による遅延出力を導出するこ
とによりテスト出力を得るようにしたので、バウンダリ
スキャンセルで構成される信号経路を利用して、テスト
出力を適切に導出できる半導体集積回路のテスト方法を
得ることができる。

【００４９】第６の発明によれば、バウンダリスキャン
セルで構成される信号経路としてリング発振経路により
遅延動作を行う信号経路を形成し、前記遅延動作による
遅延出力を導出することによりテスト出力を得るように
したので、バウンダリスキャンセルで構成される信号経
路を利用して、リング発振経路により、テスト出力を適
切に導出できる半導体集積回路のテスト方法を得ること
ができる。

【図面の簡単な説明】

【図１】 この発明による実施の形態１における全体構
成を示す平面図である。

【図２】 この発明による実施の形態１におけるバウン
ダリスキャンセルの回路構成を示すブロック図である。

【図３】 この発明による実施の形態１におけるディレ
イ素子の回路構成を示すブロック図である。

【図４】 この発明による実施の形態１における動作を
示すタイミングチャートである。

【図５】 この発明による実施の形態２におけるバウン
ダリスキャンセルの回路構成を示すブロック図である。

【図６】 この発明による実施の形態３におけるバウン
ダリスキャンセルの回路構成を示すブロック図である。

【図７】 この発明による実施の形態４における回路構
成を示すブロック図である。

【図８】 この発明による実施の形態４における動作を
示すタイミングチャートである。

【図９】 この発明による実施の形態５における回路構
成を示すブロック図である。

【図１０】 この発明による実施の形態５における動作
を示すタイミングチャートである。

【図１１】 この発明による実施の形態６におけるバウ
ンダリスキャンセルの回路構成を示すブロック図であ
る。

【図１２】 この発明による実施の形態６における全体
構成を示すブロック図である。

【図１３】 この発明による実施の形態７におけるバウ
ンダリスキャンセルの回路構成を示すブロック図であ
る。

【図１４】 従来技術における全体構成を示すブロック
図である。

【図１５】 従来技術におけるバウンダリスキャンセル
の回路構成を示すブロック図である。

【符号の説明】

１ ＬＳＩ、２ ＬＳＩの信号入出力端子、３ バウン
ダリスキャンセル、４入出力バッファ、５ バウンダリ
スキャンのＴＤＩ端子、６ バウンダリスキャンのＴＤ
Ｏ端子、７ テストモード端子、８ 入出力バッファセ
ル、９ セレクタ、１０ ディレイ素子、１１ バウン
ダリスキャンのｆｒｏｍ＿ｌａｓｔ＿ｃｅｌｌ端子、１
２ バウンダリスキャンのｔｏ＿ｎｅｘｔ＿ｃｅｌｌ端
子、１３ バウンダリスキャンのＦｒｏｍ＿ｓｙｓｔｅ
ｍ＿ｐｉｎ端子、１４ バウンダリスキャンのＴｏ＿ｓ
ｙｓｔｅｍ＿ｌｏｇｉｃ端子、１５ バウンダリスキャ
ンのＣｌｏｃｋ−ＤＲ端子、１６ バウンダリスキャン
のＵｐｄａｔｅ−ＤＲ端子、１７ バウンダリスキャン
のＭｏｄｅ端子、１８ セレクタ、１９，２０フリップ
フロップ、２１ セレクタ、２２ バウンダリスキャン
のＳｈｉｆｔ−ＤＲ端子、２３ ディレイ素子への入力
端子、２４ ディレイ素子からの出力端子、２５ 出力
端子、２６ 入力端子、２７ バイパス切り替え信号入
力端子、２８ セレクタ、２９ ＴＤＩ端子に接続して
いるバウンダリスキャンセル、３０ ＴＤＯ端子に接続
しているバウンダリスキャンセル、３１ 出力端子、３
２入力端子、３３ インバータ、３４ 入力端子、３５
出力端子、３６ 入力端子、３７ 出力端子、３８
ＴＤＩ端子に接続している入出力バッファセル、３９
ＴＤＯ端子に接続している入出力バッファセル。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 早野 浩司 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 朝比奈 克志 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G132 AC15 AD07 AK15 AK21 AK23 4M106 AA01 AC07 5F038 CD08 CD09 DT02 DT03 DT06 DT15 EZ20

Claims (6)

【特許請求の範囲】
1. 【請求項１】 バウンダリスキャンセルで構成される信
   号経路として遅延手段を含む信号経路を形成する選択手
   段を備え、前記遅延手段による遅延出力を導出すること
   によりテスト出力を得ることを特徴とする半導体集積回
   路。
2. 【請求項２】 バウンダリスキャンセルで構成される信
   号経路としてリング発振経路を持つ遅延手段を含む信号
   経路を形成する選択手段を備え、前記遅延手段による遅
   延出力を導出することによりテスト出力を得ることを特
   徴とする半導体集積回路。
3. 【請求項３】 バウンダリスキャンセルを有する入出力
   バッファセルの中に遅延手段を構成する遅延素子が形成
   され、複数の入出力バッファセルにわたってそれぞれの
   遅延素子が配線された信号遅延経路が存在することを特
   徴とする請求項１に記載の半導体集積回路。
4. 【請求項４】 バウンダリスキャンセルを有する入出力
   バッファセルの中に遅延手段を構成する遅延素子が形成
   され、複数の入出力バッファセルにわたってそれぞれの
   遅延素子が配線されて形成されたリング発振経路が存在
   することを特徴とする請求項２に記載の半導体集積回
   路。
5. 【請求項５】 バウンダリスキャンセルで構成される信
   号経路として遅延手段を含む信号経路を形成し、前記遅
   延手段による遅延出力を導出することによりテスト出力
   を得るようにしたことを特徴とする半導体集積回路のテ
   スト方法。
6. 【請求項６】 バウンダリスキャンセルで構成される信
   号経路としてリング発振経路により遅延動作を行う信号
   経路を形成し、前記遅延動作による遅延出力を導出する
   ことによりテスト出力を得ることを特徴とする半導体集
   積回路のテスト方法。