JP2837451B2 - 電子ビームテスタの測定タイミング生成装置 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 電子ビームテスタの測定タイミング生成装置の改良に
関し、 トリガパルスに対して比較的長い遅延時間を正確に持
たせて測定タイミングを生成することができ、しかも回
路構成が簡単で低コストに製作することができる電子ビ
ームテスタの測定タイミング生成装置を提供することを
目的とし、 位相基準を示す基準位相信号を出力する発振回路と、
テスト対象となるLSIの動作周期毎に外部から入力され
るトリガパルスの位相を前記基準位相信号に基いて検出
記憶させる位相記憶回路と、前記検出記憶されたトリガ
パルス位相と前記基準位相信号とに基いて、トリガパル
スに同期した基準パルス列を生成出力するパルス生成回
路と、前記基準パルス列を希望遅延時間相当数だけカウ
ントすることにより測定タイミング信号を発生する遅延
発生回路と、を具備して構成する。

〔産業上の利用分野〕

この発明は、電子ビームテスタの測定タイミング生成
装置の改良に関する。

近年、LSIの大規模化、動作高速化にともない、その
動作解析や故障診断には多大の労力を要する傾向にあ
る。

そこで、LSI内部の配線電圧の動きを直接観察するた
めに、電子ビームテスタが開発され、効果を発揮してい
る。

電子ビームテスタで高速の波形測定を行う場合には、
LSIに対する電子ビーム照射で得られる二次電子像をLSI
の駆動信号に同期した測定タイミング信号によりサンプ
リングしたり、或いはLSIの駆動信号に同期した測定タ
イミング信号により電子ビーム照射タイミングを制御す
るのが通例である（例えば、日経エレクトロニクス198
2,3,15 PP172−201）。

〔従来の技術〕

従来、電子ビームテスタの測定タイミング生成装置と
しては、テスト対象となるLSIの動作周期毎に外部から
入力されるトリガパルスを、分布定数線路等より成る受
動遅延発生素子により遅延させて必要な測定タイミング
を得るものと、テスト対象となるLSIの動作周期毎に外
部から入力されるトリガパルスに応答してカウント動作
を開始し、装置内部の基準クロックを所定の遅延時間相
当数だけカウントすることにより測定タイミングを生成
するものとが知られている。

第３図（Ａ）は前者の構成を示すものであり、テスト
対象となるLSIの動作周期毎に外部から入力されるトリ
ガパルス１は、受動遅延発生素子（例えば、ディレイラ
イン等）から成る遅延発生回路２へと入力され、これに
より得られた測定タイミング信号３は電子ビームテスタ
の測定制御回路４へと出力される。

また、第３図（Ｂ）は後者の構成を示すものであり、
トリガパルス１はトリガ検出回路５へと入力される。

トリガ検出回路５では、発振回路６より得られる基準
クロック７に基きトリガパルス１の到来を検出し、トリ
ガ検出信号８をパルスカウント回路９へ出力する。

パルスカウント回路９では、トリガ検出信号８に応答
してカウント動作を開始し、発振回路６から得られる基
準クロック10を所定の遅延時間相当数だけカウントし
て、大まかな測定タイミング信号11を生成し、これを遅
延発生回路12へと出力する。

遅延発生回路12は、前述した受動遅延発生素子で構成
され、測定タイミング信号11の微調整を行う。

そして、最終的に得られた測定タイミング信号13は電
子ビームテスタの測定制御回路４へと出力される。

〔発明が解決しようとする課題〕 しかしながら、第３図（Ａ）に示される測定タイミン
グ生成装置であっては、受動遅延発生素子一個当りの遅
延時間は１μｓ程度と比較的短いため、長い遅延時間
（1ms或いはそれ以上）を得るためには多くの受動遅延
発生素子を直列に接続する必要があり、回路規模が非常
に大きくなるとともに、素子の通過にともない波形の減
衰や歪みが増大し、正確な遅延時間を得ることが困難と
なる。

また、第３図（Ｂ）に示される測定タイミング生成装
置にあっては、トリガパルス１とトリガパルス検出用の
基準クロック７とは非同期であるため、トリガパルス１
を基準とする希望の測定タイミングとパルスカウント回
路９から得られる測定タイミング信号11に基く実際のサ
ンプリングタイミング５との間には誤差を生ずることと
なり、この誤差を許容範囲内に納めるためには、トリガ
検出回路５、発振回路６及びパルスカウント回路９とし
て非常に高速仕様のもの（例えば、10GH_z以上）が必要
となり、実現が非常に困難となる。

この発明の目的とするところは、トリガパルスに対し
て比較的長い遅延時間を正確に持たせて測定タイミング
を生成することができ、しかも回路構成が簡単で低コス
トに製作することができる電子ビームテスタの測定タイ
ミング生成装置を提供することにある。

〔課題を解決するための手段〕

本発明の原理説明図を第１図に示す。第１図（Ａ）に
おいて、発振回路100は位相基準を示す基準位相信号101
を出力する。

位相記憶回路102は、テスト対象となるLSIの動作周期
毎に外部から入力されるトリガパルス103のの位相を前
記基準位相信号101に基いて検出記憶させる。

パルス生成回路104は、前記検出記憶されたトリガパ
ルス位相105と前記基準位相信号101とに基いて、トリガ
パルス103に同期した基準パルス列106を生成する。

遅延発生回路107は、前記基準パルス列106を希望遅延
時間相当数だけカウントすることにより測定タイミング
信号108を発生する。

そして、この測定タイミング信号108は電子ビームテ
スタの測定制御回路109へと与えられる。

〔作用〕

第１図（Ｂ）に示されるように、発振回路100からは
一定周期の三角波形電圧が基準位相信号101として出力
される。

位相記憶回路102では、トリガパルス103の到来時点に
おける基準位相信号101の電圧を位相検出電圧105として
記憶させる。

パルス生成回路104では、基準位相信号101の電圧と位
相検出信号105の電圧とが一致するたびに微少幅の出力
パルス106を出力し、この出力パルス106はトリガパルス
103と同期することとなる。

このため、出力パルス106を遅延発生回路107でカウン
トして得られる遅延時間は、テスト対象となるLSIの動
作周期に対し正確に同期した一定の遅れ時間を持つこと
となる。

〔実施例〕

本発明に係る電子ビームテスタの測定タイミング生成
装置の一実施例を第２図に示す。

同図において、LSI駆動装置201は駆動信号202を被測
定LSI203に与え、その応答信号204が期待値と等しいか
どうかで被測定LSI203の良否を判定するものである。

本実施例装置においては、駆動信号202の選択された
一位相点をトリガ信号205として取り出し、このトリガ
信号を基準にしてLSI内部の動作解析や故障診断を行う
ものである。

発振回路207は水晶振動子を用いたい高精度のもので
あり、一定周期で三角波形信号208を出力する。

位相記憶回路206はサンプルホールド回路で構成さ
れ、発振回路207から得られる三角波形信号208の電圧を
トリガ信号205に同期してサンプルホールドする。

パルス生成回路209はコンパレータ、モノマルチ等で
構成され、発振回路207からの三角波形信号208の電圧と
位相記憶回路206からの位相記憶信号209の電圧とを比較
し、両者が一致する度に一定幅パルス210を出力する。

パルスカウンタ回路211では、パルス生成回路209から
出力されるパルス210を希望遅延時間数だけカウントす
る度に、カウント完了信号212を出力する。

詳細遅延回路213は従来より公知の受動遅延発生素子
で構成され、カウント完了信号212を僅かに遅延させる
ことにより、最終的な測定タイミング信号214を生成出
力する。

測定タイミング制御回路215では、詳細遅延回路213よ
り得られる測定タイミング信号214に基づき、電子ビー
ム照射タイミングを制御する。

以上の構成によれば、パルス生成回路209より得られ
るパルスはLSI駆動信号202と正確に同期しているため、
パルスカウンタ回路211、詳細遅延回路213を経由して最
終的に得られる測定タイミング信号の位相もLSI駆動信
号202と正確に同期することになり、常に安定した測定
タイミングを保証できることとなる。

すなわち、従来のカウント方式の場合のように10GHz
もの高速クロックを用いなくとも、トリガパルスに同期
した測定タイミングを得ることができるのである。

また、遅延時間の微調整のために詳細遅延回路213と
して受動遅延発生素子を使用しているものの、遅延要素
のほとんどをパルスカウンタ回路211で構成できるた
め、回路構成を複雑化することなくかつ低コストに比較
的長い遅延時間を容易に確保することができる。

なお、以上の実施例では、測定タイミング信号214に
より電子ビーム照射タイミングを制御したが、サンプリ
ング回路により被測定LSI203から得られる二次電子映像
信号を直接サンプリングしてもよい。

〔発明の効果〕

以上の説明で明らかなように、この発明によれば、LS
I駆動信号と同期したパルス列をカウントすることによ
り大まかな測定タイミングを設定するため、受動遅延素
子を用いて遅延時間を確保する従来装置に比べ、比較的
簡単な回路構成によって長い遅延時間を得ることが可能
となり、電子ビームテスタの性能向上及びコストダウン
に寄与するところが大きい。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の実施例構成図、 第３図は従来構成図である。 100……発振回路 101……基準位相信号 102……位相記憶回路 103……トリガパルス 104……パルス生成回路 105……位相検出信号 106……基準パルス列 107……遅延発生回路 108……測定タイミング信号 109……測定制御回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】位相基準を示す基準位相信号（101）を出
   力する発振回路（100）と、 テスト対象となるLSIの動作周期毎に外部から入力され
   るトリガパルス（103）の位相を前記基準位相信号（10
   1）に基いて検出記憶させる位相記憶回路（102）と、 前記検出記憶されたトリガパルス位相（105）と前記基
   準位相信号（101）とに基いて、トリガパルス（103）に
   同期した基準パルス列（106）を生成出力するパルス生
   成回路（104）と、 前記基準パルス列（106）を希望遅延時間相当数だけカ
   ウントすることにより測定タイミング信号（108）を発
   生する遅延発生回路（107）と、 を具備することを特徴とする電子ビームテスタの測定タ
   イミング生成装置