WO2006041063A1 - タイミング発生器、及び試験装置 - Google Patents

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Inventor
Toshiyuki Negishi
Naoki Sato
Original Assignee
Advantest Corporation
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31922—Timing generation or clock distribution

Definitions

  • the present invention relates to a timing generator that generates a timing signal based on a given reference clock, and a test apparatus that includes the timing generator.
  • the present invention relates to a timing generator with a stable calorific value.
  • Patent application 2004 299321 Filing date October 13, 2004
  • the number of pulses passing through the delay circuit and the pulse pattern differ depending on the pulse pattern selected in the logic gate, and the amount of heat generated in the delay circuit differs. For this reason, the delay amount in the delay circuit fluctuates and jitter is generated in the generated clock. Such jitter is not allowed in high-precision LSIs.
  • a circuit further provided with a dummy delay circuit is known.
  • the circuit inputs the pulses that are not input to the delay circuit for clock generation, among the pulses of the given reference clock, into the dummy delay circuit, so that the total in these delay circuits is independent of the generated clock pattern.
  • the calorific value is kept constant.
  • an object of the present invention is to provide a timing generator and a test apparatus that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • a timing generator for generating a timing signal based on a given reference clock, each of the reference clocks. These pulses are delayed by an amount of delay given for each pulse, and a delay circuit unit, and among the pulses output by the delay circuit unit, only a pulse to be output as a timing signal is passed and output.
  • a timing generator including a pulse selection output unit.
  • the timing generator captures delay setting data for controlling the delay amount in the delay circuit unit in accordance with the pulse output from the delay circuit unit, and delays in the delay circuit unit based on the captured delay setting data.
  • a delay amount control unit that controls the amount may be further provided.
  • the delay circuit unit includes a plurality of delay elements connected in cascade, and the delay amount control unit includes a plurality of delay setting flip-flops provided corresponding to the plurality of delay elements.
  • the delay setting flip-flop may take in the delay setting data in accordance with the pulse output from the corresponding delay element, and control the delay amount of the corresponding delay element based on the fetched delay setting data.
  • the timing generator further includes a pulse selection flip-flop that supplies a pulse selection signal indicating whether or not to pass the pulse to the pulse selection output unit in response to the pulse output from the delay element in the final stage. You may be prepared.
  • the timing generator indicates a logical value H when passing through the pulse selection output unit in synchronization with the pulse of the reference clock given to the delay circuit unit, and passes through the pulse.
  • a pulse selection control unit that receives a pulse selection signal indicating a logical value L and supplies the pulse selection signal to the pulse selection output unit when the signal is not to be generated, and the pulse selection control unit is connected in cascade corresponding to a plurality of delay elements. And a plurality of pulse selection flip-flops that sequentially capture and output pulse selection signals in response to pulses output from the corresponding delay elements, each delay setting flip-flop having a corresponding pulse selection flip-flop. The delay setting data does not need to be newly taken in while the logic block outputs the logical value L.
  • the timing generator further includes a temperature compensation selection unit that controls whether all pulses of the reference clock are input to the delay circuit unit or whether only pulses to be output as timing signals are input to the delay circuit unit. Get ready ⁇ .
  • the temperature compensation selection unit supplies a signal fixed to a logical value H as a pulse selection signal to the pulse selection control unit when only the noise to be output as a timing signal is input to the delay circuit unit. Good.
  • a test apparatus for testing an electronic device, which generates a test pattern to be supplied to the electronic device, and supplies the test pattern to the electronic device.
  • a timing generator that generates a timing signal for controlling timing based on a given reference clock
  • a waveform shaping unit that supplies a test pattern to the electronic device according to the timing signal, and an output signal output from the electronic device.
  • a timing circuit for delaying each pulse of the reference clock by a delay amount given for each pulse, and a delay circuit unit for determining whether the electronic device is good or bad.
  • the pulses output from the circuit section select only the pulse that should be output as the timing signal and output it. Providing a test device and an output unit.
  • a timing signal having a desired pattern can be generated with low jitter.
  • FIG. 1 is a diagram showing an example of the configuration of a test apparatus 200 according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing an example of the configuration of the timing generator 20.
  • FIG. 3 is a timing chart showing an example of the operation of the timing generator 20.
  • FIG. 4 is a diagram showing another example of the configuration of the timing generator 20.
  • FIG. 1 is a diagram showing an example of the configuration of a test apparatus 100 according to an embodiment of the present invention.
  • the test apparatus 100 is an apparatus for testing an electronic device 200 such as a semiconductor circuit, and includes a pattern generator 10, a waveform shaper 12, a determiner 14, and a timing generator 20.
  • the no-turn generator 10 generates a test pattern for testing the electronic device 200.
  • the test pattern is a digital signal represented by a 1ZO pattern, for example.
  • the waveform shaper 12 generates an input signal to be input to the electronic device 200 based on the test pattern. For example, an input signal that takes a voltage value corresponding to the test pattern is generated at each given timing.
  • the timing generator 20 generates a timing clock having a desired pattern and supplies it to the waveform shaper 12.
  • the waveform shaper 12 generates a voltage according to the test pattern in accordance with the timing clock.
  • the determiner 14 compares the signal output from the electronic device 200 with a given expected value signal to determine whether the electronic device 200 is good or bad.
  • the expected signal is generated by the pattern generator 10 based on the test pattern.
  • FIG. 2 is a diagram illustrating an example of the configuration of the timing generator 20.
  • the timing generator 20 is a circuit that generates a timing signal based on a given reference clock, and includes a delay circuit unit 23, a pulse selection output unit 28, a pulser 22, a delay amount control unit 35, a pulse selection flip-flop 32, A flip-flop 30 and a flip-flop 34 are included.
  • the timing generator 20 is supplied with a reference clock having a predetermined frequency and a pulse selection signal and delay setting data corresponding to the timing signal pattern to be output.
  • the pulser 22 receives the reference clock, adjusts the pulse width of the reference clock to a predetermined pulse width, and outputs it.
  • the delay circuit unit 23 delays each pulse of the reference clock output from the pulsar 22 by a delay amount given for each pulse, and outputs the delayed pulse. That is, the phase of each pulse is controlled in accordance with the given delay setting data.
  • the delay circuit unit 23 in this example includes a plurality of cascaded delay elements (24, 26).
  • the maximum delay amount in the delay element 26 is substantially equal to the delay resolution in the delay element 24, and the phase of each pulse is controlled by the sum of the delay amounts in the delay element 24 and the delay element 26.
  • the pulse selection output unit 28 passes and outputs only the pulse to be output as the timing signal among the pulses output from the delay circuit unit 23.
  • the pulse selection output unit 28 is a logical product circuit, and outputs a logical product of the noise output from the delay circuit unit 23 and the pulse selection signal provided from the pulse selection flip-flop 32.
  • Pulse selection signal The number is mask data indicating 1 at the timing of the pulse to be output and 0 at the timing of the pulse not to be output.
  • the flip-flop 30 receives the pulse selection signal and outputs the pulse selection signal to the pulse selection flip-flop 32 in synchronization with the reference clock. That is, the flip-flop 30 receives the pulse selection signal at the data input terminal and the reference clock at the clock input terminal.
  • the pulse selection signal is a signal indicating whether or not each of the reference clocks should be output as a timing signal, and is given to the flip-flop 30 in synchronization with the corresponding pulse.
  • the pulse selection flip-flop 32 supplies a pulse selection signal to the pulse selection output unit 28 in accordance with the last delay element in the delay circuit unit 23, that is, the pulse output from the delay element 26. That is, the pulse selection flip-flop 32 receives the pulse selection signal at the data input terminal and the signal output from the delay element 26 at the clock input terminal. With such a configuration, regardless of the delay amount in the delay circuit unit 23, it is possible to control whether or not the pulse selection output unit 28 is capable of passing each pulse of the reference clock.
  • the setup signal has a sufficient setup time for the pulse output from the pulse selection flip-flop 32 and the pulse output from the pulse selection flip-flop 32.
  • a delay element fixed to a predetermined delay amount may be further provided therebetween.
  • the flip-flop 34 receives the delay setting data and outputs the delay setting data to the delay amount control unit 35 in synchronization with the reference clock. That is, the flip-flop 34 receives the delay setting data at the data input terminal and the reference clock at the clock input terminal.
  • the delay setting data is data indicating a delay amount with respect to each pulse of the reference clock, and is given to the flip-flop 34 in synchronization with the previous pulse of the corresponding pulse.
  • the delay amount control unit 35 controls the delay circuit unit 23 according to the pulse output from the delay circuit unit 23.
  • the delay setting data for controlling the delay amount is fetched, and the delay amount in the delay circuit unit 23 is controlled based on the fetched delay setting data.
  • the delay amount control unit 35 has a plurality of delay setting flip-flops (36, 38) provided corresponding to the plurality of delay elements (24, 26).
  • Each delay setting flip-flop (36, 38) captures delay setting data in accordance with the pulse output from the corresponding delay element (24, 26), and based on the captured delay setting data, Controls the delay amount of elements (24, 26). That is, each time the delay element (24, 26) outputs a pulse, the delay amount for delaying the next pulse is set in each delay element (24, 26). By such an operation, the delay amount for each pulse can be set with high accuracy.
  • the maximum delay amount in the delay element 26 is a case where a coarse delay is generated in the delay element 24 that is substantially equal to the delay resolution in the delay element 24 and a fine delay is generated in the delay element 26.
  • the delay setting flip-flop 36 corresponding to the delay element 24 controls the delay amount in the delay element 24 based on the upper bits of the data output from the flip-flop 34, and the delay setting flip-flop 38 corresponding to the delay element 26. Controls the amount of delay in the delay element 26 based on the lower bits of the data output from the flip-flop 34.
  • each delay setting flip-flop (36, 38) receives delay setting data at the data input terminal, and receives a signal output from the corresponding delay element (24, 26) at the clock input terminal.
  • the reference clock supplied to the timing generator 20 has been described as having a fixed period.
  • the timing generator 20 generates an output signal of a desired pattern from an input signal of a desired pattern. Can be generated.
  • FIG. 3 is a timing chart showing an example of the operation of the timing generator 20.
  • the delay circuit unit 23 is provided with a reference clock having a constant period as shown in FIG.
  • the delay circuit unit 23 delays each pulse of the reference clock by a delay amount given for each pulse.
  • the delay circuit unit 23 is provided with delay setting data that satisfies the condition that the pulses of the delayed reference clock are not close to each other.
  • the pulse selection output unit 28 indicates whether or not to output each pulse.
  • a logical product of the pulse selection data and the reference clock delayed by the delay circuit unit 23 is output, and a timing signal having a desired pattern as shown in FIG. 3 is generated.
  • the amount of heat generated can be kept substantially constant as described above, so that jitter can be reduced.
  • a dummy delay circuit for keeping the heat generation amount constant is not required, interference due to pulses transmitted through the dummy delay circuit can be eliminated, and a timing signal can be generated with high accuracy.
  • FIG. 4 is a diagram showing another example of the configuration of the timing generator 20.
  • the timing generator 20 includes a delay circuit unit 41, a pulse selection output unit 48, a pulser 40, a delay amount control unit 67, a pulse selection control unit 59, a flip-flop 58, a flip-flop 66, and a temperature compensation selection unit 54. And a pulse selection input section 50 and an OR circuit 56.
  • the pulser 40, the delay circuit unit 41, the pulse selection output unit 48, the pulse selection control unit 59, and the delay amount control unit 67 are the pulser 22, the delay circuit unit 23, and the pulse selection output described with reference to FIG. It has the same functions and configuration as the unit 28, the pulse selection flip-flop 32, and the delay amount control unit 35. First, these configurations will be described.
  • the pulser 40 adjusts the pulse width of a given signal to a predetermined pulse width, and outputs it to the delay circuit unit 41.
  • the delay circuit unit 41 has the same function and configuration as the delay circuit unit 23 described with reference to FIG.
  • the delay circuit unit 41 in this example has a plurality of delay elements (42, 44, 46) connected in cascade. Similar to the delay circuit unit 23, the maximum delay amount of the delay element 44 is substantially the same as the delay resolution of the delay element 42, and the maximum delay amount of the delay element 46 is substantially the same as the delay resolution of the delay element 44. Good.
  • the pulse selection control unit 59 In response to the reference clock pulse supplied to the delay circuit unit 41, the pulse selection control unit 59 indicates a logical value H when the pulse is passed through the pulse selection output unit 48. When the pulse selection signal is not passed, a pulse selection signal indicating a logical value L is received and the pulse selection signal is supplied to the pulse selection output unit 48. Similarly to the pulse selection output unit 28 described with reference to FIG. 2, the pulse selection output unit 48 calculates the logical product of the signal output from the delay circuit unit 41 and the pulse selection signal received from the pulse selection control unit 59. Output.
  • the noise selection control unit 59 has a plurality of pulse selection flip-flops (60, 62, 64) provided in cascade connection corresponding to the plurality of delay elements (42, 44, 46).
  • each The pulse selection flip-flops (60, 62, 64) sequentially take in the pulse selection signals according to the pulses output from the corresponding delay elements and output them to the next stage.
  • the transmission of the pulse selection signal can be delayed according to the delay amount in each delay element (42, 44, 46), and the timing signal is accurately output in the pulse selection output unit 48. Can be generated.
  • the delay amount control unit 67 has the same function and configuration as the delay amount control unit 35 described with reference to FIG.
  • the delay amount control unit 67 in this example includes a plurality of delay setting flip-flops (68, 70, 72) provided corresponding to the plurality of delay elements (42, 44, 46). That is, the plurality of delay setting flip-flops (68, 70, 72) are also provided corresponding to the plurality of pulse selection flip-flops (60, 62, 64).
  • the flip-flop 66 receives the delay setting data at the data input terminal, receives the pulse selection signal at the enable terminal, and receives the reference clock at the clock input terminal. That is, the delay setting data is taken in according to the pulse of the reference clock to be output as the timing signal and input to the delay amount control unit 67.
  • Each delay setting flip-flop (68, 70, 72) takes a new delay setting data while the corresponding pulse selection flip-flop (60, 62, 64) outputs a logical value L. Don't put it. That is, each delay setting flip-flop (68, 70, 72) receives the delay setting data at the data input terminal, and receives the signal output from the corresponding delay element (42, 44, 46) at the clock input terminal. The signal output from the corresponding pulse selection flip-flop (60, 62, 64) is received at the enable terminal. That is, the pulses that are not output by the pulse selection output unit 48 are delayed by the same delay amount as the previous pulse. With such a configuration, it is not necessary to consider the proximity condition between a pulse output as a timing signal and a pulse after the pulse that is not output as a timing signal, and the timing signal can be easily generated. Can do.
  • the temperature compensation selection unit 54 controls whether all pulses of the reference clock are input to the delay circuit unit 41 or only pulses to be output as timing signals are input to the delay circuit unit 41. That is, the temperature compensation selection unit 54 controls the heat generation amount in the timing generator 20 to be substantially constant and generates a timing signal, and generates the timing signal without controlling the heat generation amount. Select whether to generate.
  • a timing signal with high accuracy may be required, or a timing signal may be required with low power consumption. It is possible to select whether to generate a timing signal with low power consumption by controlling the amount of heat generated, or with precision.
  • the temperature compensation selection unit 54 includes the pulse selection signal described above with reference to FIG. 2, a signal fixed to a logical value H, and a temperature compensation selection signal indicating whether or not to perform temperature control in the delay circuit unit 41 ( HOCLK INH).
  • the temperature compensation selection signal is a signal indicating a logical value L when temperature control is performed and a logical value H when temperature control is not performed! Then, when the temperature compensation selection signal is a signal indicating that the temperature control is performed, the temperature compensation selection unit 54 outputs a signal fixed to the logical value H, and indicates that the temperature compensation selection signal does not perform the temperature control. If it is the signal shown, a noise selection signal is output.
  • the noise selection input unit 50 inputs the logical product of the supplied reference clock and the signal output from the temperature compensation selection unit 54 to the delay circuit unit 41 via the pulser 40. In other words, when the temperature control is not performed, only the pulse to be output as the timing signal is input to the delay circuit unit 41, and when the temperature control is performed, all the pulses of the reference clock are input as described above. Is done.
  • the logical sum circuit 56 supplies the logical sum of the pulse selection signal and the temperature compensation selection signal to the flip-flop 58. That is, when performing temperature control, a pulse selection signal is supplied to the flip-flop 58. At this time, the operations of the flip-flop 58 and the pulse selection control unit 59 are as described above.
  • the temperature compensation selection unit 54 is fixed to the logic value H as a pulse selection signal to the pulse selection control unit 59 via the OR circuit 56 and the flip-flop 58. Supply signal.
  • the pulse selection control unit 59 outputs a signal fixed to the logical value H, so the pulse selection output unit 48 passes the signal output from the delay circuit unit 41 as it is. For this reason, the pulse already selected by the pulse selection input unit 50 can be passed.
  • a device having an operation mode for generating a timing signal with low jitter and an operation mode for generating a timing signal with low power consumption can be realized with a small circuit configuration. can do.
  • test apparatus 200 may include a plurality of the configurations of the timing generator 20 described above.
  • each timing generator 20 generates timing signals of different patterns.
  • the waveform shaper 12 has a circuit that generates a plurality of input signals of different patterns and inputs them to the respective pins of the electronic device 200, and which circuit uses the V and deviation timing signals. Have a multiplexer to choose from.
  • a timing signal having a desired pattern can be generated with low jitter.

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Abstract

　与えられる基準クロックに基づいてタイミング信号を生成するタイミング発生器であって、基準クロックのそれぞれのパルスを、それぞれのパルス毎に与えられる遅延量で遅延させて出力する遅延回路部と、遅延回路部が出力するパルスのうち、タイミング信号として出力するべきパルスのみを通過させて出力するパルス選択出力部とを備えるタイミング発生器を提供する。

Description

明 細 書
タイミング発生器、及び試験装置
技術分野
[0001] 本発明は、与えられる基準クロックに基づいてタイミング信号を生成するタイミング 発生器、及びタイミング発生器を備える試験装置に関する。特に本発明は、発熱量 を安定させたタイミング発生器に関する。文献の参照による組み込みが認められる指 定国については、下記の日本出願に記載された内容を参照により本出願に組み込 み、本出願の記載の一部とする。
特願 2004— 299321 出願日 2004年 10月 13日
背景技術
[0002] 近年、 LSI等の電子デバイス等の動作速度が向上している。これに伴い、電子デバ イスを試験する試験装置等にぉ 、て、高精度のクロックを生成する必要が生じて 、る 。従来、所望のパターンのクロックを生成するために、基準クロックのパルスのうちの 所望のパルスを通過させる論理ゲートと、それぞれのパルスの位相を調整する遅延 回路とを備える回路が知られている。
[0003] し力しこのような回路は、論理ゲートにおいて選択するパルスのパターンに応じて、 遅延回路を通過するパルス数やパルスパターンが異なり、遅延回路における発熱量 が異なるものとなる。このため、遅延回路における遅延量が変動し、生成するクロック にジッタが生じてしまう。このようなジッタは、高精度の LSI等においては許容されな い。
[0004] 上述した問題を解決する回路として、ダミーの遅延回路を更に設けた回路が知られ ている。当該回路は、与えられる基準クロックのパルスのうち、クロック生成用の遅延 回路に入力されないパルスをダミーの遅延回路に入力することにより、生成するクロッ クのパターンに関わらず、これらの遅延回路における総発熱量を一定に保つもので ある。
[0005] 関連する特許文献等は、現在認識して!/ヽな!ヽため、その記載を省略する。
発明の開示 発明が解決しょうとする課題
[0006] しかし、従来の回路では、発熱量を一定に保っために、クロック生成用の遅延回路 と同一のダミー遅延回路を設ける必要があり、回路規模の増大を招いている。また、 クロック生成用の遅延回路の温度を一定に保っためには、クロック生成用の遅延回 路とダミー遅延回路とを近傍に設ける必要があるが、クロック生成用の遅延回路にお ける信号に、ダミー遅延回路における信号が干渉し、生成するべきクロックにジッタが 生じてしまうという問題もある。例えば、クロック生成用の遅延回路における遅延量の 設定によっては、クロック生成用の遅延回路を通過するパルスの位相と、ダミー遅延 回路を通過するパルスの位相とが略同一となってしまい、干渉が生じてしまう。
[0007] そこで本発明は、上記の課題を解決することができるタイミング発生器、及び試験 装置を提供することを目的とする。この目的は請求の範囲における独立項に記載の 特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を 規定する。
課題を解決するための手段
[0008] 上記課題を解決するために、本発明の第 1の形態においては、与えられる基準クロ ックに基づ 、てタイミング信号を生成するタイミング発生器であって、基準クロックのそ れぞれのパルスを、それぞれのパルス毎に与えられる遅延量で遅延させて出力する 遅延回路部と、遅延回路部が出力するパルスのうち、タイミング信号として出力する べきパルスのみを通過させて出力するノ ルス選択出力部とを備えるタイミング発生器 を提供する。
[0009] タイミング発生器は、遅延回路部が出力するパルスに応じて、遅延回路部における 遅延量を制御するための遅延設定データを取り込み、取り込んだ遅延設定データに 基づいて、遅延回路部における遅延量を制御する遅延量制御部を更に備えてよい。
[0010] 遅延回路部は、縦続接続された複数の遅延素子を有し、遅延量制御部は、複数の 遅延素子に対応して設けられた、複数の遅延設定フリップフロップを有し、それぞれ の遅延設定フリップフロップは、対応する遅延素子が出力するパルスに応じて遅延設 定データを取り込み、取り込んだ遅延設定データに基づいて、対応する遅延素子の 遅延量を制御してよい。 [0011] タイミング発生器は、最終段の遅延素子が出力するパルスに応じて、当該パルスを 通過させるか否かを示すパルス選択信号を、パルス選択出力部に供給するパルス選 択フリップフロップを更に備えてよい。
[0012] タイミング発生器は、遅延回路部に与えられる基準クロックのパルスに同期して、パ ルス選択出力部にぉ 、て当該パルスを通過させる場合に論理値 Hを示し、当該パル スを通過させない場合に論理値 Lを示すパルス選択信号を受け取り、パルス選択信 号をパルス選択出力部に供給するパルス選択制御部を更に備え、パルス選択制御 部は、複数の遅延素子に対応して縦続接続されて設けられ、対応する遅延素子が出 力するパルスに応じて、パルス選択信号を順次取り込み出力する複数のパルス選択 フリップフロップを有し、それぞれの遅延設定フリップフロップは、対応するパルス選 択フリップフロップが論理値 Lを出力して 、る間、遅延設定データを新たに取り込まな くてよい。
[0013] タイミング発生器は、基準クロックの全てのパルスを遅延回路部に入力する力、又 はタイミング信号として出力するべきパルスのみを遅延回路部に入力するかを制御 する温度補償選択部を更に備えてょ ヽ。
[0014] 温度補償選択部は、タイミング信号として出力するべきノ ルスのみを遅延回路部に 入力する場合に、パルス選択制御部にパルス選択信号として、論理値 Hに固定され た信号を供給してよい。
[0015] 本発明の第 2の形態においては、電子デバイスを試験する試験装置であって、電 子デバイスに供給するべき試験パターンを生成するパターン発生部と、試験パター ンを電子デバイスに供給するタイミングを制御するタイミング信号を、与えられる基準 クロックに基づいて生成するタイミング発生部と、タイミング信号に応じて試験パター ンを電子デバイスに供給する波形成形部と、電子デバイスが出力する出力信号に基 づいて、電子デバイスの良否を判定する判定部とを備え、タイミング発生部は、基準 クロックのそれぞれのパルスを、それぞれのパルス毎に与えられる遅延量で遅延させ て出力する遅延回路部と、遅延回路部が出力するパルスのうち、タイミング信号とし て出力するべきパルスのみを通過させて出力するパルス選択出力部とを有する試験 装置を提供する。 [0016] なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐこ れらの特徴群のサブコンビネーションも又発明となりうる。
発明の効果
[0017] 本発明によれば、所望のパターンを有するタイミング信号を低ジッタで生成すること ができる。
図面の簡単な説明
[0018] [図 1]本発明の実施形態に係る試験装置 200の構成の一例を示す図である。
[図 2]タイミング発生器 20の構成の一例を示す図である。
[図 3]タイミング発生器 20の動作の一例を示すタイミングチャートである。
[図 4]タイミング発生器 20の構成の他の例を示す図である。
符号の説明
[0019] 10·· 'パターン発生部、 12·· '波形成形器、 14· · '判定器、 20· · 'タイミング発生器 、 22· "パルサー、 23···遅延回路部、 24、 26···遅延素子、 28···パルス選択出 力部、 30· · 'フリップフロップ、 32· · 'パルス選択フリップフロップ、 34· · 'フリップフロ ップ、 35· · '遅延量制御部、 36、 38·· ·遅延設定フリップフロップ、 40· · 'パルサー、 41 · · '遅延回路部、 42、 44、 46·· '遅延素子、 48·· 'パルス選択出力部、 50· · 'パ ルス選択入力部、 54· · '温度補償選択部、 56·· '論理和回路、 58·· 'フリップフロッ プ、 60、 62、 64· · 'パルス選択フリップフロップ、 66· · 'フリップフロップ、 67· · '遅延 制御部、 68、 70、 72· · ·遅延設定フリップフロップ、 100· · '試験装置、 200· · '電子 デバイス
発明を実施するための最良の形態
[0020] 以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は請求の範 囲に係る発明を限定するものではなぐまた実施形態の中で説明されている特徴の 組み合わせの全てが発明の解決手段に必須であるとは限らな!/、。
[0021] 図 1は、本発明の実施形態に係る試験装置 100の構成の一例を示す図である。試 験装置 100は、半導体回路等の電子デバイス 200を試験する装置であって、パター ン発生器 10、波形成形器 12、判定器 14、及びタイミング発生器 20を備える。 [0022] ノターン発生器 10は、電子デバイス 200を試験するための試験パターンを生成す る。試験パターンとは、例えば 1ZOのパターンで現されるデジタル信号である。波形 成形器 12は、試験パターンに基づいて、電子デバイス 200に入力するべき入力信号 を生成する。例えば、与えられるタイミング毎に、試験パターンに応じた電圧値をとる 入力信号を生成する。
[0023] タイミング発生器 20は、所望のパターンのタイミングクロックを生成し、波形成形器 1 2に供給する。波形成形器 12は、当該タイミングクロックのノ ルスに応じて、試験パタ ーンに応じた電圧を生成する。判定器 14は、電子デバイス 200が出力する信号と、 与えられる期待値信号とを比較して、電子デバイス 200の良否を判定する。期待値 信号は、パターン発生器 10が試験パターンに基づ 、て生成してょ 、。
[0024] 図 2は、タイミング発生器 20の構成の一例を示す図である。タイミング発生器 20は、 与えられる基準クロックに基づいてタイミング信号を生成する回路であって、遅延回 路部 23、パルス選択出力部 28、パルサー 22、遅延量制御部 35、パルス選択フリツ プフロップ 32、フリップフロップ 30、及びフリップフロップ 34を有する。またタイミング 発生器 20には、所定の周波数の基準クロックと、出力するべきタイミング信号のパタ ーンに応じたパルス選択信号及び遅延設定データとが与えられる。
[0025] パルサー 22は、基準クロックを受け取り、基準クロックのパルス幅を所定のパルス幅 に調整して出力する。遅延回路部 23は、パルサー 22が出力する基準クロックのそれ ぞれのパルスを、それぞれのパルス毎に与えられる遅延量で遅延させて出力する。 つまり、与えられる遅延設定データに応じて、それぞれのパルスの位相を制御する。
[0026] 本例における遅延回路部 23は、縦続接続された複数の遅延素子（24、 26)を有す る。例えば遅延素子 26における最大遅延量は、遅延素子 24における遅延分解能と 略等しいものであり、遅延素子 24及び遅延素子 26における遅延量の和によって、そ れぞれのパルスの位相を制御する。
[0027] パルス選択出力部 28は、遅延回路部 23が出力するパルスのうち、タイミング信号と して出力するべきパルスのみを通過させて出力する。本例においてパルス選択出力 部 28は論理積回路であって、遅延回路部 23が出力するノ ルスと、パルス選択フリツ プフロップ 32から与えられるパルス選択信号との論理積を出力する。パルス選択信 号は、出力するべきパルスのタイミングで 1を示し、出力させないパルスのタイミングで 0を示すマスクデータである。このような構成により、小規模の回路で、出力するべき タイミング信号のパターンに関わらず、遅延回路部 23における発熱量を一定に保ち 、ジッタの小さ 、タイミング信号を生成することができる。
[0028] また、フリップフロップ 30は、パルス選択信号を受け取り、基準クロックに同期して当 該パルス選択信号を、パルス選択フリップフロップ 32に出力する。つまり、フリップフ ロップ 30は、パルス選択信号をデータ入力端子に受け取り、基準クロックをクロック入 力端子に受け取る。またパルス選択信号は、基準クロックのそれぞれのノ ルスをタイ ミング信号として出力するべきカゝ否かを示す信号であり、対応するパルスに同期して フリップフロップ 30に与えられる。
[0029] パルス選択フリップフロップ 32は、遅延回路部 23における最終段の遅延素子、即 ち遅延素子 26が出力するパルスに応じて、パルス選択信号をパルス選択出力部 28 に供給する。つまり、パルス選択フリップフロップ 32は、パルス選択信号をデータ入 力端子に受け取り、遅延素子 26が出力する信号をクロック入力端子に受け取る。こ のような構成により、遅延回路部 23における遅延量に関わらず、基準クロックのそれ ぞれのパルスを通過させる力否かをパルス選択出力部 28において制御することがで きる。
[0030] また、パルス選択フリップフロップ 32が出力するノ ルス選択信号力 遅延回路部 23 が出力するパルスに対して十分なセットアップ時間を有するように、遅延回路部 23と パルス選択出力部 28との間に、所定の遅延量に固定された遅延素子を更に有して いてもよい。
[0031] また、フリップフロップ 34は、遅延設定データを受け取り、基準クロックに同期して当 該遅延設定データを、遅延量制御部 35に出力する。つまり、フリップフロップ 34は、 遅延設定データをデータ入力端子に受け取り、基準クロックをクロック入力端子に受 け取る。遅延設定データは、基準クロックのそれぞれのパルスに対する遅延量を示す データであって、対応するパルスの前パルスに同期してフリップフロップ 34に与えら れる。
[0032] 遅延量制御部 35は、遅延回路部 23が出力するパルスに応じて、遅延回路部 23に おける遅延量を制御するための遅延設定データを取り込み、取り込んだ遅延設定デ ータに基づいて、遅延回路部 23における遅延量を制御する。本例において遅延量 制御部 35は、複数の遅延素子（24、 26)に対応して設けられた、複数の遅延設定フ リップフロップ（36、 38)を有する。
[0033] それぞれの遅延設定フリップフロップ（36、 38)は、対応する遅延素子（24、 26)が 出力するパルスに応じて遅延設定データを取り込み、取り込んだ遅延設定データに 基づいて、対応する遅延素子（24、 26)の遅延量を制御する。即ち、遅延素子（24、 26)がパルスを出力する毎に、次にパルスを遅延させるための遅延量を、それぞれ の遅延素子（24、 26)に設定する。このような動作により、それぞれのパルスに対する 遅延量の設定を精度よく行うことができる。
[0034] また上述したように、遅延素子 26における最大遅延量は、遅延素子 24における遅 延分解能と略等しぐ遅延素子 24において粗遅延を生成し、遅延素子 26において 精遅延を生成する場合、遅延素子 24に対応する遅延設定フリップフロップ 36は、フ リップフロップ 34が出力するデータの上位ビットに基づいて遅延素子 24における遅 延量を制御し、遅延素子 26に対応する遅延設定フリップフロップ 38は、フリップフロ ップ 34が出力するデータの下位ビットに基づいて遅延素子 26における遅延量を制 御する。本例においてそれぞれの遅延設定フリップフロップ（36、 38)は、遅延設定 データをデータ入力端子に受け取り、対応する遅延素子（24、 26)が出力する信号 をクロック入力端子に受け取る。
[0035] また、本例においては、タイミング発生器 20に与えられる基準クロックを一定周期と して説明したが、タイミング発生器 20は、所望のパターンの入力信号から、所望のパ ターンの出力信号を生成することができる。
[0036] 図 3は、タイミング発生器 20の動作の一例を示すタイミングチャートである。遅延回 路部 23には、図 3に示すような一定周期の基準クロックが与えられる。遅延回路部 23 は、基準クロックのそれぞれのパルスを、それぞれのパルス毎に与えられる遅延量で 遅延させる。このとき遅延回路部 23には、遅延させた基準クロックのそれぞれのパル スが近接しない条件を満たす遅延設定データが与えられる。
[0037] そして、パルス選択出力部 28は、それぞれのパルスを出力するべきか否かを示す パルス選択データと、遅延回路部 23によって遅延された基準クロックとの論理積を出 力し、図 3に示すような、所望のパターンのタイミング信号を生成する。
[0038] 本例におけるタイミング発生器 20によれば、前述したように発熱量を略一定に保つ ことができるため、ジッタを低減することができる。また、発熱量を一定に保っための ダミー遅延回路が必要ないため、ダミー遅延回路を伝送するパルスによる干渉を無く し、精度よくタイミング信号を生成することができる。
[0039] 図 4は、タイミング発生器 20の構成の他の例を示す図である。本例におけるタイミン グ発生器 20は、遅延回路部 41、パルス選択出力部 48、パルサー 40、遅延量制御 部 67、パルス選択制御部 59、フリップフロップ 58、フリップフロップ 66、温度補償選 択部 54、パルス選択入力部 50、及び論理和回路 56を有する。
[0040] パルサー 40、遅延回路部 41、パルス選択出力部 48、パルス選択制御部 59、及び 遅延量制御部 67は、図 2に関連して説明したパルサー 22、遅延回路部 23、パルス 選択出力部 28、パルス選択フリップフロップ 32、及び遅延量制御部 35と同様の機能 及び構成を有する。まず、これらの構成について説明する。
[0041] パルサー 40は、与えられる信号のパルス幅を所定のパルス幅に調整して、遅延回 路部 41に出力する。遅延回路部 41は、図 2に関連して説明した遅延回路部 23と同 様の機能及び構成を有する。本例における遅延回路部 41は、縦続接続された複数 の遅延素子 (42、 44、 46)を有する。遅延回路部 23と同様に、遅延素子 44の最大 遅延量は、遅延素子 42の遅延分解能と略同一であり、遅延素子 46の最大遅延量は 、遅延素子 44の遅延分解能と略同一であってよい。
[0042] ノ ルス選択制御部 59は、遅延回路部 41に与えられる基準クロックのパルスに同期 して、ノ ルス選択出力部 48において当該パルスを通過させる場合に論理値 Hを示し 、当該ノ ルスを通過させない場合に論理値 Lを示すパルス選択信号を受け取り、当 該パルス選択信号をパルス選択出力部 48に供給する。パルス選択出力部 48は、図 2に関連して説明したパルス選択出力部 28と同様に、遅延回路部 41が出力する信 号と、パルス選択制御部 59から受け取るパルス選択信号との論理積を出力する。
[0043] ノ ルス選択制御部 59は、複数の遅延素子 (42、 44、 46)に対応して縦続接続され て設けられた複数のパルス選択フリップフロップ（60、 62、 64)を有する。それぞれの パルス選択フリップフロップ（60、 62、 64)は、対応する遅延素子が出力するパルス に応じて、パルス選択信号を順次取り込み次段に出力する。このような構成により、そ れぞれの遅延素子 (42、 44、 46)における遅延量に応じて、パルス選択信号の伝達 を遅延させることができ、パルス選択出力部 48において精度よくタイミング信号を生 成することができる。
[0044] また、遅延量制御部 67は、図 2に関連して説明した遅延量制御部 35と同様の機能 及び構成を有する。本例における遅延量制御部 67は、複数の遅延素子 (42、 44、 4 6)に対応して設けられた、複数の遅延設定フリップフロップ (68、 70、 72)を有する。 つまり、複数の遅延設定フリップフロップ（68、 70、 72)は、複数のパルス選択フリツ プフロップ（60、 62、 64)とも対応して設けられる。
[0045] また、フリップフロップ 66は、遅延設定データをデータ入力端子に受け取り、パルス 選択信号をィネーブル端子に受け取り、基準クロックをクロック入力端子に受け取る。 つまり、タイミング信号として出力するべき基準クロックのパルスに応じて、遅延設定 データを取り込み、遅延量制御部 67に入力する。
[0046] それぞれの遅延設定フリップフロップ（68、 70、 72)は、対応するパルス選択フリツ プフロップ (60、 62、 64)が論理値 Lを出力している間、遅延設定データを新たに取 り込まない。つまり、それぞれの遅延設定フリップフロップ（68、 70、 72)は、遅延設 定データをデータ入力端子に受け取り、対応する遅延素子 (42、 44、 46)が出力す る信号をクロック入力端子に受け取り、対応するパルス選択フリップフロップ (60、 62 、 64)が出力する信号をィネーブル端子に受け取る。つまり、パルス選択出力部 48 において出力されないパルスに対しては、前パルスと同一の遅延量で遅延させる。こ のような構成により、タイミング信号として出力されるパルスと、当該パルス以降のパル スであってタイミング信号として出力されないパルスとの近接条件を考慮する必要が なくなり、容易にタイミング信号を生成することができる。
[0047] 温度補償選択部 54は、基準クロックの全てのパルスを遅延回路部 41に入力するか 、又はタイミング信号として出力するべきパルスのみを遅延回路部 41に入力するかを 制御する。つまり、温度補償選択部 54は、タイミング発生器 20における発熱量を略 一定に制御してタイミング信号を生成する力、発熱量を制御せずにタイミング信号を 生成するかを選択する。
[0048] タイミング信号の用途等に応じて、精度のよいタイミング信号が要求される場合や、 低消費電力でタイミング信号が要求される場合があるが、このような制御により、遅延 回路部 41における発熱量を制御して精度のょ 、タイミング信号を生成する力、又は 低消費電力でタイミング信号を生成するかを選択することができる。
[0049] 温度補償選択部 54には、図 2において前述したパルス選択信号、論理値 Hに固定 された信号、及び遅延回路部 41における温度制御を行うか否かを示す温度補償選 択信号 (HOCLK INH)が与えられる。本例において、温度補償選択信号は、温度 制御を行う場合に論理値 Lを示し、温度制御を行わな!/ヽ場合に論理値 Hを示す信号 である。そして、温度補償選択部 54は、温度補償選択信号が温度制御を行うことを 示す信号である場合に論理値 Hに固定された信号を出力し、温度補償選択信号が 温度制御を行わないことを示す信号である場合にノ ルス選択信号を出力する。
[0050] ノ ルス選択入力部 50は、与えられる基準クロックと、温度補償選択部 54が出力す る信号との論理積を、パルサー 40を介して遅延回路部 41に入力する。つまり、温度 制御を行わない場合、遅延回路部 41には、タイミング信号として出力するべきパルス のみが入力され、温度制御を行う場合には、前述したように、基準クロックの全てのパ ルスが入力される。
[0051] 論理和回路 56は、パルス選択信号と、温度補償選択信号との論理和を、フリップフ ロップ 58に供給する。つまり、温度制御を行う場合にはフリップフロップ 58にパルス 選択信号を供給する。このとき、フリップフロップ 58、及びパルス選択制御部 59の動 作は前述した通りである。
[0052] また、温度制御を行わな 、場合、温度補償選択部 54は、論理和回路 56及びフリツ プフロップ 58を介して、パルス選択制御部 59にパルス選択信号として、論理値 Hに 固定された信号を供給する。このような制御により、パルス選択制御部 59は、論理値 Hに固定された信号を出力するため、パルス選択出力部 48は、遅延回路部 41が出 力する信号をそのまま通過させる。このため、パルス選択入力部 50で既に選択され たパルスを通過させることができる。
[0053] また、それぞれの遅延設定フリップフロップ（68、 70、 72)のィネーブル端子には論 理値 Hに固定された信号が入力され、対応する遅延素子 (42、 44、 46)がパルスを 出力する毎に、新たな遅延設定データを取り込み、対応する遅延素子の遅延量を制 御する。このため、タイミング信号として出力するべきパルスの位相を誤りなく制御す ることがでさる。
[0054] 本例におけるタイミング発生器 20によれば、小規模の回路構成で、ジッタの少ない タイミング信号を生成する動作モードと、低消費電力でタイミング信号を生成する動 作モードを備える装置を実現することができる。
[0055] また、試験装置 200は、上述したタイミング発生器 20の構成を複数備えて 、てもよ い。この場合、例えばそれぞれのタイミング発生器 20は異なるパターンのタイミング 信号を生成する。そして、波形成形器 12は、異なるパターンの複数の入力信号を生 成し、電子デバイス 200のそれぞれのピンに入力する回路を有し、いずれの回路で、 V、ずれのタイミング信号を用いるかを選択するマルチプレクサを有してょ 、。
[0056] 以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施 形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加 えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含 まれ得ることが、請求の範囲の記載から明らかである。
産業上の利用可能性
[0057] 以上から明らかなように、本発明によれば、所望のパターンを有するタイミング信号 を低ジッタで生成することができる。

Claims

請求の範囲
[1] 与えられる基準クロックに基づ 、てタイミング信号を生成するタイミング発生器であ つて、
前記基準クロックのそれぞれのパルスを、それぞれの前記ノ ルス毎に与えられる遅 延量で遅延させて出力する遅延回路部と、
前記遅延回路部が出力するパルスのうち、前記タイミング信号として出力するべき パルスのみを通過させて出力するパルス選択出力部と
を備えるタイミング発生器。
[2] 前記遅延回路部が出力するパルスに応じて、前記遅延回路部における遅延量を 制御するための遅延設定データを取り込み、取り込んだ前記遅延設定データに基づ いて、前記遅延回路部における遅延量を制御する遅延量制御部を更に備える 請求項 1に記載のタイミング発生器。
[3] 前記遅延回路部は、縦続接続された複数の遅延素子を有し、
前記遅延量制御部は、前記複数の遅延素子に対応して設けられた、複数の遅延 設定フリップフロップを有し、
それぞれの前記遅延設定フリップフロップは、対応する前記遅延素子が出力する パルスに応じて前記遅延設定データを取り込み、取り込んだ前記遅延設定データに 基づいて、対応する前記遅延素子の遅延量を制御する
請求項 2に記載のタイミング発生器。
[4] 最終段の前記遅延素子が出力するパルスに応じて、当該パルスを通過させる力否 かを示すパルス選択信号を、前記パルス選択出力部に供給するパルス選択フリップ フロップを更に備える
請求項 3に記載のタイミング発生器。
[5] 前記遅延回路部に与えられる基準クロックのパルスに同期して、前記パルス選択出 力部において当該パルスを通過させる場合に論理値 Hを示し、当該パルスを通過さ せない場合に論理値 Lを示すパルス選択信号を受け取り、前記パルス選択信号を前 記パルス選択出力部に供給するパルス選択制御部を更に備え、
前記パルス選択制御部は、 前記複数の遅延素子に対応して縦続接続されて設けられ、対応する前記遅延素 子が出力するパルスに応じて、前記パルス選択信号を順次取り込み出力する複数の パルス選択フリップフロップを有し、
それぞれの前記遅延設定フリップフロップは、対応する前記パルス選択フリップフロ ップが論理値 Lを出力して 、る間、前記遅延設定データを新たに取り込まな!/、 請求項 3に記載のタイミング発生器。
[6] 前記基準クロックの全てのパルスを前記遅延回路部に入力する力、又は前記タイミ ング信号として出力するべきパルスのみを前記遅延回路部に入力するかを制御する 温度補償選択部を更に備える
請求項 5に記載のタイミング発生器。
[7] 前記温度補償選択部は、前記タイミング信号として出力するべきパルスのみを前記 遅延回路部に入力する場合に、前記パルス選択制御部に前記パルス選択信号とし て、論理値 Hに固定された信号を供給する
請求項 6に記載のタイミング発生器。
[8] 電子デバイスを試験する試験装置であって、
前記電子デバイスに供給するべき試験パターンを生成するパターン発生部と、 前記試験パターンを前記電子デバイスに供給するタイミングを制御するタイミング信 号を、与えられる基準クロックに基づ 、て生成するタイミング発生部と、
前記タイミング信号に応じて前記試験パターンを前記電子デバイスに供給する波 形成形部と、
前記電子デバイスが出力する出力信号に基づいて、前記電子デバイスの良否を判 定する判定部と
を備え、
前記タイミング発生部は、
前記基準クロックのそれぞれのパルスを、それぞれの前記ノ ルス毎に与えられる遅 延量で遅延させて出力する遅延回路部と、
前記遅延回路部が出力するパルスのうち、前記タイミング信号として出力するべき パルスのみを通過させて出力するパルス選択出力部と を有する 試験装置。
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