CN102144166A

CN102144166A - 波形发生器和使用该波形发生器的测试装置

Info

Publication number: CN102144166A
Application number: CN2008801309994A
Authority: CN
Inventors: 鹫津信荣; 舘野浩彰
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2008-09-04
Filing date: 2008-09-04
Publication date: 2011-08-03
Also published as: WO2010026616A1; JPWO2010026616A1; US7973584B2; US20100194460A1

Abstract

定时设定数据(T₁～T_n)包含表示正沿的定时的置位定时信号(S)和表示负沿的定时的复位定时信号(R)的任意组合。分类部(30)根据n个定时设定数据(T₁～T_n)各自表示的定时的顺序对它们进行分类。开放处理部(33)参照分类出的定时设定数据(TS₁～TS_n)，检测置位定时信号(S)的连续或者复位定时信号(R)的连续，使连续的置位定时信号(S)的一方、连续的复位定时信号(R)的一方无效。边沿分配部(34)从m个置位/复位用可变延迟电路中直至当前的使用次数最低者开始依次分别分配未被无效而余留的置位/复位定时信号(S/R)。

Description

波形发生器和使用该波形发生器的测试装置

技术领域

本发明涉及一种产生任意波形的波形发生器。

背景技术

测试半导体器件(以下称为被测试器件(Device Under Test：DUT))的测试装置具有产生提供给DUT的任意波形信号的功能(参见专利文献1～4)。

在专利文献2的图6中，公开了一种波形发生器，其具有产生置位脉冲的置位脉冲生成部；产生复位脉冲的复位脉冲生成部；由置位脉冲进行置位、由复位脉冲进行复位的触发器。在该技术中，对置位脉冲生成部和复位脉冲生成部分别设置使频率与基准时钟相同的脉冲信号延迟的多个即L个(L为2以上的整数)可变延迟装置。在多个可变延迟装置中设有不同的延迟量。置位脉冲生成部的多个可变延迟装置的输出被多路化而输入到触发器的置位端子，复位脉冲生成部的多个可变延迟装置的输出被多路化而输入到触发器的复位端子。通过控制各可变延迟装置的延迟量，能够从触发器输出最大具有基准时钟的L倍频率的任意波形信号。

专利文献1：日本特开平10-232271号公报

专利文献2：日本特开平11-304888号公报

专利文献3：日本特开2000-39469号公报

专利文献4：日本特开2006-112873号公报

发明内容

在专利文献2的图6的技术中，各可变延迟装置使频率与基准时钟相同的脉冲信号延迟。因此，无法在1个基准时钟的周期内对同一可变延迟装置设定2次延迟量。

在本说明书中，将该条件称为“接近限制”。在现有的结构中，若违反接近限制则必须无视在同一可变延迟电路中第2次设定的延迟，因此出现无法生成想要的波形，并且信号的比特率(bit rate)低于基准时钟的L倍的问题。

本发明是鉴于这种状况而完成的，其目的之一在于提供一种可防止违反接近限制的产生的波形发生器。

本发明的一个方案涉及波形发生器。一种波形发生器，包括：m个置位用可变延迟电路，各自对基准脉冲信号提供与置位定时信号相应的可变延迟，其中m为2以上的整数；m个复位用可变延迟电路，对基准脉冲信号施加与复位定时信号相应的可变延迟；触发器，通过被多路化了的上述m个置位用可变延迟电路的输出信号而被置位，通过被多路化了的上述m个复位用可变延迟电路的输出信号而被复位；以及波形整形器，按预定周期将定时设定数据以n个为一组进行接受，分配给上述m个置位用可变延迟电路和上述m个复位用可变延迟电路，其中，上述定时设定数据包含表示要生成的输出信号的正沿的定时置位定时信号和表示负沿的定时的复位定时信号的任意组合，并且n为2以上的整数。上述整形器包括：分类部，根据上述n个定时设定数据分别表示的定时的顺序分类该n个定时设定数据；开放处理部，参照分类出的n个上述定时设定数据，检测置位定时信号的连续或复位定时信号的连续，使连续的置位定时信号的一方无效，使、连续的复位定时信号的一方无效；以及边沿分配部，从上述m个置位用可变延迟电路中直至当前的使用次数最低者开始依次分配未被无效而余留的置位定时信号，将从上述m个复位用可变延迟电路中直至当前的使用次数最低者开始依次分配未被无效而余留的复位定时信号。

根据该方案，通过使连续的相同边沿无效，从而确保可变延迟电路的资源，进而，通过将置位定时信号、复位定时信号从使用次数低的可变延迟电路开始分配，从而能够防止违反接近限制的产生。

边沿分配部可以将未被无效而余留的置位定时信号从第1置位用可变延迟电路至第m置位用可变延迟电路依次循环分配，将未被无效而余留的复位定时信号从第1复位用可变延迟电路至第m复位用可变延迟电路依次循环分配。

通过循环使用多个可变延迟电路，来使各延迟电路的使用次数均等地各增加1个，因此能够始终对使用次数最小的延迟电路分配置位(/复位)定时信号。

本发明的其他方案为一种测试装置。该测试装置具有上述波形发生器。

另外，以上结构要素的任意组合、本发明的结构要素、表现在方法、装置、系统等之间相互置换而得到的方式作为本发明的方式也是有效的。

根据本发明的方式，能够防止违反接近限制的产生。

附图说明

图1是表示实施方式的测试装置的结构的框图。

图2是表示由延迟电路进行的数据转换的情况的图。

图3是表示图1的波形整形器的结构的框图。

图4是表示图3的波形整形器的具体结构例的电路图。

图5是表示图4的译码器的结构例的电路图。

图6是图1的波形整形器的状态转变图。

图7是表示图1的波形发生器的工作的时序图。

图8是使用了现有结构的波形发生器的时序图。

标号说明

1…图形(pattern)生成器、2…定时发生器、3…波形整形器、5…驱动器、10…波形发生器、20…置位脉冲产生部、22…复位脉冲产生部、24…延迟电路、FF…触发器、100…测试装置、VDS…置位用可变延迟电路、VDR…复位用可变延迟电路、OR1…OR门极、OR2…OR门极、120…DUT、30…分类部、32…边沿控制器、33…开放处理部、34…边沿分配部、36…第1计数器、38…第2计数器。

具体实施方式

以下，参照附图并基于优选实施方式对本发明进行说明。对各图所示的相同或等效的结构要素、部件、处理标以相同的标号，适当省略重复的说明。另外，实施方式并不用于限定发明而仅是例示，记载于实施方式中的所有特征及其组合并不一定是本发明的本质。

在本说明书中，“部件A与部件B连接的状态”是指除了包含部件A与部件B直接物理连接的情况之外，还包含部件A与部件B通过不会对电连接状态带来影响的其他部件而间接连接的情况。同样地，“部件C设置在部件A与部件B之间的状态”是指除了包含部件A与部件C、或者部件B与部件C直接连接的情况之外，还包含通过不会对电连接状态带来影响的其他部件而间接连接的情况。

图1是表示实施方式的测试装置100的结构的框图。测试装置100具有图形生成器1、定时发生器2、波形发生器10以及驱动器5。图形生成器1产生应该提供给DUT120的数据串(测试图形TP)。

定时发生器2基于测试图形TP，按预定周期(以下称为速率(rate)周期T_RATE)生成设定应该提供给DUT120的输出信号Sout的正沿和负沿的定时的k个(k为自然数)定时设定数据TP₁～TP_k。

测试装置100内部的数字电路与基准时钟REFCLK同步工作。将基准时钟REFCLK的频率的倒数称为基准周期T_REF。基准周期T_REF既可以与速率周期T_RATE相同，也可以是速率周期T_RATE的整数倍或非整数倍(分数倍)。

定时设定数据TP₁～TP_k可分别取以下3个中的任一值。

1.表示波形发生器10应该产生的输出信号Sout的正沿的定时的置位定时(set timing)信号S

2.表示负沿的定时的复位定时信号R

3.不指定正沿、负沿中任一者的定时的空数据E

例如，定时设定数据TP₁～TP_k可以各自包含其数据为正沿时所断言(＝1)的置位标志SET、其数据为负沿时所断言的复位标志RST、以及表示边沿的定时的时钟数据CD。这种情况表示：当SET＝1、RST＝0时，定时设定数据为置位定时信号S，当SET＝0、RST＝1时，定时设定数据为复位定时信号R，当SET＝0、RST＝0时，定时设定数据为空数据E。定时设定数据的数据格式不限于此，也可采用其他格式，这对于本领域技术人员而言能够理解。

定时设定数据TP的时钟数据CD可取0ns至速率周期T_RATE之间的任意值。在速率周期T_RATE为4ns时，时钟数据CD被设定在0～4ns的范围，在速率周期T_RATE为6ns时，时钟数据CD被设定在0～6ns的范围。

测试装置100在两个阶段对输出信号Sout的边沿的定时进行调节。即，在前级施加以基准周期T_REF(4ns)为单位的数字延迟，在后级基于从延迟电路24输出的定时设定数据T₁～T_n，模拟地施加小于基准周期T_REF的微小延迟(0～4ns)。

延迟电路24为了施加前级的数字的粗略延迟而设置。即，延迟电路24根据需要使定时设定数据TP₁～TP_k以基准周期T_REF为单位发生延迟。通过延迟电路24，使要提供给DUT120的输出信号Sout的定时以基准周期T_REF单位进行移位。延迟电路24可由移位寄存器或计数器等数字电路构成。

延迟电路24将按速率周期T_RATE以k个为一组输入的定时设定数据TP转换为按基准周期T_REF的以n个为一组的定时设定数据T₁～T_n，输出到后级的整形器3。

在基准周期T_REF不同时，使相对定时发生器2位于前级的电路块(block)与比波形整形器3位于后级的电路块之间同步。波形发生器10按每个基准周期T_REF接收n个定时设定数据T₁～T_n。定时设定数据T₁～T_n所包含的时钟数据被转换为0ns～基准周期T_REF之间的值。

图2是表示由延迟电路24进行的数据转换的情况的图。图2示出基准周期T_REF＝4ns、速率周期T_RATE＝6ns时的工作。当基准周期T_REF与速率周期T_RATE一致时，不需要特别级的处理。

返回到图1。波形发生器10基于定时设定数据T₁～T_n所包含的置位定时信号S和复位定时信号R来生成输出信号Sout。输出信号Sout通过驱动器5而提供给DUT120。

以上是测试装置100的整体结构。接着说明实施方式的波形发生器10的结构。

波形发生器10具有波形整形器(Format Controller，格式控制器)3、置位脉冲产生部20、复位脉冲产生部22以及触发器FF。

置位脉冲产生部20包括m(m为自然数)个置位用可变延迟电路VDS₁～VDS_m和OR门极OR1。置位用可变延迟电路VDS₁～VDS_m分别对与基准时钟REFCLK同步的基准脉冲信号PS1～PSm施加与相对应的置位定时信号S1～Sm相应的可变延迟。从m个置位用可变延迟电路VDS₁～VDS_m输出的置位脉冲信号SP1～SPm被OR门极OR1多路化，多路化置位脉冲信号SP提供给后级的触发器FF的置位端子。

同样地，复位脉冲产生部22包括m个复位用可变延迟电路VDR₁～VDR_m和OR门极OR2。复位用可变延迟电路VDR₁～VDR_m分别对频率与基准时钟REFCLK相同的基准脉冲信号PR1～PRm施加与相对应的复位定时信号R1～Rm相应的可变延迟。从m个复位用可变延迟电路VDR₁～VDR_m输出的复位脉冲信号RP1～RPm被OR门极OR2多路化，提供给后级的触发器FF的复位端子。

触发器FF按多路化置位脉冲信号SP的定时被置位，按多路化复位脉冲信号RP的定时被复位。

波形整形器3按基准周期T_REF将定时设定数据T₁～T_n作为n个置位而接收。如上所述，定时设定数据T₁～T_n包含表示要生成的输出信号Sout的正沿的定时的置位定时信号S与表示负沿的定时的复位定时信号R的任意组合。波形整形器3将置位定时信号S分别分配给m个置位用可变延迟电路VDS₁～VDS_m中的任一个。同样地，波形整形器3将复位定时信号R分别分配给m个复位用可变延迟电路VDR₁～VDR_m中的任一个。

图3是表示波形整形器3的结构的框图。

波形整形器3包括分类部30和边沿控制器32。

分类部30按照n个定时设定数据T₁～T_n各自的时钟数据CD表示的定时的顺序而对它们进行分类。

边沿控制器32包括开放处理部33和边沿分配部34。

开放处理部33参照分类出的n个定时设定数据TS₁～TS_n，检测置位定时信号S的连续，使连续的置位定时信号S的一方(在本实施方式中为时间上靠后的一方)无效。同样地，开放处理部33检测复位定时信号R的连续，使连续的复位定时信号R的一方无效。正沿的连续、负沿的连续不会对波形的状态带来变化，所以，通过使一方无效，能够防止硬件资源被浪费使用，具体而言能够防止置位用可变延迟电路VDS和复位用可变延迟电路VDR被浪费使用。

边沿分配部34将未被无效而余留的置位定时信号S从m个置位用可变延迟电路VDS₁～VDS_m中直至当前的使用次数最低者开始依次进行分配。同样地，边沿分配部34将未被无效而余留的复位定时信号R从m个复位用可变延迟电路VDR₁～VDR_m中直至当前的使用次数最低者开始依次进行分配。

边沿分配部34也可以将未被无效而残留的置位定时信号S按照从第1置位用可变延迟电路VDS₁到第m置位用可变延迟电路VDS_m的顺序循环分配。同样地，边沿分配部34也可以将未被无效而残留的复位定时信号R按照从第1复位用可变延迟电路VDR₁到第m复位用可变延迟电路VDR_m的顺序循环分配。或者可以取代循环分配，而基于其他规则，从使用次数最低者开始依次分配。

输入到边沿分配部34的定时设定数据TS₁～TS_n在时间上被分类，并且除去置位-置位的连续、复位-复位的连续，因此置位定时信号S与复位定时信号R交替地排列。

图4是表示图3的波形整形器3的具体结构例的电路图。在图4中，以m＝4、n＝8为例进行说明。

分类部30将定时设定数据T₁～T₈基于各自的时钟数据CD进行分类。将分类后的定时设定数据按照定时从早到晚的顺序标记为TS₁、TS₂、…TS₈。

当分类后的第i定时设定数据TS_i为置位定时信号S时，分类部30仅断言置位标志SET_i，当为复位定时信号R时，仅断言复位标志RST_i，当为空数据E时，对这两者求反(＝0)。

开放处理部33包括按各定时设定数据TS₁～TS₈设置的处理单元U₁～U₈。第i(1≤i≤8)处理单元U_i从分类部30接收当前置位标志SET_CUR_i、当前复位标志RST_CUR_i。

进而，第i(i≠1)处理单元U_i从第(i-1)个处理单元U_i-1接收旧置位标志SET_PRE_i-1和旧复位标志RST_PRE_i-1。第1处理单元U₁从前一个周期的第n＝8的处理单元U₈接收旧置位标志SET_PRE₈和旧复位标志RST_PRE₈。对应的旧置位标志SET_PRE_i和旧复位标志RST_PRE_i互补地被断言，因此也能够合并为1比特(bit)的信号。

输入到第i处理单元U_i的旧置位标志SET_PRE_i-1在第i个之前的最近有效边沿为正沿时被断言。同样地，旧复位标志SET_PRE_i-1在第i个之前的最近有效边沿为负沿边沿时被断言。

第i处理单元U_i执行以下处理。i＝1时，则i-1＝8。

(1)SET_CUR_i＝1、RST_CUR_i＝0、SET_PRE_i-1＝1、RST_PRE_i-1＝0

该状态表示置位-置位连续的序列。处理单元U_i为了使对应的定时设定数据TS_i(置位定时信号S)无效，对输出置位标志SET_O_i求反。另外，对输出复位标志RST_O_i求反。

进而，处理单元U_i断言对于第(i+1)处理单元U_i+1的旧置位标志SET_PRE_i，对旧复位标志RST_PRE_i求反。

(2)SET_CUR_i＝1、RST_CUR_i＝0、SET_PRE_i-1＝0、RST_PRE_i-1＝1

该状态表示复位-置位连续的序列。处理单元U_i为了使对应的定时设定数据TS_i(置位定时信号S)有效，断言输出置位标志SET_O_i。另外，对输出复位标志RST_O_i求反。

进而，处理单元U_i断言针对第(i+1)处理单元U_i+1的旧置位标志SET_PRE_i，对旧复位标志RST_PRE_i求反。

(3)SET_CUR_i＝0、RST_CUR_i＝1、SET_PRE_i-1＝1、RST_PRE_i-1＝0

该状态表示置位-复位连续的序列。处理单元U_i为了使对应的定时设定数据TS_i(复位定时信号R)有效，断言输出复位标志RST_O_i。另外，对输出置位标志SET_O_i求反。

进而，处理单元U_i断言针对第(i+1)的处理单元U_i+1的旧复位标志RST_PRE_i，对旧置位标志SET_PRE_i求反。

(4)SET_CUR_i＝0、RST_CUR_i＝1、SET_PRE_i-1＝0、RST_PRE_i-1＝1

该状态表示复位-复位连续的序列。处理单元U_i为了使对应的定时设定数据TS_i(复位定时信号R)无效，对输出复位标志RST_O_i求反。另外，对输出置位标志SET_O_i求反。

进而，处理单元U_i断言对于第(i+1)处理单元U_i+1的旧复位标志RST_PRE_i，对旧置位标志SET_PRE_i求反。

(5)SET_CUR_i＝0、RST_CUR_i＝0、SET_PRE_i-1＝1、RST_PRE_i-1＝0

该状态表示置位-空数据连续的序列。处理单元U_i对输出复位标志RST_O_i、输出置位标志SET_O_i这双方均求反。

(6)SET_CUR_i＝0、RST_CUR_i＝0、SET_PRE_i-1＝0、RST_PRE_i-1＝1

该状态表示复位-空数据连续的序列。处理单元U_i对输出复位标志RST_O_i、输出置位标志SET_O_i这两方均求反。

进而，处理单元U_i断言对于第(i+1)的处理单元U_i+1的旧复位标志RST_PRE_i，对旧置位标志SET_PRE_i求反。

根据该结构的开放处理部33，能够检测置位定时信号S的连续或者复位定时信号R的连续，并且能够使连续的置位定时信号的一方、连续的复位定时信号的一方无效。

边沿分配部34包括OR门极OR_s1～OR_s4、OR_R1～OR_R4、第1计数器36、第2计数器38、译码器DEC_s1～DEC_s4、DEC_R1～DEC_R4。

第i(1≤i≤4)OR门极OR_si输出来自第(2×i-1)处理单元∪_2×i-1的输出置位标志SET_O_2×i-1与来自第(2×i)处理单元U_2×i的输出置位标志SET_O_2×i的逻辑和。另外，第i(1≤i≤4)OR门极OR_Ri输出来自第i处理单元U_i的输出复位标志RST_O_i与来自第i+1处理单元U_i+1的输出复位标志RST_O_i+1的逻辑和。

第1计数器36是为了管理将置位定时信号S分配给第几置位用可变延迟电路VDS而被设置。同样地，第2计数器38是为了管理将复位定时信号R分配给第几复位用可变延迟电路VDR而被设置。

第1计数器36包括与4个OR门极OR_s1～OR_s4相对应的加法器ADD_s1～ADD_s4。

第i(2≤i≤4)加法器ADD_si将前周期的第i-1加法器ADD_si-1的计数值CNT_si与当前周期对应的OR门极OR_si的输出信号TQ_si相加。第1加法器ADD_s1将前周期的第4加法器ADD_s4的计数值CNT[1:0]与当前周期的对应OR门极OR_s1的输出信号TQ_s1相加。

第2计数器38包括与4个OR门极OR_R1～OR_R4对应的加法器ADD_R1～ADD_R4。加法器ADD_R1～ADD_R4的工作与第1计数器36的加法器ADD_s1～ADD_s4相同。

译码器DEC_s1～DEC_s4分别接收对应的OR门极OR_s1～OR_s4的输出信号TQ与对应的加法器ADD_s1～ADD_s4的计数值CNT。第i译码器DEC_si在对应的OR门极OR_si的输出值TQ为1时，对与加法器ADD_si的计数值CNT相应的置位用可变延迟电路VDS分配置位定时信号S。

译码器DEC_R1～DEC_R4与译码器DEC_s1～DEC_s4相同。即，第i译码器DEC_Ri在对应的OR门极OR_Ri的值为1时，对与加法器ADD_Ri的计数值相应的置位用可变延迟电路VDR分配复位定时信号S。

图5是表示图4的译码器的结构例的电路图。译码器DEC_s包括m个(m＝4)选择器SEL₁～SEL_m。分别对选择器SEL₁～SEL_m输入{TQ，CNT[1:0]}作为控制信号。TQ为1比特，CNT[1:0]为2比特，因此控制信号为3比特。

第j(1≤j≤4)选择器SEL_j选择与控制信号{TQ，CNT[1:0]}相应的输入数据，作为数据S_j输出。

从译码器DEC_Si输出的4比特的输出S1～S4表示对应的定时设定数据TS_2×i _-1、TS_2×i中任一个所包含的置位定时信号S的分配目的地。

当TQ＝0时，则S1＝S2＝S3＝S4＝0。也就是说，置位定时信号S不会分配给置位用可变延迟电路VDS的任何一个。

当TQ＝1时，S1～S4中与4比特的CNT[1:0]相应的任一个被断言。当第j输出Sj被断言时，置位定时信号S被分配给第j置位用可变延迟电路VDS_j。

译码器DEC_R也与译码器DEC_s同样地构成。译码器DEC_Ri输出表示对应的定时设定数据TS_2×i-1、TS_2×i中任一个所包含的复位定时信号R的分配目的地的4比特的输出R1～R4。第j输出R_j被断言时，复位定时信号R被分配给第j复位用可变延迟电路VDR_j。

以上为测试装置100的结构。接着说明其工作。图6是波形整形器3的状态转变图。左栏的“输入”表示分类出的定时设定数据TS₁～TS₈的值与刚刚过去的分配目的地(计数值CNT)。定时设定数据TS的置位定时信号以“S”表示，复位定时信号以“R”表示，空数据E以“-”表示。计数值CNT为“S1”的状态表示最后分配定时设定数据TS的目的地为置位用可变延迟电路VDS₁。图6仅示出将计数值CNT为“S1”状态作为开始点的状态转变。

右栏的“分配目的地”表示定时设定数据TS₁～TS₈被分配的置位用可变延迟电路VDS或者复位用可变延迟电路VDR。“*”表示利用开放处理部33被无效的边沿。

实施方式的波形发生器10的优点将通过以下说明而明确。图7是表示图1的波形发生器10的工作的时序图。图8是使用了现有结构的波形发生器的时序图。

首先参照图8。在使用了现有结构的情况下，在同一基准周期T_REF内，置位定时信号S依次被分配给S1、S2、S3、S4，复位定时信号R依次被分配给R1、R2、R3、R4。当移到下一基准周期T_REF时，再次从第1S1、R1依次分配。另外，在不进行取消(无效化)连续的相同边沿的处理时，导致不会对波形带来影响的边沿(图中以虚线示出)占有资源(可变延迟电路)，是不经济的。

其结果，如图8所示，使用相同资源的时间间隔比基准周期T_REF短，会导致违反接近限制。例如资源S1在第2周期和第3周期导致违反接近限制，资源R1在第1周期和第2周期导致违反接近限制。在图8中，对引起违反接近限制的边沿标以“’”。在发生违反接近限制时，由于无法生成原本要在后面的周期中生成的边沿，所以无法产生想要的波形。

接着参照图7。在实施方式的波形整形器3中，由于取消连续的相同边沿，因此不会占有无用的资源。被取消的边沿以“*”表示。进而，容许跨过周期而将置位定时信号S依次分配给资源S1、S2、S3、S4、S1、S2、…，将复位定时信号R依次分配给资源R1、R2、R3、R4、R1、R2、…。例如，具体而言，第2周期的起始的复位定时信号R并不是分配给资源R1，而是分配给资源R4。

参照图7可知，对于所有的资源，其各自的使用间隔比基准周期T_REF长。也就是说，根据实施方式的波形整形器3，通过防止违反接近限制的产生，从而能够抑制比特率的下降，输出原本要生成的波形。

基于实施方式说明了本发明，但实施方式只不过示出了本发明的原理和应用，在不脱离权利要求书所规定的本发明的构思的范围内，可对实施方式进行许多变形和配置的变更。

产业上的可利用性

本发明的方案能够用于半导体的测试技术。

Claims

1.一种波形发生器，其特征在于，具有：

m个置位用可变延迟电路，分别对基准脉冲信号施加与置位定时信号相应的可变延迟，其中m为2以上的整数；

m个复位用可变延迟电路，分别对基准脉冲信号施加与复位定时信号相应的可变延迟；

触发器，通过被多路化的所述m个置位用可变延迟电路的输出信号而被置位，并且通过被多路化的所述m个复位用可变延迟电路的输出信号而被复位；以及

波形整形器，按预定周期将定时设定数据以n个为一组进行接受，并分配给所述m个置位用可变延迟电路和所述m个复位用可变延迟电路，其中，所述定时设定数据包含表示要生成的输出信号的正沿的定时的置位定时信号和表示负沿的定时的复位定时信号的任意组合，并且n为2以上的整数，

所述波形整形器包括：

分类部，根据所述n个定时设定数据分别表示的定时的顺序分类该n个定时设定数据；

开放处理部，参照分类出的n个所述定时设定数据，检测置位定时信号的连续或复位定时信号的连续，使连续的置位定时信号的一方、连续的复位定时信号的一方无效；以及

边沿分配部，将未被无效而余留的置位定时信号从所述m个置位用可变延迟电路中直至当前的使用次数最低者开始依次进行分配，将未被无效而余留的复位定时信号从所述m个复位用可变延迟电路中直至当前的使用次数最低者开始依次进行分配。

2.根据权利要求1所述的波形发生器，其特征在于，

所述边沿分配部将未被无效而余留的置位定时信号从第1置位用可变延迟电路至第m置位用可变延迟电路依次循环分配，将未被无效而余留的复位定时信号从第1复位用可变延迟电路至第m复位用可变延迟电路依次循环分配。

3.根据权利要求1或2所述的波形发生器，其特征在于，

所述边沿分配部包括第1计数器和第2计数器，其中所述第1计数器用于管理将置位定时信号分配给哪一个所述置位用可变延迟电路，所述第2计数器用于管理将复位定时信号分配给哪一个所述复位用可变延迟电路。

4.一种测试装置，其特征在于，具有权利要求1至3中任一项所述的波形发生器。