JP2813188B2 - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
- Publication number
- JP2813188B2 JP2813188B2 JP1017859A JP1785989A JP2813188B2 JP 2813188 B2 JP2813188 B2 JP 2813188B2 JP 1017859 A JP1017859 A JP 1017859A JP 1785989 A JP1785989 A JP 1785989A JP 2813188 B2 JP2813188 B2 JP 2813188B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pin electronics
- reference signal
- signal
- variable delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばメモリのようなICを試験するIC試験
装置に関する。
装置に関する。
「従来の技術」 第３図に従来のIC試験装置を示す。図中10は被試験IC
を示す。被試験IC10の各端子にはピンエレクトロニクス
カード20A,20B,20C……がそれぞれに１枚ずつ接続され
る。従って、ピンエレクトロニクスカード20A,20B,20C
……は少なくとも被試験ICの端子の数だけ用意される。
を示す。被試験IC10の各端子にはピンエレクトロニクス
カード20A,20B,20C……がそれぞれに１枚ずつ接続され
る。従って、ピンエレクトロニクスカード20A,20B,20C
……は少なくとも被試験ICの端子の数だけ用意される。
各ピンエレクトロニクスカード20A,20B,20C……には
被試験IC10の各端子に駆動信号を与える駆動回路21と、
被試験IC10の各端子に出力される応答出力信号が正規の
論理レベルを持っているか否かを判定して取り込む比較
器22とが実装される。なお、23は被試験IC10の擬似的な
負荷および終端抵抗として働く抵抗器、24は校正モード
と試験モードとに切替るモード切替スイッチを示す。
被試験IC10の各端子に駆動信号を与える駆動回路21と、
被試験IC10の各端子に出力される応答出力信号が正規の
論理レベルを持っているか否かを判定して取り込む比較
器22とが実装される。なお、23は被試験IC10の擬似的な
負荷および終端抵抗として働く抵抗器、24は校正モード
と試験モードとに切替るモード切替スイッチを示す。
試験モードにおいてはモード切替スイッチ24をオフに
制御し、この状態で試験装置15から駆動回路21に可変遅
延回路31を通じて駆動信号が入力され、また、比較器22
から出力される被試験IC10の応答出力信号は可変遅延回
路32を通じて取り出され、試験装置15に取り込まれて被
試験IC10の良否が判定される。
制御し、この状態で試験装置15から駆動回路21に可変遅
延回路31を通じて駆動信号が入力され、また、比較器22
から出力される被試験IC10の応答出力信号は可変遅延回
路32を通じて取り出され、試験装置15に取り込まれて被
試験IC10の良否が判定される。
被試験モードにおいて被試験IC10の各端子に与える駆
動信号の位相が合致していること、および被試験IC10か
ら出力された応答出力信号が各ピンエレクトロニクスカ
ードごとに異なる遅延量が与えられないことが、この種
のIC試験装置には要求される。
動信号の位相が合致していること、および被試験IC10か
ら出力された応答出力信号が各ピンエレクトロニクスカ
ードごとに異なる遅延量が与えられないことが、この種
のIC試験装置には要求される。
このために、各ピンエレクトロニクスカード20A,20B,
20C……に可変遅延回路31,32が設けられ、これらの可変
遅延回路31,32の遅延量を調整して駆動信号の位相およ
び応答出力信号の位相を各ピンエレクトロニクスカード
ごとに合致させる調整が行われる。
20C……に可変遅延回路31,32が設けられ、これらの可変
遅延回路31,32の遅延量を調整して駆動信号の位相およ
び応答出力信号の位相を各ピンエレクトロニクスカード
ごとに合致させる調整が行われる。
この位相を合致させる調整をタイミング校正、あるい
はスキュー調整と呼び試験の合間を見て定期的に行われ
る。
はスキュー調整と呼び試験の合間を見て定期的に行われ
る。
従来のタイミング校正は以下の如くして行われる。各
ピンエレクトロニクスカード20A,20B,20C……に実装し
たモード切替スイッチ24をオンの状態に制御し、この状
態で分配器40を通じて試験装置15から各ピンエレクトロ
ニクスカード20A,20B,20C……にタイミング校正用基準
信号RSを与える。
ピンエレクトロニクスカード20A,20B,20C……に実装し
たモード切替スイッチ24をオンの状態に制御し、この状
態で分配器40を通じて試験装置15から各ピンエレクトロ
ニクスカード20A,20B,20C……にタイミング校正用基準
信号RSを与える。
タイミング校正用基準信号RSは論理比較器22と可変遅
延回路32を通じて試験装置15に取り出され、各ピンエレ
クトロニクスカード20A,20B,20C……ごとに、その取り
出した校正用信号の位相を各ピンエレクトロニクスカー
ド20A,20B,20C……のごとに全て同一位相となるように
可変遅延回路32を調整する。この調整によって各ピンエ
レクトロニクスカード20A,20B,20C……の各論理比較器2
2の系のタイミングが校正される。なお、可変遅延回路3
1,32の調整は試験装置15から出力される位相計測結果が
デイジタル信号で出力され、そのデイジタル信号が可変
遅延回路31,32に設定されて、自動的に調整される。
延回路32を通じて試験装置15に取り出され、各ピンエレ
クトロニクスカード20A,20B,20C……ごとに、その取り
出した校正用信号の位相を各ピンエレクトロニクスカー
ド20A,20B,20C……のごとに全て同一位相となるように
可変遅延回路32を調整する。この調整によって各ピンエ
レクトロニクスカード20A,20B,20C……の各論理比較器2
2の系のタイミングが校正される。なお、可変遅延回路3
1,32の調整は試験装置15から出力される位相計測結果が
デイジタル信号で出力され、そのデイジタル信号が可変
遅延回路31,32に設定されて、自動的に調整される。
次に、駆動回路21に駆動信号を与え、この駆動信号を
論理比較器22と可変遅延回路32を通じて取り出し、その
位相が全て合致するように可変遅延回路31を調整し、駆
動回路系のタイミングを校正する。
論理比較器22と可変遅延回路32を通じて取り出し、その
位相が全て合致するように可変遅延回路31を調整し、駆
動回路系のタイミングを校正する。
「発明が解決しようとする課題」 基準信号分配器40には各ピンエレクトロニクスカード
20A,20B,20C……に校正用基準信号RSを分配するための
各分配路にバッファ41A,41B,41C……が配置される。
20A,20B,20C……に校正用基準信号RSを分配するための
各分配路にバッファ41A,41B,41C……が配置される。
バッファ41A,41B,41C……および基準信号分配器40と
ピンエレクトロニクスカード20A,20B,20C……とを接続
する配線部分に遅延時間の差があると、この遅延時間の
差は校正したはずの論理比較器22の信号路に遅延誤差を
与える。
ピンエレクトロニクスカード20A,20B,20C……とを接続
する配線部分に遅延時間の差があると、この遅延時間の
差は校正したはずの論理比較器22の信号路に遅延誤差を
与える。
つまり、従来の校正方法によれば論理比較器22に与え
られる基準信号に位相差があっても、その位相差は可変
遅延回路32で修正され結局基準信号分配器40の入力と可
変遅延回路32の出力との間の遅延量の和が全てのピンエ
レクトロニクスカードごとに一定となるように校正され
る。
られる基準信号に位相差があっても、その位相差は可変
遅延回路32で修正され結局基準信号分配器40の入力と可
変遅延回路32の出力との間の遅延量の和が全てのピンエ
レクトロニクスカードごとに一定となるように校正され
る。
このようにして校正された可変遅延回路32の遅延量に
は基準信号分配器40の各分配路の遅延誤差を含むものと
なる。
は基準信号分配器40の各分配路の遅延誤差を含むものと
なる。
この発明の第１の目的は基準信号の供給路、つまり、
基準信号分配器40の各分配路の遅延誤差を校正し、正し
いタイミング校正を行うことができるIC試験装置を提供
するにある。
基準信号分配器40の各分配路の遅延誤差を校正し、正し
いタイミング校正を行うことができるIC試験装置を提供
するにある。
この発明の第２の目的は駆動回路系のタイミング校正
を精度よく行うことができるIC試験装置を提供するにあ
る。
を精度よく行うことができるIC試験装置を提供するにあ
る。
この発明の第３の目的は基準信号供給路または駆動回
路系のタイミング校正を簡単に行うことができるIC試験
装置を提供するにある。
路系のタイミング校正を簡単に行うことができるIC試験
装置を提供するにある。
「課題を解決するための手段」 この出願の第１発明では基準信号分配器の各分配路に
可変遅延回路を設けると共に、各ピンエレクトロニクス
カードの入力側から校正用の基準信号を取り出す切替ス
イッチを設け、この切替スイッチによって取り出した基
準信号を基準信号分配器の入力側に帰還させ、この帰還
によって閉ループ発振回路を構成し、閉ループ発振回路
の発振周波数が各ピンエレクトロニクスカードごとに一
定となるように各分配路に設けた可変遅延回路の遅延量
を調整するように構成したものである。
可変遅延回路を設けると共に、各ピンエレクトロニクス
カードの入力側から校正用の基準信号を取り出す切替ス
イッチを設け、この切替スイッチによって取り出した基
準信号を基準信号分配器の入力側に帰還させ、この帰還
によって閉ループ発振回路を構成し、閉ループ発振回路
の発振周波数が各ピンエレクトロニクスカードごとに一
定となるように各分配路に設けた可変遅延回路の遅延量
を調整するように構成したものである。
この第１発明の構成によれば基準信号の供給路の遅延
量が一定値となるように校正されるから、各ピンエレク
トロニクスには位相差のない基準信号の与えることがで
きる。
量が一定値となるように校正されるから、各ピンエレク
トロニクスには位相差のない基準信号の与えることがで
きる。
この結果、基準信号の供給路の遅延量を校正した後
に、論理比較器の系路の遅延量を調整することによって
論理比較器の系路の遅延量を正しく校正することができ
る。また、論理比較器の遅延量を正しく校正できること
からこれを使って校正する駆動回路も正しく校正するこ
とができる。
に、論理比較器の系路の遅延量を調整することによって
論理比較器の系路の遅延量を正しく校正することができ
る。また、論理比較器の遅延量を正しく校正できること
からこれを使って校正する駆動回路も正しく校正するこ
とができる。
よって、この第１発明によれば被試験ICに与える駆動
信号の位相誤差が少なく、更に被試験ICから出力された
応答出力信号にタイミング誤差を与えることなく試験装
置に取り込むことができるIC試験装置を提供することが
できる。
信号の位相誤差が少なく、更に被試験ICから出力された
応答出力信号にタイミング誤差を与えることなく試験装
置に取り込むことができるIC試験装置を提供することが
できる。
また、この発明のIC試験装置によれば各分配路ごとに
帰還発振回路を構成し、この帰還発振回路の発振周波数
が一定となるように各分配路に設けた可変遅延回路の遅
延量を調整し、各分配路の遅延量が一定値となるように
調整する構造としたから短時間に精度よく校正を行うこ
とができる。
帰還発振回路を構成し、この帰還発振回路の発振周波数
が一定となるように各分配路に設けた可変遅延回路の遅
延量を調整し、各分配路の遅延量が一定値となるように
調整する構造としたから短時間に精度よく校正を行うこ
とができる。
この出願の第２発明では駆動回路の出力側に切替スイ
ッチを設け、この切替スイッチによって各ピンエレクト
ロニクスカードの駆動回路から出力される駆動信号を選
択的に取り出し、この選択して取り出した駆動信号を基
準信号発生器に帰還させ、駆動回路系によって閉ループ
発振回路を構成する。
ッチを設け、この切替スイッチによって各ピンエレクト
ロニクスカードの駆動回路から出力される駆動信号を選
択的に取り出し、この選択して取り出した駆動信号を基
準信号発生器に帰還させ、駆動回路系によって閉ループ
発振回路を構成する。
この駆動回路系によって構成した閉じループ発振回路
の発振周期を測定することによって各ピンエレクトロニ
クスカードの駆動回路系の遅延時間を計測することがで
き、規定の遅延時間に調整することができる。
の発振周期を測定することによって各ピンエレクトロニ
クスカードの駆動回路系の遅延時間を計測することがで
き、規定の遅延時間に調整することができる。
よって、この第２発明によれば各ピンエレクトロニク
スカードの駆動回路の遅延量を規定値に修正することが
でき、精度の高いタイミング校正を行うことができる。
スカードの駆動回路の遅延量を規定値に修正することが
でき、精度の高いタイミング校正を行うことができる。
このようにこの出願の第１発明および第２発明によれ
ば閉ループ発振周期によって回路の遅延時間を計測する
から精度よく遅延時間を測定することができる。この結
果、被試験ICに与える駆動信号の位相および被試験ICの
応答信号の位相を精度よく合致させることができ、これ
によって信頼性の高いIC試験装置を提供することができ
る。
ば閉ループ発振周期によって回路の遅延時間を計測する
から精度よく遅延時間を測定することができる。この結
果、被試験ICに与える駆動信号の位相および被試験ICの
応答信号の位相を精度よく合致させることができ、これ
によって信頼性の高いIC試験装置を提供することができ
る。
「実施例」 第１図にこの出願の第１発明の実施例を示す。図中10
は被試験IC、15は試験装置、20A,20B,20C……はピンエ
レクトロニクスカード、31,32は可変遅延回路、40はタ
イミング校正用基準信号RSを各ピンエレクトロニクスカ
ード20A,20B,20C……に分配する基準信号分配器を示す
点は従来と同じである。
は被試験IC、15は試験装置、20A,20B,20C……はピンエ
レクトロニクスカード、31,32は可変遅延回路、40はタ
イミング校正用基準信号RSを各ピンエレクトロニクスカ
ード20A,20B,20C……に分配する基準信号分配器を示す
点は従来と同じである。
この出願の第１発明による特徴とする構成は基準信号
分配器40の各分配路に可変遅延回路42A,42B,42C……42I
を設けると共に、各ピンエレクトロニクスカード20A,20
B,20C……20Iに入力される基準信号を選択的に取り出す
切替スイッチ50と、この切替スイッチ50によって取り出
した基準信号を分配器40の入力側に帰還させる帰還路51
を設けた点である。
分配器40の各分配路に可変遅延回路42A,42B,42C……42I
を設けると共に、各ピンエレクトロニクスカード20A,20
B,20C……20Iに入力される基準信号を選択的に取り出す
切替スイッチ50と、この切替スイッチ50によって取り出
した基準信号を分配器40の入力側に帰還させる帰還路51
を設けた点である。
帰還路51は試験装置15の内部に設けた例えばオア回路
15Aの一方の入力端子に接続される。オア回路15Aの他方
の入力端子には基準信号発生器15Bから基準信号RSを与
える。オア回路15Aの出力は分配器40に与えられる。
15Aの一方の入力端子に接続される。オア回路15Aの他方
の入力端子には基準信号発生器15Bから基準信号RSを与
える。オア回路15Aの出力は分配器40に与えられる。
基準信号供給路を校正する校正モードではモード切替
スイッチ24はオフに設定され、切替スイッチ50によって
ピンエレクトロニクスカード20A,20B,20C……20Iの何れ
か一つの入力端子A,B,C……Ｉを選択する。選択された
ピンエレクトロニクスカード20A,20B,20C……20Iの入力
端子A,B,C……Ｉは帰還回路51を通じてオア回路15Aの一
方の入力端子に接続され、閉ループを構成する。
スイッチ24はオフに設定され、切替スイッチ50によって
ピンエレクトロニクスカード20A,20B,20C……20Iの何れ
か一つの入力端子A,B,C……Ｉを選択する。選択された
ピンエレクトロニクスカード20A,20B,20C……20Iの入力
端子A,B,C……Ｉは帰還回路51を通じてオア回路15Aの一
方の入力端子に接続され、閉ループを構成する。
この閉ループに基準信号発生器15Bからループ内の遅
延時間より短いパルス幅のパルスを１個与えることによ
り、このパルスはループ内の遅延時間を経過した時点で
オア回路15Aに帰還され、再び分配器40に与えられる。
よって、ループ内の遅延時間TKの周期でパルスが巡環
し、閉ループ発振回路が構成される。
延時間より短いパルス幅のパルスを１個与えることによ
り、このパルスはループ内の遅延時間を経過した時点で
オア回路15Aに帰還され、再び分配器40に与えられる。
よって、ループ内の遅延時間TKの周期でパルスが巡環
し、閉ループ発振回路が構成される。
この閉ループ発振回路が発振するパルスの周期TKを測
定することによってこの閉ループの遅延時間を測定する
ことができる。15Cはこの周期（または周波数でもよ
い）測定器を示し、この周期測定器15Cによってパルス
の周期TKを測定する。このパルスの周期測定器15Cは必
ずしも試験装置15に内蔵する必要はなく、必要に応じて
外部に接続するようにしてもよい。
定することによってこの閉ループの遅延時間を測定する
ことができる。15Cはこの周期（または周波数でもよ
い）測定器を示し、この周期測定器15Cによってパルス
の周期TKを測定する。このパルスの周期測定器15Cは必
ずしも試験装置15に内蔵する必要はなく、必要に応じて
外部に接続するようにしてもよい。
このように閉ループを構成し、この閉ループにパルス
を１個入力すると、このパルスは閉ループ内を巡環し、
その巡環するパルスの周期TKを測定することによって閉
ループ内の遅延時間を測定することができる。
を１個入力すると、このパルスは閉ループ内を巡環し、
その巡環するパルスの周期TKを測定することによって閉
ループ内の遅延時間を測定することができる。
よって、切替スイッチ50を順次切り替え、各ピンエレ
クトロニクスカード20A〜20Iごとに閉ループを構成し、
この各閉ループの発振周期を測定することにより各閉ル
ープに含まれる基準信号分配路の遅延量を測定すること
ができる。従って、各閉ループの発振周期TKが一定とな
るように各基準信号分配路に設けた可変遅延回路42A,42
B,42C……42Iの遅延量を手動または自動で調整すること
によって各基準信号分配路の遅延時間を一定値に揃える
ことができる。
クトロニクスカード20A〜20Iごとに閉ループを構成し、
この各閉ループの発振周期を測定することにより各閉ル
ープに含まれる基準信号分配路の遅延量を測定すること
ができる。従って、各閉ループの発振周期TKが一定とな
るように各基準信号分配路に設けた可変遅延回路42A,42
B,42C……42Iの遅延量を手動または自動で調整すること
によって各基準信号分配路の遅延時間を一定値に揃える
ことができる。
各基準信号分配路の遅延時間の偏差がゼロとなるよう
に揃えた状態でモード切替スイッチ24をオンに設定し、
論理比較器22の系路のタイミング校正を行えば、論理比
較器22の系路は基準信号分配器40の遅延時間のバラツキ
に影響されずに全てのピンエレクトロニクスカード20A
〜20Iの論理比較器22の系路の遅延時間を一定値に揃え
ることができる。
に揃えた状態でモード切替スイッチ24をオンに設定し、
論理比較器22の系路のタイミング校正を行えば、論理比
較器22の系路は基準信号分配器40の遅延時間のバラツキ
に影響されずに全てのピンエレクトロニクスカード20A
〜20Iの論理比較器22の系路の遅延時間を一定値に揃え
ることができる。
第２図はこの出願の第２発明の実施例を示す。この例
では被試験IC10に駆動信号を与える駆動回路21をタイミ
ング校正する場合を示す。従って、駆動回路21の信号路
を使って閉ループを構成し、この閉ループのループ発振
周期を測定して駆動回路の遅延時間を測定し、この遅延
時間が一定となるように可変遅延回路31を調整するよう
に構成した場合を示す。
では被試験IC10に駆動信号を与える駆動回路21をタイミ
ング校正する場合を示す。従って、駆動回路21の信号路
を使って閉ループを構成し、この閉ループのループ発振
周期を測定して駆動回路の遅延時間を測定し、この遅延
時間が一定となるように可変遅延回路31を調整するよう
に構成した場合を示す。
駆動回路21の系路を詳細に表すと、第２図に示すよう
に駆動回路21の入力側にフリップフロップ25が設けら
れ、このフリップフロップ25のセット端子Ｓとリセット
端子Ｒにセットおよびリセット信号を与え、フリップフ
ロップ25で実波形に変換し、この実波形信号を駆動回路
21に与える。
に駆動回路21の入力側にフリップフロップ25が設けら
れ、このフリップフロップ25のセット端子Ｓとリセット
端子Ｒにセットおよびリセット信号を与え、フリップフ
ロップ25で実波形に変換し、この実波形信号を駆動回路
21に与える。
基準信号発生器15BはクロックＡとクロックＢを出力
し、このクロックＡとクロックＢをフォーマットコント
ロール回路60を通じて可変遅延回路31Aおよび31Bに与え
る。可変遅延回路31Aおよび31BはクロックＡおよびクロ
ックＢをセット信号およびリセット信号としてフリップ
フロップ25に与える。
し、このクロックＡとクロックＢをフォーマットコント
ロール回路60を通じて可変遅延回路31Aおよび31Bに与え
る。可変遅延回路31Aおよび31BはクロックＡおよびクロ
ックＢをセット信号およびリセット信号としてフリップ
フロップ25に与える。
ここで、この第２発明においては切替スイッチ50によ
って各ピンエレクトロニクスカード20A,20B,20C……の
駆動回路21の駆動出力信号を選択して取り出すと共に、
帰還路51を通じて駆動出力信号を試験装置15の基準信号
発生器15Bに帰還させる。
って各ピンエレクトロニクスカード20A,20B,20C……の
駆動回路21の駆動出力信号を選択して取り出すと共に、
帰還路51を通じて駆動出力信号を試験装置15の基準信号
発生器15Bに帰還させる。
基準信号発生器15Bは駆動出力信号が入力されると、
その前縁と後縁に同期してクロックＡとクロックＢを出
力する。このようにして駆動系を閉ループ発振回路とし
て動作させる。
その前縁と後縁に同期してクロックＡとクロックＢを出
力する。このようにして駆動系を閉ループ発振回路とし
て動作させる。
周期測定回路15Cはループ発振周期TKを測定し、その
測定結果をテストプロセッサ61に送り込む。テストプロ
セッサ61は周期測定値より可変遅延回路31A,31Bの遅延
時間の基準値からのずれ量を算出し、そのずれ量に対応
する補正データを出力する。この補正データが可変遅延
回路31A,31Bに与えられ、その遅延時間が規定の基準値
となるように制御される。
測定結果をテストプロセッサ61に送り込む。テストプロ
セッサ61は周期測定値より可変遅延回路31A,31Bの遅延
時間の基準値からのずれ量を算出し、そのずれ量に対応
する補正データを出力する。この補正データが可変遅延
回路31A,31Bに与えられ、その遅延時間が規定の基準値
となるように制御される。
従って、このように構成した場合には駆動信号の系路
の遅延時間を精度よく、しかも自動的に補正することが
できる。
の遅延時間を精度よく、しかも自動的に補正することが
できる。
「発明の効果」 以上説明したように、この発明によれば遅延時間を計
測すべき回路を閉ループ内に接続し、この閉ループ内で
ループ発振させることによって回路の遅延時間を計測す
ることができる。この計測は精度の高い計測結果が得ら
れる。
測すべき回路を閉ループ内に接続し、この閉ループ内で
ループ発振させることによって回路の遅延時間を計測す
ることができる。この計測は精度の高い計測結果が得ら
れる。
特に第１発明によればこの精度の高い計測方法を用い
て、基準信号の分配路の遅延時間のバラツキを補正する
構造としたから、各ピンエレクトロニクスカード20A〜2
0Iに入力される基準信号は全て位相を一致させることが
できる。よって、この基準信号を使って論理比較器22の
遅延時間を調整することにより論理比較器22の系路を各
ピンエレクトロニクスカードごとに正しく調整を行うこ
とができる。この結果、被試験IC10の試験を信頼性よく
行うことができる。
て、基準信号の分配路の遅延時間のバラツキを補正する
構造としたから、各ピンエレクトロニクスカード20A〜2
0Iに入力される基準信号は全て位相を一致させることが
できる。よって、この基準信号を使って論理比較器22の
遅延時間を調整することにより論理比較器22の系路を各
ピンエレクトロニクスカードごとに正しく調整を行うこ
とができる。この結果、被試験IC10の試験を信頼性よく
行うことができる。
また、この出願の第２発明によれば閉ループ発振を用
いて駆動回路21の遅延時かを計測したからその計測の精
度は高い。よって、この第２発明によれば駆動回路の系
路の遅延時間のバラツキを精度よく調整することがで
き、この結果、被試験ICの試験の信頼性を高めることが
できる。
いて駆動回路21の遅延時かを計測したからその計測の精
度は高い。よって、この第２発明によれば駆動回路の系
路の遅延時間のバラツキを精度よく調整することがで
き、この結果、被試験ICの試験の信頼性を高めることが
できる。
第１図はこの出願の第１発明の実施例を示すブロック
図、第２図はこの出願の第２発明の実施例を示すブロッ
ク図、第３図は従来の技術を説明するためのブロック図
である。 10:被試験IC、15:試験装置、20A,20B……20I:ピンエレ
クトロニクスカード、21:駆動回路、22:論理比較器、2
4:モード切替スイッチ、31,32,42A,42B,……42I:可変遅
延回路、40:基準信号分配器、50:切替スイッチ、51:帰
還路。
図、第２図はこの出願の第２発明の実施例を示すブロッ
ク図、第３図は従来の技術を説明するためのブロック図
である。 10:被試験IC、15:試験装置、20A,20B……20I:ピンエレ
クトロニクスカード、21:駆動回路、22:論理比較器、2
4:モード切替スイッチ、31,32,42A,42B,……42I:可変遅
延回路、40:基準信号分配器、50:切替スイッチ、51:帰
還路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−151568（ＪＰ，Ａ) 特開 昭58−176560（ＪＰ，Ａ) 特開 昭59−144927（ＪＰ，Ａ) 特開 昭59−15875（ＪＰ，Ａ) 特開 昭64−41875（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28
Claims (2)
- 【請求項１】被試験ICに駆動信号を与える駆動回路と、
被試験ICの応答出力信号が正規の論理レベルを持ってい
るか否かを判定し正規の判定レベルを持つ応答信号を取
り込む論理比較器と、この論理比較器の出力側に設けら
れ、各論理比較器の遅延量の誤差を調整する可変遅延回
路とが実装されたピンエレクトロニクスカードが被試験
ICの端子の数以上設けられ、校正モードにおいて、各ピ
ンエレクトロニクスカードの論理比較器に基準信号発生
器から分配器を通じて基準信号を与え、論理比較器の出
力信号を可変遅延回路を通じて取り出し、可変遅延回路
の出力信号の位相が各ピンエレクトロニクスごとに合致
するように各ピンエレクトロニクスカードの可変遅延回
路の遅延量を調整するように構成したIC試験装置におい
て、 上記分配器の各分配路に可変遅延回路を設けると共に、
各ピンエレクトロニクスカードの論理比較器に入力され
る基準信号を選択的に分岐して取り出す切替スイッチを
設け、この切替スイッチで取り出した基準信号を上記分
配器の入力側に帰還させ、この帰還によって発振ループ
を構成し、切替スイッチを切り替えて各ピンエレクトロ
ニクスカードを含む状態の発振周波数が一定値となるよ
うに上記可変遅延回路の遅延量を調整し、この遅延量の
調整によって各ピンエレクトロニクスカードへの基準信
号伝送路の遅延誤差を除去するように構成したIC試験装
置。 - 【請求項２】被試験ICに駆動信号を与える駆動回路と、
被試験ICの応答出力信号が正規の論理レベルを持ってい
るか否かを判定し正規の判定レベルを持つ応答信号を取
り込む論理比較器と、上記駆動回路の系路に接続した可
変遅延回路とが実装されたピンエレクトロニクスカード
が被試験ICの端子の数以上設けられたIC試験装置におい
て、 上記ピンエレクトロニクスカードの各駆動回路の出力側
に切替スイッチを接続し、この切替スイッチによって各
ピンエレクトロニクスカードの駆動回路の出力を選択的
に取り出すことができるように構成すると共に、この切
替スイッチによって取り出した駆動信号を基準信号発生
器に帰還させて帰還発振回路を構成し、この帰還発振回
路の発振周期を計測して駆動信号系路の遅延時間を計測
し、この周期計測結果を用いて上記駆動回路の系路に設
けた可変遅延回路の遅延時間を制御し、各ピンエレクト
ロニクスカードの駆動回路系の遅延時間の誤差を除去す
るようにしたIC試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1017859A JP2813188B2 (ja) | 1989-01-27 | 1989-01-27 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1017859A JP2813188B2 (ja) | 1989-01-27 | 1989-01-27 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02198375A JPH02198375A (ja) | 1990-08-06 |
| JP2813188B2 true JP2813188B2 (ja) | 1998-10-22 |
Family
ID=11955383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1017859A Expired - Fee Related JP2813188B2 (ja) | 1989-01-27 | 1989-01-27 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2813188B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0580122A (ja) * | 1991-09-24 | 1993-04-02 | Mitsubishi Electric Corp | Ｌｓｉ試験装置 |
| JP2007132892A (ja) * | 2005-11-14 | 2007-05-31 | Advantest Corp | 半導体試験装置及びパフォーマンスボード |
| JP4849996B2 (ja) * | 2006-08-23 | 2012-01-11 | 株式会社アドバンテスト | 遅延回路、試験装置、プログラム、半導体チップ、イニシャライズ方法、および、イニシャライズ回路 |
| JP5429727B2 (ja) * | 2007-08-24 | 2014-02-26 | ワイアイケー株式会社 | 半導体試験装置 |
| US9147620B2 (en) * | 2012-03-28 | 2015-09-29 | Teradyne, Inc. | Edge triggered calibration |
-
1989
- 1989-01-27 JP JP1017859A patent/JP2813188B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02198375A (ja) | 1990-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4511846A (en) | Deskewing time-critical signals in automatic test equipment | |
| US4488297A (en) | Programmable deskewing of automatic test equipment | |
| US5703489A (en) | Timing calibration circuit and method for test signals | |
| US5262716A (en) | Tester calibration procedure which includes fixturing | |
| US6586924B1 (en) | Method for correcting timing for IC tester and IC tester having correcting function using the correcting method | |
| EP0136204B1 (en) | Control of signal timing apparatus in automatic test systems using minimal memory | |
| US5811655A (en) | Delay time calibration circuit and method | |
| EP0818079B1 (en) | Timing generator for automatic test equipment operating at high data rates | |
| US4837521A (en) | Delay line control system for automatic test equipment | |
| US6812727B2 (en) | Semiconductor integrated circuit device and testing method thereof | |
| JP2813188B2 (ja) | Ｉｃ試験装置 | |
| US5471145A (en) | Calibrating transition dependent timing errors in automatic test equipment using a precise pulse width generator | |
| US6882139B2 (en) | Electronic component, tester device and method for calibrating a tester device | |
| EP0078219A2 (en) | Automatic de-skewing of pin electronics interface circuits in electronic test equipment | |
| JP2895930B2 (ja) | Ｉｃ試験装置のタイミング校正方法 | |
| JPH0743666Y2 (ja) | 半導体試験装置 | |
| KR0176074B1 (ko) | 인쇄회로기판 배선의 신호특성 검사를 위한 측정회로 및 그를 이용한 신호 측정방법 | |
| JPH034925B2 (ja) | ||
| JPH026769A (ja) | テスターのタイミング信号発生回路 | |
| JPH04184276A (ja) | Ｉｃ試験装置 | |
| JPH0323707Y2 (ja) | ||
| JPH0980118A (ja) | Ｉｃテスタ | |
| JPH0961503A (ja) | 半導体試験装置における試験信号のタイミング校正装置 | |
| JPH11337618A (ja) | タイミング・デスキュー装置及びタイミング・デスキュー方法 | |
| JPH0778518B2 (ja) | Ｉｃテスト装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080807 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |