JPH0778518B2 - Ｉｃテスト装置 - Google Patents
Ｉｃテスト装置Info
- Publication number
- JPH0778518B2 JPH0778518B2 JP62198247A JP19824787A JPH0778518B2 JP H0778518 B2 JPH0778518 B2 JP H0778518B2 JP 62198247 A JP62198247 A JP 62198247A JP 19824787 A JP19824787 A JP 19824787A JP H0778518 B2 JPH0778518 B2 JP H0778518B2
- Authority
- JP
- Japan
- Prior art keywords
- timing
- test
- circuit
- signal
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はICの機能試験を行うICテスト装置に係り、特に
複数の試験信号パターンの出力や被試験ICの出力結果の
判定時に生ずるタイミング誤差を自動的に補正する機能
を有するICテスト装置に関する。
複数の試験信号パターンの出力や被試験ICの出力結果の
判定時に生ずるタイミング誤差を自動的に補正する機能
を有するICテスト装置に関する。
（従来技術） 半導体集積回路技術の進歩に伴い、ICの高密度，高速化
が進んでおり、これらのICをテストするICテスト装置に
は、テストできるピン数の増加とテスト速度の向上が望
まれている。テストピン数の増加に比例してタイミング
誤差補正に必要な時間は増大する。加えてテスト速度の
向上により、テストタイミングは必然的に高精度化が要
求され、タイミング誤差補正にはより多くの時間が必要
となる。
が進んでおり、これらのICをテストするICテスト装置に
は、テストできるピン数の増加とテスト速度の向上が望
まれている。テストピン数の増加に比例してタイミング
誤差補正に必要な時間は増大する。加えてテスト速度の
向上により、テストタイミングは必然的に高精度化が要
求され、タイミング誤差補正にはより多くの時間が必要
となる。
通常、ICテスト装置は、テストピン単位で試験信号パタ
ーンの供給と被試験ICの出力結果の判定を行う機能を有
しており（このハードウェアをピンエレクトロニクスと
呼ぶ）、試験信号パターンの発生には、信号波形の立上
り，立下りのタイミングを規定するために２ないし４の
独立したタイミング信号が必要であり、更に被試験ICの
出力結果の判定にも、判定を行う比較回路の動作タイミ
ングを規定するための独立したタイミング信号が必要と
なる。補正すべきタイミング信号の数はピン当たりのタ
イミング信号数とテストピン数に比例して増加し、市販
の多ピンテスタ（256ピン）では1000以上となる。従来
のICテスト装置では、１台もしくは数台で構成され、ミ
ニコンピュータクラスの能力を有するメインコントロー
ラが、ピンエレクトロニクス群を含むICテスト装置全体
を一括して制御しており、上述したタイミング誤差補正
を、１ピンずつシリアル処理で実行していた。また、上
記タイミング誤差補正における時間標準として、基準タ
イミング信号発生器を設け、補正の対象となる１つのピ
ンエレクトロニクスに接続し、これをスイッチによって
切り換えながら、補正を実行していた。
ーンの供給と被試験ICの出力結果の判定を行う機能を有
しており（このハードウェアをピンエレクトロニクスと
呼ぶ）、試験信号パターンの発生には、信号波形の立上
り，立下りのタイミングを規定するために２ないし４の
独立したタイミング信号が必要であり、更に被試験ICの
出力結果の判定にも、判定を行う比較回路の動作タイミ
ングを規定するための独立したタイミング信号が必要と
なる。補正すべきタイミング信号の数はピン当たりのタ
イミング信号数とテストピン数に比例して増加し、市販
の多ピンテスタ（256ピン）では1000以上となる。従来
のICテスト装置では、１台もしくは数台で構成され、ミ
ニコンピュータクラスの能力を有するメインコントロー
ラが、ピンエレクトロニクス群を含むICテスト装置全体
を一括して制御しており、上述したタイミング誤差補正
を、１ピンずつシリアル処理で実行していた。また、上
記タイミング誤差補正における時間標準として、基準タ
イミング信号発生器を設け、補正の対象となる１つのピ
ンエレクトロニクスに接続し、これをスイッチによって
切り換えながら、補正を実行していた。
（発明が解決しようとする問題点） 上記の如く従来のICテスト装置ではタイミング誤差補正
は１ピンずつシリアル処理でしか実行できず、多大な時
間を要しており、テストピン数の増大とともに大きな問
題となっていた。
は１ピンずつシリアル処理でしか実行できず、多大な時
間を要しており、テストピン数の増大とともに大きな問
題となっていた。
（発明の目的） 本発明は上記の欠点を改善するために提案されたもの
で、その目的はICテストに必要とする時間を短縮するこ
とができるICテスト装置を提供することにある。
で、その目的はICテストに必要とする時間を短縮するこ
とができるICテスト装置を提供することにある。
（問題点を解決するための手段） 上記の目的を達成するため、本発明はパターン発生回
路、波形整形回路、ドライバ回路を有する試験パターン
供給回路と、比較回路、比較結果蓄積回路を有する試験
結果判定回路およびタイミング発生回路、試験パターン
供給タイミングの計測誤差と誤差補正のための演算制御
を行うコントローラとをそれぞれ備えるピンエレクトロ
ニックスを複数個具備し、かつタイミング誤差を補正す
るときの時間標準を与える基準タイミング信号発生器
と、前記基準タイミング信号発生器の出力信号を、すべ
ての前記試験結果判定回路の入力端に、同時分配供給す
る手段、および応答結果の動作周期と前記基準タイミン
グ信号発生器の動作周期を決定するクロック信号を発生
するレート発生器と、装置の全体系を制御するメインコ
ントローラとを備え、これによってタイミング誤差補正
を並列的に処理することを特徴とするICテスト装置を発
明の要旨とするものである。
路、波形整形回路、ドライバ回路を有する試験パターン
供給回路と、比較回路、比較結果蓄積回路を有する試験
結果判定回路およびタイミング発生回路、試験パターン
供給タイミングの計測誤差と誤差補正のための演算制御
を行うコントローラとをそれぞれ備えるピンエレクトロ
ニックスを複数個具備し、かつタイミング誤差を補正す
るときの時間標準を与える基準タイミング信号発生器
と、前記基準タイミング信号発生器の出力信号を、すべ
ての前記試験結果判定回路の入力端に、同時分配供給す
る手段、および応答結果の動作周期と前記基準タイミン
グ信号発生器の動作周期を決定するクロック信号を発生
するレート発生器と、装置の全体系を制御するメインコ
ントローラとを備え、これによってタイミング誤差補正
を並列的に処理することを特徴とするICテスト装置を発
明の要旨とするものである。
しかして本発明の特徴とする点は、夫々のピンエレクト
ロニクスに試験パターン供給タイミングと試験結果判定
タイミングの計測誤差及び誤差補正にかかわる演算制御
を行うコントローラを設けた点にあり、これをメインコ
ントローラによって制御することにより、タイミング誤
差補正が並列処理されるものである。
ロニクスに試験パターン供給タイミングと試験結果判定
タイミングの計測誤差及び誤差補正にかかわる演算制御
を行うコントローラを設けた点にあり、これをメインコ
ントローラによって制御することにより、タイミング誤
差補正が並列処理されるものである。
（作用） 本発明によるICテスト装置では、タイミング補正用の時
間標準として設けた基準タイミング信号発生器の出力信
号を、前記ピンエレクトロニクス群に同時に分配供給
し、かつ各ピンエレクトロニクス内に用意したコントロ
ーラで、各ピンにおけるタイミング誤差計測及び誤差補
正にかかわる演算，制御を並列処理することによって、
被試験ICの出力結果を判定するタイミング誤差を、全ピ
ン一斉に補正することができる。上記の補正が終了した
後には、引続き前記コントローラ群の制御によって、各
ピン単位に上記補正済の比較回路を用いて、前記試験信
号パターンの出力タイミング誤差を全ピン一斉に補正す
る。従って、タイミング誤差補正が並列処理的に実行さ
れ、タイミング誤差補正に要する時間は、従来のシリア
ル処理によるICテスト装置に比べて、テストピン数分の
１近くに短縮できる。以下図面に基づき実施例について
説明する。
間標準として設けた基準タイミング信号発生器の出力信
号を、前記ピンエレクトロニクス群に同時に分配供給
し、かつ各ピンエレクトロニクス内に用意したコントロ
ーラで、各ピンにおけるタイミング誤差計測及び誤差補
正にかかわる演算，制御を並列処理することによって、
被試験ICの出力結果を判定するタイミング誤差を、全ピ
ン一斉に補正することができる。上記の補正が終了した
後には、引続き前記コントローラ群の制御によって、各
ピン単位に上記補正済の比較回路を用いて、前記試験信
号パターンの出力タイミング誤差を全ピン一斉に補正す
る。従って、タイミング誤差補正が並列処理的に実行さ
れ、タイミング誤差補正に要する時間は、従来のシリア
ル処理によるICテスト装置に比べて、テストピン数分の
１近くに短縮できる。以下図面に基づき実施例について
説明する。
次に本発明の実施例について説明する。なお、実施例は
一つの例示であって、本発明の精神を逸脱しない範囲
で、種々の変更あるいは改良を行いうることは言うまで
もない。
一つの例示であって、本発明の精神を逸脱しない範囲
で、種々の変更あるいは改良を行いうることは言うまで
もない。
（実施例） 第１図に本発明によるICテスト装置のタイミング系の一
実施例を示す。波形整形回路３、パターン発生回路７、
ドライバ回路４によって構成される試験パターン供給回
路Ａと、比較回路５、比較結果蓄積回路６によって構成
される試験結果判定回路Ｂ、及び該試験パターン供給回
路Ａと該試験結果判定回路Ｂの動作タイミングを規定す
るタイミング発生回路２の各テストユニット群と、これ
らテストユニット群の制御と演算処理の機能を有するコ
ントローラ８を基本構成要素とするピンエレクトロニク
ス91〜9nが、被試験IC1の入出力ピン11〜1nに対応し
て、ｎ個用意されている。一方、試験信号パターンの発
生や被試験ICの応答結果判定のタイミング誤差を補正す
るために、タイミング誤差補正時の時間標準となる基準
タイミング信号発生器11が用意され、該基準タイミング
信号発生器11の出力は、信号分配器14によって、総ての
ピンエレクトロニクス９から被試験IC1の入出力ピンに
至る信号線群に同時に供給することができるようになっ
ている。各ピンエレクトロニクス91〜9nにおいてテスト
実行時に必要な試験信号パターンの発生や被試験ICの応
答結果判定の動作周期と、基準タイミング信号発生器11
の動作周期を規定するクロック信号は、レート発生器10
から同時に分配供給される。更に、各ピンエレクトロニ
クス91〜9nに搭載されたコントローラ８、基準タイミン
グ信号発生器11、信号分配器14、及びレート発生器10
は、装置の全体系を制御するメインコントローラ15によ
って制御される。
実施例を示す。波形整形回路３、パターン発生回路７、
ドライバ回路４によって構成される試験パターン供給回
路Ａと、比較回路５、比較結果蓄積回路６によって構成
される試験結果判定回路Ｂ、及び該試験パターン供給回
路Ａと該試験結果判定回路Ｂの動作タイミングを規定す
るタイミング発生回路２の各テストユニット群と、これ
らテストユニット群の制御と演算処理の機能を有するコ
ントローラ８を基本構成要素とするピンエレクトロニク
ス91〜9nが、被試験IC1の入出力ピン11〜1nに対応し
て、ｎ個用意されている。一方、試験信号パターンの発
生や被試験ICの応答結果判定のタイミング誤差を補正す
るために、タイミング誤差補正時の時間標準となる基準
タイミング信号発生器11が用意され、該基準タイミング
信号発生器11の出力は、信号分配器14によって、総ての
ピンエレクトロニクス９から被試験IC1の入出力ピンに
至る信号線群に同時に供給することができるようになっ
ている。各ピンエレクトロニクス91〜9nにおいてテスト
実行時に必要な試験信号パターンの発生や被試験ICの応
答結果判定の動作周期と、基準タイミング信号発生器11
の動作周期を規定するクロック信号は、レート発生器10
から同時に分配供給される。更に、各ピンエレクトロニ
クス91〜9nに搭載されたコントローラ８、基準タイミン
グ信号発生器11、信号分配器14、及びレート発生器10
は、装置の全体系を制御するメインコントローラ15によ
って制御される。
試験信号パターンは以下のようにして生成される。即
ち、試験信号パターンの送出レートはレート発生器10の
クロック周波数で決まり、タイミング発生回路２に設定
された波形整形用タイミングエッジ2a〜2dの出力タイミ
ングで試験信号パターンの各周期における波形の立上
り，立下りの開始時刻が決定され、各周期におけるパタ
ーンのモードとレベル、例えばRZ（Return to Zero）信
号のローレベルや、NRZ（Non Return to Zero）信号の
ハイレベルといった指定は、パターン発生回路７の出力
データに基づいて、波形整形回路３で行われ、整形され
た試験信号パターンはドライバ回路４から、それに接続
された被試験IC1の入力ピンに送出される。一方、試験
信号パターン入力に対する被試験IC1の応答結果は以下
のように判定される。即ち、比較回路５の一方の入力に
は被試験IC1の応答結果の期待値レベルが設定され、
（単純には、被試験ICの出力期待信号の中間レベルに設
定される）他方の入力に被試験ICの出力ピンが接続さ
れ、タイミング発生回路２に設定された応答結果判定用
タイミングエッジ2eの出力タイミングで両入力の信号レ
ベルが比較され、結果が比較結果蓄積回路６に蓄積され
る。
ち、試験信号パターンの送出レートはレート発生器10の
クロック周波数で決まり、タイミング発生回路２に設定
された波形整形用タイミングエッジ2a〜2dの出力タイミ
ングで試験信号パターンの各周期における波形の立上
り，立下りの開始時刻が決定され、各周期におけるパタ
ーンのモードとレベル、例えばRZ（Return to Zero）信
号のローレベルや、NRZ（Non Return to Zero）信号の
ハイレベルといった指定は、パターン発生回路７の出力
データに基づいて、波形整形回路３で行われ、整形され
た試験信号パターンはドライバ回路４から、それに接続
された被試験IC1の入力ピンに送出される。一方、試験
信号パターン入力に対する被試験IC1の応答結果は以下
のように判定される。即ち、比較回路５の一方の入力に
は被試験IC1の応答結果の期待値レベルが設定され、
（単純には、被試験ICの出力期待信号の中間レベルに設
定される）他方の入力に被試験ICの出力ピンが接続さ
れ、タイミング発生回路２に設定された応答結果判定用
タイミングエッジ2eの出力タイミングで両入力の信号レ
ベルが比較され、結果が比較結果蓄積回路６に蓄積され
る。
各テストユニットの特性ばらつきや、テストユニット間
の接続線路長、更には周囲温度や電源電圧等の変動によ
って、試験信号パターンの出力タイミングと被試験IC1
の応答結果判定タイミングにはピン毎にばらつきが生じ
る。これらのタイミング誤差の補正は、１つの時間基準
に対して、上述したテスト動作タイミングを規定する信
号、即ちタイミング発生回路２が発生するタイミングエ
ッジ2a〜2eを調整することによって実現できる。
の接続線路長、更には周囲温度や電源電圧等の変動によ
って、試験信号パターンの出力タイミングと被試験IC1
の応答結果判定タイミングにはピン毎にばらつきが生じ
る。これらのタイミング誤差の補正は、１つの時間基準
に対して、上述したテスト動作タイミングを規定する信
号、即ちタイミング発生回路２が発生するタイミングエ
ッジ2a〜2eを調整することによって実現できる。
まず、各ピンエレクトロニクス91〜9nでは予め、コント
ローラ８の制御によって比較回路５の動作タイミングを
規定する判定用タイミングエッジ2eのタイミング設定値
を基準タイミング信号発生器11の出力信号のタイミング
設定値と等しく設定しておき、比較回路５の一方の入力
には比較すべき電圧レベルを供給し、続いてスイッチ18
を開放、スイッチ16,17を接続して基準タイミング信号
発生器11とすべてのピンエレクトロニクスを接続し、基
準タイミング信号発生器11からタイミング信号を送出す
る。各ピンエレクトロニクスでは信号分配器14を経て同
時に比較回路５に入力された基準タイミング信号発生器
11からの信号を、判定用タイミングエッジ2eの与えるタ
イミングで検出し、検出結果で基準タイミング信号発生
器11の出力信号タイミング、即ち基準タイミングに対す
る判定用タイミングエッジ2eの誤差を得ることができ、
これを例えば比較結果蓄積回路６に記憶する。
ローラ８の制御によって比較回路５の動作タイミングを
規定する判定用タイミングエッジ2eのタイミング設定値
を基準タイミング信号発生器11の出力信号のタイミング
設定値と等しく設定しておき、比較回路５の一方の入力
には比較すべき電圧レベルを供給し、続いてスイッチ18
を開放、スイッチ16,17を接続して基準タイミング信号
発生器11とすべてのピンエレクトロニクスを接続し、基
準タイミング信号発生器11からタイミング信号を送出す
る。各ピンエレクトロニクスでは信号分配器14を経て同
時に比較回路５に入力された基準タイミング信号発生器
11からの信号を、判定用タイミングエッジ2eの与えるタ
イミングで検出し、検出結果で基準タイミング信号発生
器11の出力信号タイミング、即ち基準タイミングに対す
る判定用タイミングエッジ2eの誤差を得ることができ、
これを例えば比較結果蓄積回路６に記憶する。
次に、スイッチ18を接続、被試験IC11〜1nを末接続とし
て基準タイミング信号発生器11から基準タイミング信号
を全ピンに送出し、各ピンエレクトロニクスから被試験
ICに至る信号線路の端点で反射され該基準タイミング信
号を比較回路５で検出することによって、ピンエレクト
ロニクス−被試験IC間の信号線路長が計測でき、計測値
と基準値のずれを信号線路長のオフセット値として、こ
れを例えば比較結果蓄積回路６に記憶する。
て基準タイミング信号発生器11から基準タイミング信号
を全ピンに送出し、各ピンエレクトロニクスから被試験
ICに至る信号線路の端点で反射され該基準タイミング信
号を比較回路５で検出することによって、ピンエレクト
ロニクス−被試験IC間の信号線路長が計測でき、計測値
と基準値のずれを信号線路長のオフセット値として、こ
れを例えば比較結果蓄積回路６に記憶する。
次に、ピンエレクトロニクス上に搭載されたコントロー
ラが該ピンエレクトロニクス上のテストユニット群を制
御することによって、スイッチ17を開放してドライバ回
路４を比較回路５のみに接続させ、タイミング誤差計測
済の比較回路５の判定タイミングを基準として、ドライ
バ回路４から出力される試験信号パターンの出力タイミ
ング誤差を計測する。即ち、試験信号パターンの出力タ
イミングを規定するタイミングエッジ2a〜2dを応答すべ
きタイミングに設定し、比較回路の判定用タイミングエ
ッジ2eを例えばタイミングエッジ2aと同一の設定値に設
定した後に、試験信号パターンを送出し、これを比較回
路５が判定用タイミングエッジ2eが与えるタイミングで
判定した結果から、タイミングエッジ2aと判定用タイミ
ングエッジ2eとのずれを計測し、これを比較結果蓄積回
路６に記憶し、同様の操作でタイミングエッジ2b〜2dと
判定用タイミングエッジ2eとのずれを順次計測、記憶す
る。
ラが該ピンエレクトロニクス上のテストユニット群を制
御することによって、スイッチ17を開放してドライバ回
路４を比較回路５のみに接続させ、タイミング誤差計測
済の比較回路５の判定タイミングを基準として、ドライ
バ回路４から出力される試験信号パターンの出力タイミ
ング誤差を計測する。即ち、試験信号パターンの出力タ
イミングを規定するタイミングエッジ2a〜2dを応答すべ
きタイミングに設定し、比較回路の判定用タイミングエ
ッジ2eを例えばタイミングエッジ2aと同一の設定値に設
定した後に、試験信号パターンを送出し、これを比較回
路５が判定用タイミングエッジ2eが与えるタイミングで
判定した結果から、タイミングエッジ2aと判定用タイミ
ングエッジ2eとのずれを計測し、これを比較結果蓄積回
路６に記憶し、同様の操作でタイミングエッジ2b〜2dと
判定用タイミングエッジ2eとのずれを順次計測、記憶す
る。
各ピンエレクトロニクスに搭載されたコントローラ８は
独立に、並列して動作するため、上記の動作は各ピンエ
レクトロニクス91〜9nが並列して実行できる。
独立に、並列して動作するため、上記の動作は各ピンエ
レクトロニクス91〜9nが並列して実行できる。
以上の計測が終了すると、各ピンエレクトロニクスで
は、コントローラ８の制御によって、比較結果蓄積回路
61〜6nに蓄積された判定用タイミングエッジ2eの誤差量
と前記信号線路長のオフセット値とを加算して、これを
判定用タイミングエッジ2eの真のタイミング誤差量と
し、続いて、比較結果蓄積回路に記憶された試験信号パ
ターン発生用タイミングエッジ2a〜2dの、判定用タイミ
ングエッジ2eに対するずれの量から上記判定用タイミン
グエッジ2e自身の真のタイミング誤差量を差し引くこと
により試験信号パターン発生用タイミングエッジ2a〜2d
の真のタイミング誤差量を得ることができる。
は、コントローラ８の制御によって、比較結果蓄積回路
61〜6nに蓄積された判定用タイミングエッジ2eの誤差量
と前記信号線路長のオフセット値とを加算して、これを
判定用タイミングエッジ2eの真のタイミング誤差量と
し、続いて、比較結果蓄積回路に記憶された試験信号パ
ターン発生用タイミングエッジ2a〜2dの、判定用タイミ
ングエッジ2eに対するずれの量から上記判定用タイミン
グエッジ2e自身の真のタイミング誤差量を差し引くこと
により試験信号パターン発生用タイミングエッジ2a〜2d
の真のタイミング誤差量を得ることができる。
上記の手順によって得られた真のタイミング誤差量を、
設定すべき各タイミングエッジ2a〜2eの値にオフセット
として含ませることにより、タイミング誤差補正が実現
できる。即ち、上記タイミング誤差計測で得られた各タ
イミングエッジのタイミング誤差量に応じて、タイミン
グ発生回路２の設定値をコントローラ８が調整すること
によって、タイミング補正が実現できる。
設定すべき各タイミングエッジ2a〜2eの値にオフセット
として含ませることにより、タイミング誤差補正が実現
できる。即ち、上記タイミング誤差計測で得られた各タ
イミングエッジのタイミング誤差量に応じて、タイミン
グ発生回路２の設定値をコントローラ８が調整すること
によって、タイミング補正が実現できる。
本実施例では、各ピン毎にタイミング発生回路２を設置
した場合について示したが、タイミング発生回路を全ピ
ンが共有する場合においては、第１図のタイミング発生
回路２をタイミング調整回路に置き換えて、上述した手
順を踏むことによって同様のタイミング補正が実現でき
る。
した場合について示したが、タイミング発生回路を全ピ
ンが共有する場合においては、第１図のタイミング発生
回路２をタイミング調整回路に置き換えて、上述した手
順を踏むことによって同様のタイミング補正が実現でき
る。
タイミング誤差計測、及び誤差補正の際に各ピンエレク
トロニクスに搭載したコントローラが行う処理内容は上
述したように、簡単な演算と各テストユニットへのデー
タ設定であるため、１チップのマイクロプロセッサで充
分まかなえ、実装上も、コスト上も問題とならない。
トロニクスに搭載したコントローラが行う処理内容は上
述したように、簡単な演算と各テストユニットへのデー
タ設定であるため、１チップのマイクロプロセッサで充
分まかなえ、実装上も、コスト上も問題とならない。
本発明では、信号分配器14によって基準タイミング信号
発生器11からの信号が総てのピンエレクトロニクスに同
時に供給されており、基準タイミング信号発生器−ピン
エレクトロニクス間の信号線路長ばらつきによってもタ
イミング誤差は生じるが、例えば以下のように信号分配
器14を構成することにより、その誤差を小さく抑えるこ
とができる。信号分配器はテストピン数分の信号分配を
信号源と同程度の信号振幅で行わなければならないが、
これば例えば第２図に示した本発明における信号分配器
14の一実施例の如く、１入力多出力のOR型論理ゲートを
ツリー状に接続することによって実現でき、例えば、ゲ
ート遅延時間が100ps程度のゲートアレイ等のLSIを利用
し、１入力２出力の論理ゲートを用いれば、1:1000の分
配でも各信号線路はゲート10段の直列接続で構成でき
る。従って、論理ゲート間の接続配線長が同一になるよ
うにレイアウトすれば、ゲート遅延やゲート間接続配線
遅延に５％程度の大きいばらつきが生じても、各信号線
路長のばらつきは50ps程度に抑えることができる。現状
のLSIテスタで保証している総合タイミング精度は±500
ps以上であり、上記信号線路長のばらつきは精度上問題
とならない。
発生器11からの信号が総てのピンエレクトロニクスに同
時に供給されており、基準タイミング信号発生器−ピン
エレクトロニクス間の信号線路長ばらつきによってもタ
イミング誤差は生じるが、例えば以下のように信号分配
器14を構成することにより、その誤差を小さく抑えるこ
とができる。信号分配器はテストピン数分の信号分配を
信号源と同程度の信号振幅で行わなければならないが、
これば例えば第２図に示した本発明における信号分配器
14の一実施例の如く、１入力多出力のOR型論理ゲートを
ツリー状に接続することによって実現でき、例えば、ゲ
ート遅延時間が100ps程度のゲートアレイ等のLSIを利用
し、１入力２出力の論理ゲートを用いれば、1:1000の分
配でも各信号線路はゲート10段の直列接続で構成でき
る。従って、論理ゲート間の接続配線長が同一になるよ
うにレイアウトすれば、ゲート遅延やゲート間接続配線
遅延に５％程度の大きいばらつきが生じても、各信号線
路長のばらつきは50ps程度に抑えることができる。現状
のLSIテスタで保証している総合タイミング精度は±500
ps以上であり、上記信号線路長のばらつきは精度上問題
とならない。
信号分配器14は第３図に示す他の実施例のように、レー
ザ光源と光−電気変換素子との組合せによって構成して
もよい。即ち例えばレーザ光源31をコリメータ32で二次
元的にある広がりを持つ強度が一様なビームに変換し、
光路長が同一となるようにアレー状にテストピン数分配
置した光伝導素子33−１〜33−ｎに一様に照射し、光伝
導素子33−１〜33−ｎによって変換された電気パルスを
前記基準タイミング信号として利用するものである。レ
ーザ光源31は外部変調器34を用いて、レート発生器10か
ら出力される電気信号クロックパルスで外部変調をかけ
ることにより、レート発生器10のクロック周波数と同期
させることができる。光伝導素子としては現在ピコ秒オ
ーダの超高速応答性能を有するものがあり（例えば、D.
H AUSTON（Edited by C.H.LEE）Picosecond Optoelectr
onic Devices,Academic Press,Inc,.New York:USA pp.7
3−116,1984,）、これを光伝導素子33〜１−33−ｎに適
用すれば、本信号分配器の出力間タイミング誤差は第２
図に示した構成より一桁以上低減でき、10ピコ秒オーダ
のタイミング精度を実現するような場合にも本発明は適
用できる。
ザ光源と光−電気変換素子との組合せによって構成して
もよい。即ち例えばレーザ光源31をコリメータ32で二次
元的にある広がりを持つ強度が一様なビームに変換し、
光路長が同一となるようにアレー状にテストピン数分配
置した光伝導素子33−１〜33−ｎに一様に照射し、光伝
導素子33−１〜33−ｎによって変換された電気パルスを
前記基準タイミング信号として利用するものである。レ
ーザ光源31は外部変調器34を用いて、レート発生器10か
ら出力される電気信号クロックパルスで外部変調をかけ
ることにより、レート発生器10のクロック周波数と同期
させることができる。光伝導素子としては現在ピコ秒オ
ーダの超高速応答性能を有するものがあり（例えば、D.
H AUSTON（Edited by C.H.LEE）Picosecond Optoelectr
onic Devices,Academic Press,Inc,.New York:USA pp.7
3−116,1984,）、これを光伝導素子33〜１−33−ｎに適
用すれば、本信号分配器の出力間タイミング誤差は第２
図に示した構成より一桁以上低減でき、10ピコ秒オーダ
のタイミング精度を実現するような場合にも本発明は適
用できる。
〔発明の効果） 以上の説明から明らかなように、本発明によるICテスト
装置では、前記ピンエレクトロニクスに設置したコント
ローラ群の制御によって、タイミング補正処理がコント
ローラ単位に並列して実行できるため、タイミング補正
に要する時間は、従来のシリアル処理と比べて、設置し
たコントローラ数分の１程度に短縮できる。ピンエレク
トロニクス単位上記コントローラを設置すれば、タイミ
ング補正処理時間は従来のICテスト装置が行っていた単
純なシリアル処理と比べて、テストピン数分の１程度に
短縮できる効果を有する。
装置では、前記ピンエレクトロニクスに設置したコント
ローラ群の制御によって、タイミング補正処理がコント
ローラ単位に並列して実行できるため、タイミング補正
に要する時間は、従来のシリアル処理と比べて、設置し
たコントローラ数分の１程度に短縮できる。ピンエレク
トロニクス単位上記コントローラを設置すれば、タイミ
ング補正処理時間は従来のICテスト装置が行っていた単
純なシリアル処理と比べて、テストピン数分の１程度に
短縮できる効果を有する。
第１図は本発明におけるICテスト装置のタイミング系の
一実施例を示すブロック図、第２図は本発明におけるIC
テスト装置の一構成要素である信号分配器の一実施例で
ある。 第３図は本発明におけるICテスト装置の一構成要素であ
る信号分配器の他の実施例を示す。 １……被試験IC ２……タイミング発生回路 2a〜2d……試験パターン出力用タイミングエッジ信号 2e……試験結果判定用タイミングエッジ信号 ３……波形整形回路 ４……ドライバ回路 ５……比較回路 ６……比較結果蓄積回路 ７……パターン発生回路 ８……コントローラ 91〜9n……ピンエレクトロニクス 10……レート発生器 11……基準タイミング信号発生器 14……信号分配器 15……メインコントローラ 16,17……スイッチ 18……スイッチ Ａ……試験パターン供給回路 Ｂ……試験結果判定回路 201〜20n……論理ゲート ａ……入力端 b1〜bn……出力端 31……レーザ光源 32……コリメータ 31−１〜33−ｎ……光伝導素子 34……外部変調器
一実施例を示すブロック図、第２図は本発明におけるIC
テスト装置の一構成要素である信号分配器の一実施例で
ある。 第３図は本発明におけるICテスト装置の一構成要素であ
る信号分配器の他の実施例を示す。 １……被試験IC ２……タイミング発生回路 2a〜2d……試験パターン出力用タイミングエッジ信号 2e……試験結果判定用タイミングエッジ信号 ３……波形整形回路 ４……ドライバ回路 ５……比較回路 ６……比較結果蓄積回路 ７……パターン発生回路 ８……コントローラ 91〜9n……ピンエレクトロニクス 10……レート発生器 11……基準タイミング信号発生器 14……信号分配器 15……メインコントローラ 16,17……スイッチ 18……スイッチ Ａ……試験パターン供給回路 Ｂ……試験結果判定回路 201〜20n……論理ゲート ａ……入力端 b1〜bn……出力端 31……レーザ光源 32……コリメータ 31−１〜33−ｎ……光伝導素子 34……外部変調器
Claims (1)
- 【請求項１】パターン発生回路、波形整形回路、ドライ
バ回路を有する試験パターン供給回路と、比較回路、比
較結果蓄積回路を有する試験結果判定回路およびタイミ
ング発生回路、試験パターン供給タイミングの計測誤差
と誤差補正のための演算制御を行うコントローラとをそ
れぞれ備えるピンエレクトロニックスを複数個具備し、
かつタイミング誤差を補正するときの時間標準を与える
基準タイミング信号発生器と、前記基準タイミング信号
発生器の出力信号を、すべての前記試験結果判定回路の
入力端に、同時分配供給する手段、および応答結果の動
作周期と前記基準タイミング信号発生器の動作周期を決
定するクロック信号を発生するレート発生器と、装置の
全体系を制御するメインコントローラとを備え、これに
よってタイミング誤差補正を並列的に処理することを特
徴とするICテスト装置
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62198247A JPH0778518B2 (ja) | 1987-08-10 | 1987-08-10 | Ｉｃテスト装置 |
| US07/229,780 US4928278A (en) | 1987-08-10 | 1988-08-05 | IC test system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62198247A JPH0778518B2 (ja) | 1987-08-10 | 1987-08-10 | Ｉｃテスト装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6441875A JPS6441875A (en) | 1989-02-14 |
| JPH0778518B2 true JPH0778518B2 (ja) | 1995-08-23 |
Family
ID=16387952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62198247A Expired - Lifetime JPH0778518B2 (ja) | 1987-08-10 | 1987-08-10 | Ｉｃテスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778518B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102007046300A1 (de) * | 2007-07-26 | 2009-01-29 | Rohde & Schwarz Gmbh & Co. Kg | Verfahren zur Synchronisation von mehreren Messkanalbaugruppen und/oder Messgeräten sowie entsprechendes Messgerät |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4517661A (en) * | 1981-07-16 | 1985-05-14 | International Business Machines Corporation | Programmable chip tester having plural pin unit buffers which each store sufficient test data for independent operations by each pin unit |
| JPS58176560A (ja) * | 1982-04-09 | 1983-10-17 | Fujitsu Ltd | Ｌｓｉ試験器のスキユ−検査方法 |
| JPS60151568A (ja) * | 1984-01-20 | 1985-08-09 | Hitachi Electronics Eng Co Ltd | 集積回路用テスタ |
| JPS6222103A (ja) * | 1985-07-23 | 1987-01-30 | Matsushita Electric Works Ltd | ヒ−タの温度制御回路 |
-
1987
- 1987-08-10 JP JP62198247A patent/JPH0778518B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6441875A (en) | 1989-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |