JP3871797B2

JP3871797B2 - 可変遅延回路

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Publication number: JP3871797B2
Application number: JP06105598A
Authority: JP
Inventors: 高史佐藤; 洋二西尾; 儀延中込
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 1998-03-12
Filing date: 1998-03-12
Publication date: 2007-01-24
Anticipated expiration: 2018-03-12
Also published as: JPH11261388A

Description

【０００１】
【発明の属する技術分野】
本発明は可変遅延回路に係り、特に、外部より入力された基準信号から、位相が異なる複数の基準信号を生成する場合に好適な可変遅延回路に関する。
【０００２】
【従来の技術】
高速なデータ伝送を行う装置では、伝送経路によるデータの伝播遅延時間がデータ伝送周期に対して無視できない値にまで大きくなってきている。このような場合には、データ受信装置に同時に到着すべき複数の並列データ信号が、伝播遅延時間差によって異なる位相で到着すると、データ取込みのウィンドウが減少し高周波数での動作が困難となる。このため、高速なデータ伝送が要求されるシステムでは、並列に送信すべきデータ間の経路を出来るだけ等長とするよう、データの伝送経路に注意を払ってレイアウト設計を行うようになってきている。
【０００３】
図２に、このような高速なデータ伝送速度が要求される装置の一例として電子計算機の簡略化した構成図を示す。近年、マイクロプロセッサ(ＭＰＵ)201の動作速度向上は著しく、これにともなって記憶装置202におけるデータ伝送速度の向上が求められている。特に、メモリ制御装置203と主記憶装置204を結ぶメモリバス205上のデータ信号は高速伝送が求められ、６４ビット等の広いビット幅を持つ並列データ伝送が行われている。高速動作のためには、並列に送信されるデータ信号の６４ビット間の伝播遅延時間のばらつきを低減して、データ取り込みの際に十分なウィンドウを確保できる必要がある。
【０００４】
このような並列データ信号間の伝播遅延時間のばらつきを低減するために、図３に示すような構成による並列データの伝送方法が、本発明者等により、別途提案されている。
【０００５】
これは、ドライバ301が送信する並列データ信号302,303,304,305がレシーバ306に同着するように、レシーバ306において、受信したデータ信号312,313,314,315とデータ取り込みに用いる基準信号CLK_Rとの位相の早遅を同着判定回路308を用いて比較し、ビット毎の位相比較結果を信号線309を通じてドライバ301の遅延制御回路310にフィードバックする。ドライバ301では、フィードバックされたビット毎の位相情報を用いて、可変遅延回路322,323,324,325の遅延量をそれぞれ変化させることにより、データ出力のタイミングを決めるラッチ回路332,333,334,335を起動する基準信号CLK_Dの位相を変えて、すべてのデータ信号302,303,304,305をレシーバ306に同時に到着させる。
【０００６】
この方法を用いれば、例えばドライバ301とレシーバ306を結ぶ伝送線路342,343,344,345の等長配線が困難で、配線長がそれぞれ異なっている場合にも、すべてのデータ信号をレシーバ306に同着させる制御が可能となり、高速な並列データ伝送を実現できる。
【０００７】
ここで可変遅延回路322−325は、データ出力のための周期的な基準信号CLK_Dを入力とし、レシーバ306の基準信号CLK_Rと周波数が等しく位相が異なる、複数のデータ出力タイミングを与える基準信号を作成する。それぞれのデータ出力タイミングは、遅延量制御回路310から与えられる制御信号341により独立に制御される。このとき、回路ブロック340は、全体で、可変遅延回路外部より与えられる周期入力信号CLK_Dを、制御信号341により決まる時間遅延させることによって独立に位相を調整可能なｎ本の出力信号を得る可変遅延回路であると見なすことが出来る。
【０００８】
可変遅延回路322,323,324,325の具体的な回路構成の一例を図４に示す。図４に示した可変遅延回路は、基準信号400を端子40から入力し、端子44に入力される制御信号404により決められる遅延量だけ位相を変化させて端子45へ出力する。参照符号401-1,401-2,…,401-sはそれぞれ単位遅延ブロックを示し、各単位遅延ブロックは、例えば、論理値反転素子（インバータ）の従属接続として実現できる。図４中の矩形41内に示した例では、２入力ＮＡＮＤ回路491の一方の入力端子492を電圧VDDに固定してインバータとして用いた回路と、インバータ493とを従属接続した構成を用いている。また、402-1,402-2,…,402-sは、単位遅延ブロックが出力する遅延した信号を、節点403に伝達させるスイッチである。
【０００９】
この可変遅延回路の例では、制御信号404によってスイッチ402-1から402-sの中のいずれか一つだけのスイッチを排他的に導通させて、節点403に出力する。導通させるスイッチの位置により、信号400が単位遅延ブロックを通過した段数分の遅延が生じ、可変遅延が実現できる。
【００１０】
ここで、スイッチは、図４中の円42内に示したように、例えば３-ステートインバータ495で実現できる。３-ステートインバータ495は、制御信号496が論理“Ｈ”の時には入力信号の論理値を反転して出力する通常のインバータとして機能し、制御線号496が論理“Ｌ”の時には、入力信号494によらず出力497を高インピーダンス(Ｈｉ−Ｚ)状態とするインバータである。
【００１１】
図４中では、制御信号404を１本として表したが、この例のスイッチを用いる場合には、制御信号は各スイッチに１本ずつ、計ｓ本必要である。これらの制御信号は、例えば遅延量制御回路310が持つ図示しない位相カウンタ値をデコードして出力される。いま、単位遅延ブロックを一段通過する遅延時間をτとし、単位遅延ブロックの段数ｓを１６とする。このときの、遅延時間と導通させるスイッチ番号の対応を、図５に示す。
【００１２】
なお、図４に示したような構成の可変遅延回路の従来例としては、特開平９−６４６２号公報等に記載されている。
【００１３】
【発明が解決しようとする課題】
図３に示した並列データ伝送方法によれば、複数の位相の異なる基準信号を得る回路ブロック340において、出力ビット毎の遅延量を独立に制御するためには、ドライバ301が並列に出力するデータ信号毎に上記図４に示した可変遅延回路を設けることになる。このため、回路ブロック340は、位相精度を一定とすると、位相を制御する出力ビット数に比例して可変遅延回路の規模が増大し、チップ面積が大きくなる。この様子を図６に具体的に示す。
【００１４】
図６は、クロック信号611を入力として、位相の異なる4ビットの信号出力621,622,623,624を得る例である。回路ブロック601,602,603,604は、図４における可変遅延回路と同一の構成となっている。こうした、出力信号毎に図４の回路を持たせる回路構成方法では、位相を制御する出力ビット数が増加するほど、可変遅延回路を構成する回路素子数が増加する。例えば、いま、単位遅延回路３２段分の遅延範囲を、４ビット出力に持たせると、回路ブロック601などの遅延回路列１つあたり６６ゲート、４ビット出力では、その４倍の２６４ゲートとなる。
【００１５】
このように遅延の調整範囲が増加するほど、また、位相を制御する出力信号数が増すほど回路規模が増大する。このために、例えば、単位遅延回路１段あたりの遅延量を増加させて遅延精度を犠牲にすることにより、回路規模を抑えるなどの工夫が取られていた。
【００１６】
そこで、本発明の目的は、位相の調整範囲を狭めることなく、かつ、位相調整の最小単位を増加させることなく、独立して位相を制御できる複数の基準信号を供給可能な、回路規模の小さい可変遅延回路を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る可変遅延回路は、位相調整範囲が異なる複数の遅延回路列を設け、位相調整範囲が最大である第１の遅延回路列に外部信号を入力し、第１の遅延回路列を除くその他第２の遅延回路列は、それぞれの位相調整可能範囲に対応して第１の遅延回路列に繰り返し設けられた端子から、制御信号により指定されるｎ通りの遅延量ｔdを超えない最大の遅延ｔ1を与える端子をそれぞれ選択して、遅延時間ｔ1だけ遅延した基準入力信号を第２の遅延回路列に独立に入力し、第２の遅延回路列では、上記遅延した周期入力信号を遅延時間(ｔd-ｔ1)だけ遅延させるように構成したことを特徴とするものである。
【００１８】
【発明の実施の形態】
以下、本発明に係る可変遅延回路の好適な実施形態について、図面を用いて説明する。
【００１９】
図１は、本発明の第１の実施形態を示す回路構成の一例であり、外部の基準信号を入力として位相の異なる４ビットのクロック信号を出力端子に生成する回路である。図１において参照符号100は入力端子を示し、この入力端子100に外部より入力されたクロック信号は、第１の遅延回路列101中の単位遅延回路101-1,101-2,…,101-sを順次伝播する。スイッチ列102,103,104,105中では、制御信号152,153,154,155によりそれぞれ1つだけのスイッチが導通状態となっていて、第１の遅延ブロック列101により遅延されたクロック信号を、出力クロック信号のビット数分設けられた第２の遅延回路列106,107,108,109に接続する。これら第２の遅延回路列により、クロック信号はさらに遅延して、スイッチ列116,117,118,119を通じて、それぞれクロック信号の出力端子136,137,138,139に到達する。ここで、スイッチ列116,117,118,119中でも、やはりそれぞれ１つだけのスイッチが排他的に導通状態となるように制御する。
【００２０】
スイッチ列102はスイッチ102-1,102-5,102-9,…から、スイッチ列103はスイッチ103-2,103-6,103-10,…から、スイッチ列104はスイッチ104-3,104-7,…から、スイッチ列105はスイッチ105-4,105-8,…,105-sからそれぞれ構成される。これらのスイッチは、例えば図４に示したものと同様に３-ステートインバータにより構成できる。これらスイッチ列を制御する信号152,153,154,155は、図中では１本の信号として記述したが、それぞれスイッチ数分だけのビット数を持つ。スイッチ列102,103,104,105内のスイッチの総数をｓ、スイッチ列あたりに含まれるスイッチ数をｓ／４とすると、制御信号152,153,154,155は、それぞれｓ／４ビットが必要であり、個々のスイッチと一対一に対応する。
【００２１】
いま、スイッチ列102により基準信号が伝達し、出力端子136に至る経路に着目する。制御信号152により、スイッチ102-1,102-5,102-9,…のいずれか一つだけが信号伝達を行う。各単位遅延回路101-1,101-2,…,101-sの遅延時間をτとすれば、スイッチを通じて第２の遅延回路列106に伝達される基準信号の遅延時間は、インバータ161の遅延時間を無視して、τ，５τ，９τ，…である。
【００２２】
また、第２の遅延回路列106に含まれる各単位遅延回路106-1,106-2,106-3の遅延時間をτとして、スイッチ列116のうちの一つだけが制御信号156により選択される。このとき、第２の遅延回路列106による基準信号の遅延時間は、スイッチ116-1,116-2,116-3,116-4の選択に対応してそれぞれ０，τ，２τ，３τのいずれかである。
【００２３】
第１の遅延回路列101と、第２の遅延回路列106での遅延量の組み合わせによって得られる総遅延量は、次のようになる。すなわち、第１の遅延回路列による遅延が、τのとき総遅延量はτ，２τ，３τ，４τのいずれか、５τのとき総遅延量は５τ，６τ，７τ，８τのいずれか、…、(ｓ−３)τのとき総遅延量は(ｓ−３)τ，(ｓ−２)τ，(ｓ−１)τ，ｓτのいずれかとなる。従って、クロック信号は、端子100より入力して端子136に出力されるまでに、τからｓτまで、τ刻みで任意の遅延量をとることが出来る。
【００２４】
同様にして、端子100より入力して端子137に出力される基準信号は、２τから(ｓ＋１)τまでの単位遅延回路を通過させることが可能であることがわかる。端子138,139に出力する信号が選択できる総遅延量は、それぞれ３τから(ｓ＋２)τ、および４τから(ｓ＋３)τである。したがって、各出力端子136,137,138,139での最大総遅延量と最小の総遅延量との差は、いずれも(ｓ−１)τである。いま、この差(ｓ−１)τが基準信号の周期を覆えるだけの十分大きな調整幅であるとすれば、図１に示した回路構成によって、τの精度で独立した任意の位相をもつ複数のクロックを生成出来ることがわかる。
【００２５】
図７は、スイッチ列を制御する信号152，156を生成する回路である。遅延量レジスタ700が４ビットであるとし、最下位ビットを701、最上位ビットを704とする。図１に示した回路構成において、第２の遅延回路列106が、下位２ビットの702，701に対応する（702，701）＝（“Ｈ”，“Ｈ”）の場合の遅延量が最小であり、（702，701）＝（“Ｌ”，“Ｌ”）のときに遅延量最大であるとすると、制御信号156は図７に示したように構成できる。ここで、信号156-1はスイッチ116-1を、信号156-2はスイッチ116-2を、信号156-3はスイッチ116-3を、信号156-4はスイッチ116-4をそれぞれ制御する。
【００２６】
全く同様に、第１の遅延回路列101は、上位２ビット704，703に対応する。（704，703）＝（“Ｈ”，“Ｈ”）の場合の遅延量が最小であり、（704，703）＝（“Ｌ”，“Ｌ”）のときに遅延量最大であるとすると、制御信号152も図７に示したように同様の回路で構成できる。ここで、信号152-1はスイッチ102-1を、信号152-2はスイッチ102-5を、信号152-3はスイッチ102-9を、信号152-4はスイッチ102-13（不図示）を制御する。
【００２７】
図１に示した本発明の可変遅延回路の構成と図６に示した従来の可変遅延回路の構成における回路素子数を比較すると、次のようになる。
【００２８】
ここでは、４出力信号に対し、１出力信号あたり３２段階に遅延調整を行うとする。図１に示した回路構成における第１の遅延回路列101のゲート数は、３３(単位遅延回路)×２(ゲート/単位遅延回路)＝６６ゲートである。第２の遅延回路列106−109のゲート数は同様に、４(単位遅延回路)×２(ゲート/単位遅延回路)×４(出力信号)＝３２ゲート。スイッチ列102−105，116−119とインバータのゲート数は、３２(第１のスイッチ)＋４(第２のスイッチ)×４(出力信号数)＋２(インバータ)×４(出力信号数)＝５６ゲートである。図１に示した回路構成のゲート数はこれらの総和であり、６６＋３２＋５６＝１５４ゲートである。
【００２９】
一方、従来構成である図６に示した回路構成では、単位遅延回路列のゲート数は３３(単位遅延回路)×２(ゲート／単位遅延回路)×４(出力信号)＝２６４ゲート、スイッチ列は３２(スイッチ数)×４(出力信号)＝１２８ゲート、インバータは４ゲートである。図６に示した可変遅延回路のゲート数はこれらの総和であり、２６４＋１２８＋４＝３９６ゲートである。したがって、この例では、本発明の回路構成を採用すれば、ゲート数を従来の半分以下に出来ることがわかる。
【００３０】
以上、出力すべき信号数ｎが４ビットであるとして説明を行ったが、出力する信号数ｎが多い場合にも、第２の遅延回路列をｎ個設けて、第１の遅延回路列のｎ個毎の単位遅延回路の出力をそれぞれ第２の遅延回路列の入力とすれば、図１に示した可変遅延回路と同様にしてτを単位として連続して遅延量を調整できるｎビットの出力を得る可変遅延回路が構成できる。
【００３１】
また、図１に示した例では、第１の遅延回路列で使用する単位遅延回路と、第２の遅延回路列で使用する単位遅延回路に、同一の回路を用いたが、各々の遅延回路列毎に、また、各遅延回路列内でも異なる単位遅延回路を用いて、調整信号と遅延量についての関係を変化させてもかまわない。例えば、第２の遅延回路列で使用する単位遅延回路の遅延量τ₂を、第１の遅延回路で使用する単位遅延回路の遅延量τ₁の半分の大きさ（τ₂×２＝τ₁）となるようにすることも可能である。但し、こうした構成で遅延量調整信号あたりの遅延量を一定にしたい場合には、第２の遅延回路列の単位遅延回路数ｎ₂を、第１の遅延回路列の単位遅延回路数ｎ₁の倍（ｎ₂／２＝ｎ₁）としておく必要が有る。
【００３２】
図１に示した実施形態では、単位遅延回路の遅延時間は、図４に示したように論理ゲート２段分の遅延時間となる。論理ゲート１段分の遅延時間は、使用する半導体プロセスにより決定されるから、論理ゲートを単位遅延回路に用いて単位遅延時間τを非常に小さくすることは困難である。
【００３３】
次に、論理ゲート２段分以下の精度で遅延時間の調整を行いたい場合の第２の実施形態について、図８を用いて説明する。例えば、単位遅延回路801-1,801-2,801-3,…等として、図８中で矩形810内に示したように、ＲＣ積分器を用いることができる。この場合には、単位遅延回路の通過によって信号の立上り／立下りの傾斜が緩やかになるため、何段かの単位遅延回路を通過する毎に、例えば同図中で円802内に示したように、インバータ２段を従属接続するバッファ802により信号の遷移時間を急峻にする。但し、信号の出力経路に依らずにバッファの通過数を一定に保ち、出力信号の遅延量調整単位をＲＣ積分器による遅延分とするように、スイッチ列102,103,104,105の前段において、バッファ803,804,…を挿入して、バッファを通過することによる遅延量を一定としておく。第２の遅延回路列806−809においても、第１の遅延回路列801と同様に単位遅延回路はＲＣ積分器を用いて作成できる。なお、図８において、図１に示した構成部分と同一の構成部分には、同一の参照符号を付してある。
【００３４】
図１に示した第１の実施形態と同様に遅延時間を計算すれば、図８に示した可変遅延回路での制御信号１ビットあたりの遅延時間の変化量は、常に単位遅延回路の遅延時間に等しいことがわかる。
【００３５】
図８に示した可変遅延回路では、ＲＣ積分器の時定数を変えることにより、位相制御が可能な遅延時間の最小値を、任意の値とすることが出来る。また、ＲＣ積分器の時定数は必ずしも固定とする必要はなく、例えば、抵抗の代わりにトランジスタを使用して抵抗値を可変とすることによって、位相制御が可能な遅延時間の最小値および位相調整範囲を、回路設計時に固定値として作り込まずに、可変遅延回路の動作時に決定することもできる。
【００３６】
図８に示した実施形態では、バッファ802と、バッファ列803,804,…内のバッファとを、完全に同一のバッファを用いて構成する例を示した。このときバッファ列803では、各バッファ間の出力が無負荷で接続されるために、バッファ間の接続ノードでの信号波形は、負荷として働く単位遅延回路801-1,801-2,801-3,…を持つノードと比較して、一般に急峻となる。すると、同じ数のバッファを通過しても、バッファ一段当たりの遅延時間が異なるために、経路によってバッファによる遅延が異なり、遅延時間の直線性を得にくくなる場合がある。
【００３７】
具体的には、３段のバッファ列803を通過する場合と、バッファ802およびバッファ列804からなる３段のバッファ列を通過する場合では、バッファ列803の方が波形が急峻となり、遅延時間が小さくなる。このため、バッファ列803を通る経路を用いる遅延量から、バッファ802およびバッファ列804を通る経路に切り替わる際の遅延量の差は、単位遅延回路801-2,801-3,…の単位遅延時間だけから得られる値よりも大きくなり、この可変遅延回路の遅延時間の変化特性での直線性が得にくくなる場合がある。
【００３８】
このような場合、図９(ａ)に示すように、第１の遅延回路列801内で使用するバッファ802と、バッファ列803,804,…で使用するバッファを変えればよい。具体的な例を示せば、バッファ903として図９(ｂ）,(ｃ)に示すように、第１の遅延回路列801上のバッファ802と、第１の遅延回路列801上にある単位遅延時間回路801-1,801-2,…に相当する負荷906や907を接続しておけばよい。
【００３９】
次に、本発明に係る可変遅延回路の第３の実施形態例について図１０および図１１を用いて説明する。図１０は、本発明の可変遅延回路を適用可能な従来の遅延式位相同期回路(ＤＬＬ：Delay Locked Loop )の構成を示すブロック図である。このＤＬＬ回路は、外部から供給される基準クロック信号1001と内部回路1006で使用する内部クロック信号1002を、ある一定の位相関係に保ち、他のＬＳＩ(Large Scale Integrated circuit: 大規模集積回路)のクロック信号と同期をとるための回路である。
【００４０】
図１０に示すように、ＤＬＬ回路は、外部から入力される基準クロック信号1001と内部回路1006で使用する内部クロック信号1002との位相差を検出する位相比較器1003と、位相比較器1003の位相差出力に応じて出力電圧を変化させるループフィルタ1004と、ループフィルタ1004の出力に応じて遅延量を変化させる可変遅延回路1005によって構成されている。この回路の動作については、特開平８−９７７１４号公報に詳細に記載されている。
【００４１】
このようなＤＬＬ回路を、異なるｎ通りの位相を持つクロック信号を必要とする内部回路1006に対して使用する場合、位相比較器1003、ループフィルタ1004、可変遅延回路1005をそれぞれｎ個設ける必要がある。この際、可変遅延回路1005として図６に示した従来の可変遅延回路601を用いると、面積が大きくなるという問題がある。なお、ＤＬＬ回路内の可変遅延回路1005として図６に示した従来の可変遅延回路601を用いる場合には、ループフィルタ1004として、位相比較器1003の出力信号に従って可変遅延回路601のスイッチ開閉位置を調整する機能を持たせればよい。
【００４２】
これに対して、本発明に係る可変遅延回路を上記ＤＬＬ回路に適用する場合は、図１１に示したような構成となる。図１１において、参照符号1103と1109はそれぞれ第１および第２の位相比較器であり、第１の位相比較器1103は外部から入力される基準クロック信号1101と内部回路1106で用いる第１の内部クロック信号1102との位相差を検出し、第２の位相比較器1102は基準クロック信号1101と第２の内部クロック信号との位相差を検出する。1104と1110は、それぞれ第１および第２の位相比較器1103と1109の出力信号に従って可変遅延回路1105のスイッチ開閉位置を調整する機能を持った第１および第２のループフィルタである。1105は第１の内部クロック信号1102と第2の内部クロック信号1108を発生するために共通に使用している図１または図８に示した本発明に係る可変遅延回路である。
【００４３】
本発明に係る可変遅延回路は、前述したように、複数の位相の異なる出力を得ることが出来るため、可変遅延回路をｎ個設けることなく、ｎ本の異なる位相を持つクロック信号を生成することができる。従って、本発明に係る可変遅延回路をＤＬＬ回路に適用することにより、複数の内部クロック信号を生成するＤＬＬ回路を、省面積で作成することが出来る。
【００４４】
以上、本発明に係る可変遅延回路の好適な実施形態例について説明したが、本発明は前記実施形態例に限定されることなく、本発明の精神を逸脱しない範囲内において種々の設計変更をなし得ることは勿論である。
【００４５】
【発明の効果】
前述した実施形態例から明らかなように、本発明によれば、第１の遅延回路列中で通過する単位遅延素子数と、第２の遅延回路列中で通過する単位遅延素子数の和により任意の遅延を与えることができ、かつ、第１の遅延回路列を複数の出力ビット間で共有できる。このために、位相の調整範囲を狭めることなく、かつ、位相調整の最小単位を増加させることなく、独立して位相を制御できる複数の基準信号を供給可能な回路規模が小さい可変遅延回路を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る可変遅延回路の一実施形態例を示す回路構成図である。
【図２】電子計算機の簡略化した一般的な構成を示すブロック図である。
【図３】並列ビット間の伝播遅延時間ばらつきを低減するための構成例を示すブロック図である。
【図４】従来の可変遅延回路の一構成例を示す回路図である。
【図５】図４に示した構成における遅延量と導通させるスイッチ番号の対応を示す図である。
【図６】図４に示した可変遅延回路を用いて構成した位相の異なる複数のクロック信号を生成するクロック生成回路図である。
【図７】図１に示したスイッチ列制御信号152,156の生成回路の構成例を示す回路図である。
【図８】本発明に係る可変遅延回路の別の実施形態例を示す回路構成図である。
【図９】図８に示した可変遅延回路の遅延時間の直線性の改良を図る場合の構成例を示す要部回路図である。
【図１０】ＤＬＬ回路の従来例を示すブロック図である。
【図１１】図１または図８の本発明に係る可変遅延回路を適用した場合のＤＬＬ回路の一構成例を示すブロック図である。
【符号の説明】
100…基準信号入力端子、101…第１の遅延回路列、101-i…第１の遅延回路列中の第ｉ番目の単位遅延回路、102,103,104,105…出力ビット毎のスイッチ列、102-i…スイッチ列102中の第ｉ番目のスイッチ、103-i…スイッチ列103中の第ｉ番目のスイッチ、104-i…スイッチ列104中の第ｉ番目のスイッチ、105-i…スイッチ列105中の第ｉ番目のスイッチ、106,107,108,109…第２の遅延回路列、116,117,118,119…第２の遅延回路列から出力信号を得るスイッチ列、136,137,138,139…遅延により位相を変化させた基準信号出力端子、801…第１の遅延回路列、801-i…第１の遅延回路列中の第ｉ番目の単位遅延回路、802…バッファ、803,804…バッファ列、806,807,808,809…第２の遅延回路列、1101…基準クロック信号、1102…第１の内部クロック信号、1103…第１の位相比較器、1104…第１のループフィルタ、1105…可変遅延回路、1106…内部回路、1108…第２の内部クロック信号、1109…第２の位相比較器、1110…第２のループフィルタ。

Claims

外部より与えられる基準入力信号を、制御信号により決まる時間遅延させることによって独立に位相を調整可能な自然数ｎ本の出力信号を得る可変遅延回路において、
外部信号を入力とし、位相調整可能範囲に対応して繰り返し設けられた複数の端子を有する第１の遅延回路列と、
位相調整範囲が第１の遅延回路よりも小さい第２の遅延回路列をｎ個と、
前記第１の遅延回路列に繰り返し設けられた端子の中から、制御信号により指定されるｎ通りの遅延量ｔdj(j=1〜n)を超えない最大の遅延ｔ1j(j=1〜n)を与える端子をそれぞれ選択して、遅延時間ｔ1j(j=1〜n)だけ遅延した基準入力信号を前記ｎ個の第２の遅延回路列に独立に入力する選択手段とを設け、
前記ｎ個の第２の遅延回路列の各列で、前記遅延した基準入力信号をそれぞれ遅延時間(ｔdj-ｔ1j)だけ遅延させて出力するように構成したことを特徴とする可変遅延回路。
前記選択手段は、n組のスイッチ列からなり、各スイッチ列内のスイッチは前記第２の遅延回路列に対応して前記制御信号により一つが導通状態となるように構成してなる請求項１に記載の可変遅延回路。
前記各スイッチ列を構成するスイッチは、３−ステートインバータからなる請求項２に記載の可変遅延回路。
前記第１の遅延回路列と前記ｎ個の第２の遅延回路列は、それぞれともに制御信号によって調整可能な遅延の最小単位を与える単位遅延回路を複数従属接続してなる請求項１に記載の可変遅延回路。
前記第１および第２の遅延回路列を構成する単位遅延回路は、論理値反転素子の直列接続または遅延配線からなる請求項４に記載の可変遅延回路。
前記第１および第２の遅延回路列を構成する単位遅延回路は、ＲＣ積分器からなる請求項４に記載の可変遅延回路。
前記ＲＣ積分器からなる単位遅延回路は、積分器の時定数を外部信号により制御可能に構成された請求項６に記載の可変遅延回路。
外部から入力される入力基準信号の遅延量を可変調整して内部回路で使用する複数の内部基準信号を出力する可変遅延回路と、前記入力基準信号と前記各内部基準信号との位相差をそれぞれ検出する複数の位相差比較器と、各位相差比較器の位相差出力を入力として前記可変遅延回路の各内部基準信号の遅延量を制御する複数のループフィルタとから構成された、前記入力基準信号と前記各内部基準信号を一定の位相関係に保持する遅延式位相同期（ＤＬＬ）回路において、前記可変遅延回路に請求項１〜７に記載のいずれかの可変遅延回路を用いたことを特徴とするＤＬＬ回路。