特許文献1のような2周波の出力を有する基準周波数発生装置において、10MHzの波形を分周器で分周して1Hzの波形を得るだけでは、回路の遅延の影響があるので、両波形のタイミング(例えば立上りや立下りのタイミング)を一致させることはできない。この点、特許文献1の構成ではそのような位相関係を調整する手段が開示されていないので、位相のタイミングが揃った2周波を得たいというユーザのニーズに応えることができなかった。
なお、特許文献1の構成で、例えば分周器の前段、後段の少なくとも何れかに遅延量可変型の遅延回路を配置して、オシロスコープ、ユニバーサルカウンタ等の測定器を用いながら遅延量を調整することで、両波形のタイミングを一致させることができると考えられる。しかしながら、そのように基準周波数発生装置側で出力波形の位相を調整できたとしても、基準周波数発生装置とシステム機器とを繋ぐケーブルの遅延や、システム機器内での遅延の影響があるので、ユーザ側のシステムで位相が揃った2周波の信号が得られるとは限らない。従って、ユーザは結局、2つの波形のタイミング差をシステム機器の内部で何らかの方法で補正するか、システム内でタイミングの一致を要する箇所に測定器を接続して基準周波数発生装置の側を再調整する必要があり、少なくない手間を要することになる。また、いったん調整が完了しても、機器の経年変化、環境変化、機器及びケーブルの交換等が生じた場合は調整を再度行う必要があり、メンテナンスコストが増大する原因となってしまう。
本発明は以上の事情に鑑みてされたものであり、その目的は、ユーザ側装置において波形位相の特定のタイミング同士が一致した2つの信号を容易に得ることが可能な基準周波数発生装置を提供することにある。
課題を解決するための手段及び効果
本発明の解決しようとする課題は以上の如くであり、次にこの課題を解決するための手段とその効果を説明する。
本発明の観点によれば、以下の構成の基準周波数発生装置が提供される。即ち、この基準周波数発生装置は、第1出力端子と、第2出力端子と、第1入力端子と、第2入力端子と、第2波形時間差測定部と、波形間時間差測定部と、制御部と、を備える。前記第1出力端子は、一定の周波数である第1出力波形を出力する。前記第2出力端子は、前記第1出力波形の周波数の整数分の1の周波数である第2出力波形を出力する。前記第1入力端子には、前記第1出力端子からユーザ側装置に出力された後に戻された信号が第1入力波形として入力される。前記第2入力端子には、前記第2出力端子から前記ユーザ側装置に出力された後に戻された信号が第2入力波形として入力される。前記第2波形時間差測定部は、前記第1出力端子から出力される前記第1出力波形における特定の波形位相タイミングと、前記第2出力端子から出力される前記第2出力波形における特定の波形位相タイミングと、が一致した状態である基準状態で、前記第2出力波形の特定の波形位相タイミングに対して前記第2入力波形の特定の波形位相タイミングが遅れている時間差である第2波形時間差を測定する。前記波形間時間差測定部は、前記基準状態で、前記第2入力波形の特定の波形位相タイミングに対して前記第1入力波形の特定の波形位相タイミングがズレている時間差である波形間時間差を測定する。前記制御部は、前記第2出力端子から出力される前記第2出力波形の位相を、前記基準状態から前記第2波形時間差の半分の時間だけ早めた状態とするとともに、前記第1出力端子から出力される第1出力波形の位相を、前記基準状態から、前記第2波形時間差の半分に前記波形間時間差の半分を加算又は減算した時間だけ早めた状態とするタイミング調整制御を行う。
これにより、ユーザ側装置において、位相の特定のタイミング同士が一致した2周波の信号を、測定器等を用いた煩雑な調整作業を要することなく得ることができる。
前記の基準周波数発生装置においては、前記基準状態において、ユーザシステムの基準である1秒と、前記第1出力端子から出力される前記第1出力波形における特定の波形位相タイミングと、前記第2出力端子から出力される前記第2出力波形における特定の波形位相タイミングとが、互いに一致していることが好ましい。
これにより、ユーザ側装置において、ユーザシステムの基準である1秒、例えば協定世界時の1秒にロックし、位相の特定のタイミング同士が一致した2周波の信号を容易に得ることができる。
前記の基準周波数発生装置においては、以下の構成とすることが好ましい。即ち、この基準周波数発生装置は同期回路を備える。前記同期回路が有するループの入力段の前段及び当該ループ中のうち少なくとも何れか一方に、遅延発生器が配置される。前記タイミング調整制御は、前記遅延発生器の遅延量を変更する制御を含む。
これにより、出力波形の位相の調整を簡素な構成で行うことができる。
前記の基準周波数発生装置においては、以下の構成とすることが好ましい。即ち、この基準周波数発生装置は同期回路を備える。前記同期回路が有するループと、前記第1出力端子及び前記第2出力端子のうち何れか一方と、の間に遅延発生器が配置される。前記タイミング調整制御は、前記遅延発生器の遅延量を変更する制御を含む。
これにより、出力波形の位相の調整を簡素な構成で行うことができる。
前記の基準周波数発生装置においては、前記制御部は、前記タイミング調整制御を、前記ユーザ側装置を検知したときに自動的に行うことが好ましい。
これにより、特別な操作等を要することなく、ユーザ側装置で位相のタイミングが揃った2周波を容易に得ることができる。
前記の基準周波数発生装置においては、前記制御部は、前記タイミング調整制御を行った後、前記第2波形時間差測定部で測定される第2波形時間差及び前記波形間時間差測定部で測定される波形間時間差に応じて、前記第1出力波形及び前記第2出力波形の位相を再調整するタイミング再調整制御を行うことが可能であることが好ましい。
これにより、いったん出力波形の位相を調整してユーザ側装置で位相のタイミングが正確に一致した状態となった後も、タイミング再調整制御を行うことで、ユーザ側装置で位相のタイミングが揃った状態を安定して継続することができる。
前記の基準周波数発生装置においては、以下の構成とすることが好ましい。即ち、この基準周波数発生装置は、操作部を備える。前記制御部は、前記操作部に対して所定の操作がされると、前記第1出力波形及び前記第2出力波形の位相を調整する制御を行う。
これにより、ユーザが希望するときに、ユーザ側装置で位相のタイミングが揃った2周波の波形を得ることができる。
前記の基準周波数発生装置においては、以下の構成とすることが好ましい。即ち、この基準周波数発生装置は、操作入力部を備える。前記制御部は、前記操作入力部に接続された外部機器に対して所定の操作がされると、前記第1出力波形及び前記第2出力波形の位相を調整する制御を行う。
これにより、ユーザが希望するときに、ユーザ側装置で位相のタイミングが揃った2周波の波形を得ることができる。
前記の基準周波数発生装置においては、前記制御部は、所定時間ごとに、前記第1出力波形及び前記第2出力波形の位相を調整する制御が可能であることが好ましい。
これにより、出力波形の位相を定期的に調整することで、ユーザ側装置やケーブルの経時変化、環境変化等にかかわらず、より長期間にわたって安定した信号をユーザ側装置に供給することができる。
前記の基準周波数発生装置においては、前記第1出力波形及び前記第2出力波形の位相を調整するために必要なパラメータを外部機器へ出力可能に構成されていることが好ましい。
これにより、外部機器との間で波形の位相制御のためのパラメータを共有できるので、例えば複数の基準周波数発生装置を連携させる運用等が容易になる。
前記の基準周波数発生装置においては、前記ユーザ側装置から入力される前記第1入力波形及び前記第2入力波形を監視し、異常がある場合にはその旨を知らせる異常監視部を備えることが好ましい。
これにより、ユーザ側装置の異常を第1入力波形及び第2入力波形によって適切に検知し、ユーザに素早い対応を促すことができる。
次に、図面を参照して本発明の実施の形態を説明する。図1は、本発明の一実施形態に係る基準周波数発生装置51の電気的な構成を示すブロック図である。図2はタイミング調整制御前の波形の様子を示す図、図3はタイミング調整制御後の波形の様子を示す図である。
図1に示す基準周波数発生装置51は、ユーザ側装置52の利用に供するために、当該ユーザ側装置52に対して高精度の基準信号(互いに異なる2つの周波数の信号)を出力可能に構成されている。この基準周波数発生装置51は、それぞれの周波数の信号をユーザ側装置52に出力するための2つの出力端子1,2と、当該2つの周波数信号をユーザ側装置52から戻して入力するための2つの入力端子11,12と、を備えている。
本実施形態の基準周波数発生装置51は、第1出力端子1から10MHzの信号を出力するとともに、第2出力端子2から(前記第1出力端子1の信号を分周した)1Hzの信号を出力するように構成されている。また、基準周波数発生装置51の第1入力端子11には、前記第1出力端子1からユーザ側装置52を経て戻された10MHzの信号が入力されるとともに、第2入力端子12には、前記第2出力端子2からユーザ側装置52を経て戻された1Hzの信号が入力される。
ユーザ側装置52は、例えば携帯電話や地上波デジタル放送の無線通信基地局として構成されている。このユーザ側装置52には、基準周波数発生装置51の出力端子1,2から2周波の信号が供給される。また、ユーザ側装置52は、入力された2つの周波数の基準信号を、基準周波数発生装置51の入力端子11,12へそれぞれ出力して戻すことができるように構成されている。また、ユーザ側装置52の設計にあたっては、入力された2つの波形をできるだけ短い遅延で基準周波数発生装置51側へ戻すように配慮されている。
図1の矢印で示すように、基準周波数発生装置51とユーザ側装置52との間は、10MHzと1Hzの信号をそれぞれやり取りできるように、往路2本、復路2本の計4本のケーブルで接続されている。このケーブルとしては、その遅延量が4本とも等しくなるように予め調整されたものが用いられている。
以上の構成で、2つの入力端子11,12には、10MHzと1Hzのそれぞれの信号出力(2つの出力波形)より所定の時間だけ遅延した信号が印加されることになる。この遅延時間は、前記ケーブルの往復分の遅延時間と、ユーザ側装置52が有する遅延時間とを加算したものに等しくなる。第1出力端子1から第1入力端子11に至るまでの信号の遅延を図1の符号61に、第2出力端子2から第2入力端子12に至るまでの信号の遅延を符号62に、それぞれ示す。なお、これらの遅延61,62は、図面ではユーザ側装置52の内部に描かれているが、ケーブルの往復分の遅延と、ユーザ側装置52が有する遅延と、をまとめて1つの図形で表現したものである。
これらの遅延61,62の大きさは、ユーザ側装置52の構成等に応じて種々変化する。また、基準周波数発生装置51から出力される10MHzと1Hzの2種類の信号はユーザ側装置52において異なる経路を通過するのが通常であるので、2つの遅延61,62の量は異なる場合が殆どである。
次に、基準周波数発生装置51の電気的な構成について説明する。この基準周波数発生装置51は、GPS受信機21と、位相ロックループ回路(PLL回路、同期回路)22と、遅延発生器36と、第1遅延量測定器(第2波形時間差測定部)23と、第2遅延量測定器(波形間時間差測定部)24と、CPU(制御部、異常監視部)25と、操作パネル(操作部)41と、情報入出力端子(操作入力部)42と、を備えている。
GPS受信機21には、図示しないGPSアンテナが接続されている。GPS受信機21は、GPSアンテナで受信した測位用信号に基づいて測位計算を行い、これに基づいて、1秒に1回のパルス信号(1PPS)を生成する。このパルス信号は協定世界時(UTC)の1秒に正確に同期するように適宜較正されたものであり、ユーザ側装置52の内部で基準タイミング信号(リファレンス信号)として用いられる。このGPS受信機21が出力する1PPSの信号は、PLL回路22の入力段としての前記位相比較器31に入力される。
PLL回路22は、位相比較器31と、ループフィルタ32と、電圧制御発振器33と、遅延発生器34と、N分周器35と、を備えている。
位相比較器31は、上記1PPSの信号と、電圧制御発振器33から出力される信号を遅延発生器34で遅延させてN分周器35で分周した位相比較用信号と、の位相差を検出する。そして位相比較器31は、検出された位相差を表す信号(位相差信号)を生成して、ループフィルタ32に出力する。
ループフィルタ32はローパスフィルタ等により構成されており、位相差信号の電圧レベルを時間的に平均化することにより制御電圧信号を生成する。ループフィルタ32が生成した制御電圧信号は、電圧制御発振器33に入力される。
電圧制御発振器33は、例えばルビジウム発振器として構成されており、ループフィルタ32から入力される制御電圧信号に応じて変化する周波数の信号を出力する。本実施形態では、PLL回路22がGPS受信機21からの1PPS信号にロックした状態では、電圧制御発振器33の出力信号の周波数が10MHzとなるように制御される。電圧制御発振器33が出力する信号波形は、第1出力端子1からユーザ側装置52へ出力される。また、電圧制御発振器33の出力信号は遅延発生器34にも入力される。
遅延発生器(第1遅延発生器)34は、電圧制御発振器33から入力された信号に対して遅れを有する信号を生成し、N分周器35に出力する。電圧制御発振器33から入力される信号に対する第1遅延発生器34の出力信号の遅れ時間(遅延量)は、CPU25からの制御信号に基づいて適宜変更可能になっている。この第1遅延発生器34としては、様々な構成のものを採用することができる。例えば、電圧制御発振器33の出力波形が正弦波である場合、第1遅延発生器34としてはコンパレータを採用でき、遅延量の変更はコンパレータの閾値の変更で実現することができる。また、コンパレータ以外にも、例えばシフトレジスタ、ディレイライン等を第1遅延発生器34として用い、遅延量が様々に異なる複数の出力から1つをセレクタで選択することにより遅延量の変更を実現することもできる。更には、上記のようにハードウェアにより遅延を実現することに代えて、ソフトウェアによって遅延を実現することもできる。
N分周器35は、第1遅延発生器34から入力される10MHzの信号を分周して、1Hzの信号を生成する。従って、N分周器35の分周比は1/10000000である(N=10000000)。N分周器35が出力する信号は、位相比較器31に位相比較用信号として入力されるとともに、遅延発生器36に入力される。
ここで、上記PLL回路22がGPS受信機21からの1PPS信号にロックした状態で、CPU25の制御により、第1遅延発生器34の遅延量が僅かに増大した場合を考える。この場合、第1遅延発生器34から出力される信号が当初よりも若干遅れるので、N分周器35で分周されて位相比較器31に入力される位相比較信号もその分だけ遅れ、GPS受信機21からの1PPS信号との間に位相ズレが生じる。これにより、位相比較器31が出力する位相差信号が変化するので、ループフィルタ32を介して電圧制御発振器33に入力される制御電圧信号が変化する。従って、電圧制御発振器33は、第1遅延発生器34による遅延増大分を相殺するように発振の位相を僅かに早めることで上記位相ズレをゼロに戻すように動作し、これにより、再び1PPS信号へのロックが実現される。以上のように、第1遅延発生器34の遅延量を増大させることで、電圧制御発振器33の出力波形(即ち、第1出力端子1から出力される10MHzの出力波形)の位相を早めることができる。
遅延発生器(第2遅延発生器)36は、PLL回路22のPLLループと第2出力端子2との間に配置されており、N分周器35から入力された信号に対して遅れを有する信号を生成する。この遅延発生器36からの出力波形は、第2出力端子2から1Hzの波形として出力される。また、遅延発生器36からの出力波形は第1遅延量測定器23にも入力される。
この第2遅延発生器36も第1遅延発生器34と同様に、N分周器35から入力される信号に対する出力信号の遅れ時間は、CPU25からの制御信号に基づいて適宜変更可能になっている。従って、第2遅延発生器36の遅延量を減少させることにより、当該第2遅延発生器36の出力波形(即ち、第2出力端子2から出力される1Hzの出力波形)の位相を早めることができる。第2遅延発生器36としては、例えばシフトレジスタ、ディレイライン等、適宜の構成を採用することができる。
第1遅延量測定器23は、第2入力端子12から入力される1Hzの波形の立上りタイミングと、第2遅延発生器36から入力される1Hzの波形(第2出力端子2から出力される1Hzの波形)の立上りタイミングと、の時間差を測定する。そして、第1遅延量測定器23は、得られた時間差に対応する信号をCPU25に出力する。なお、本実施形態において「波形の立上りタイミング」とは、信号がLレベルからHレベルへ遷移するときに、LとHの中央のレベルを通過するタイミングを意味する。
第2遅延量測定器24は、第1入力端子11から入力される10MHzの波形の立上りタイミングと、第2入力端子12から入力される1Hzの波形の立上りタイミングと、の時間差を測定する。そして、第2遅延量測定器24は、得られた時間差に対応する信号をCPU25に出力する。なお、本実施形態では第2遅延量測定器24が10MHzの波形と1Hzの波形の間で時間差を測定するので、10MHzの波形同士の時間差を測定する場合よりも容易な制御で測定を行うことができる。
なお、遅延量測定器23,24による遅延量の測定方法としては、積分回路等によってアナログ量を比較する方法や、サンプリング又はタイムデジタイザ(TDC)等によってデジタル量を比較する方法等、様々なものを採用することができる。
CPU25は、2つの遅延量測定器23,24からの出力信号に基づき、ユーザ側装置52側で得られる10MHz波形及び1Hz波形の立上りタイミングがUTCの1秒にそれぞれ正確に同期するように、2つの遅延発生器34,36をそれぞれ制御する。なお、この制御(タイミング調整制御)の詳細については後述する。
操作パネル41は、基準周波数発生装置51が備える筐体に配置されており、各種のボタンやスイッチを備える。ユーザは、この操作パネル41を操作することにより、基準周波数発生装置51に各種の指令を与えることができる。また、操作パネル41は、基準周波数発生装置51の状態を表示するための液晶ディスプレイ及びLEDランプ等を備えている。操作パネル41はCPU25に電気的に接続されており、CPU25は操作パネル41の操作に応じて各種制御を行う。また、CPU25は、基準周波数発生装置51の異常やユーザ側装置52の異常を検出した場合には、その旨を例えば操作パネル41のディスプレイに表示することでユーザに知らせることができる。
情報入出力端子42はCPU25に接続されており、各種の情報を出力できるように構成されている。CPU25は、第1遅延量測定器23及び第2遅延量測定器24に設定する遅延量等のパラメータを、前記情報入出力端子42を介して図略の外部機器(例えば、パーソナルコンピュータ)に出力することができる。また、ユーザは、当該外部機器に適宜のコマンドを入力することにより、CPU25に対して様々な指示を与えることができる。
次に、上記タイミング調整制御について説明する。図2(a)〜図2(c)には、タイミング調整制御を行う前の基準周波数発生装置51及びユーザ側装置52における波形の様子が示され、図3(a)〜図3(c)には、タイミング調整制御後の波形の様子が示されている。
先ず、基準周波数発生装置51の工場出荷時においては、GPS受信機21から得られる1PPSの信号にPLL回路22がロックしている状態で、出力端子1,2から出力される10MHzの波形と1Hzの波形の立上りタイミングが互いに正確に一致し、かつUTCの1秒に同期するように、遅延発生器34,36の設定を調整しておく。なお、このタイミング調整の方法としては、オシロスコープやユニバーサルカウンタを用いる方法等、適宜の方法を採用することができる。
この結果、基準周波数発生装置51がGPS受信機21からの1PPS信号にPLLロックすると、当初は図2(a)に示すように、出力端子1,2から出力される10MHz及び1Hzの波形は何れも、その立上りタイミングがUTCの1秒に正確に一致した状態となる。なお、以下の説明では、この状態を基準状態と称する場合がある。
この状態の基準周波数発生装置51を前述の4本のケーブルを介してユーザ側装置52に接続すると、図2(a)の出力波形が出力端子1,2からユーザ側装置52にケーブルを介してそれぞれ入力される。そして、ユーザ側装置52で得られる2種類の波形のうち1Hzの波形に着目すると、その立上りタイミングは図2(b)に示すようにUTCの1秒から一定時間だけ遅れると考えられ、この遅延時間をTaとする。この遅延時間Taは、ケーブルの片道分の遅延と、ユーザ側装置52が有する遅延の一部と、を含んでいる。
また、ユーザ側装置52で得られる10MHzの波形の立上りタイミングは、上記のようにUTCの1秒から遅延時間Taだけ遅れている1Hzの波形の立上りタイミングに対して、一定のズレを有することになる。このタイミングのズレは、1Hzの波形の立上りタイミングから10MHzの波形の立上りタイミングまでの時間として表すことができる。この時間(以下、追加遅延時間と称する)Tbは、ユーザ側装置52内で2種類の信号が通過する経路差に起因するものである。
そして、ユーザ側装置52から基準周波数発生装置51の入力端子11,12へ入力される信号が図2(c)に示される。2種類の波形のうち1Hzの波形に着目すると、その立上りタイミングは、図2(c)に示すようにUTCの1秒から一定時間だけ遅れると考えられ、この遅延時間をTcとする。この遅延時間Tcは、ケーブルの往復分の遅延と、ユーザ側装置52が有する遅延の全部と、を含んでいる。
また、10MHzの波形に着目すると、その立上りタイミングは、上記のようにUTCの1秒から遅延時間Tcだけ遅れている1Hzの波形の立上りタイミングに対して、一定のズレを有することになる。このタイミングのズレは、図2(b)の場合と同様に、1Hzの波形の立上りタイミングから10MHzの波形の立上りタイミングまでの時間として表すことができる。この時間(以下、追加遅延時間と称する)Tdは、ユーザ側装置52内で2種類の信号が通過する経路差に起因するものである。
基準周波数発生装置51は、ユーザ側装置52の内部で得られる波形に関する遅延時間Ta及び追加遅延時間Tbを直接知ることはできない。しかしながら、ユーザ側装置52から戻された信号に関しては、遅延時間Tcを第1遅延量測定器23で、追加遅延時間Tdを第2遅延量測定器24で、それぞれ測定することができる。なお、以下の説明では、遅延時間Tcを「1Hz波形時間差」(第2波形時間差)と称し、追加遅延時間Tdを「1Hz波形−10MHz波形間時間差」(波形間時間差)と称することがある。
CPU25は、10MHzの波形の立上りタイミングと1Hzの波形の立上りタイミングを図2(a)のようにUTCの1秒に一致させた状態とした上で、2つの入力端子11,12から波形が入力されているか否かを調べる。CPU25は、波形の入力が検出された場合、ユーザ側装置52を検知したものとしてタイミング調整制御を開始する。ただし、ユーザ側装置52を検知して自動的に行うこととせずに、ユーザが操作パネル41(あるいは、情報入出力端子42に接続された外部機器)に対して所定の操作を行った場合に、タイミング調整制御を行うこともできる。
タイミング調整制御は、以下の手順で行う。即ち、CPU25は、2つの遅延量測定器23,24から入力される信号に基づいて、第1遅延発生器34による遅延量をTe+Tfだけ増大させるように制御する。なお、Teは前記遅延時間Tcの半分の値であり、Tfは前記追加遅延時間Tdの半分の値である(Te=Tc/2、Tf=Td/2)。これにより、電圧制御発振器33の出力波形(即ち、第1出力端子1から出力される10MHzの出力波形)は、図3(a)に示すようにUTCの1秒からTe+Tfだけ早められる。また、CPU25は、第2遅延発生器36による遅延量をTeだけ減少させるように制御する。これにより、第2出力端子2から出力される1Hzの波形は、図3(a)に示すようにUTCの1秒からTeだけ早められる。
上記の2つの遅延発生器34,36の制御を同時に行うことにより、図3(a)に示すように、第1出力端子1から出力される10MHzの波形はUTC1秒より位相がTe+Tfだけ早められ、第2出力端子2から出力される1Hzの波形はUTC1秒より位相がTeだけ早められる。ここで、前記ケーブルは4本とも遅延量が揃っているので、ユーザ側装置52の有する遅延量が十分に短ければ、Teは前述の図2(b)における遅延時間Taに等しく、Tfは追加遅延時間Tbに等しいということができる(Te=Ta、Tf=Tb)。従って、上記した基準周波数発生装置51によるタイミング調整制御(図3(a))は、図2(b)で示す遅延時間Ta及び追加遅延時間Tbをキャンセルするように、出力端子1,2からの出力波形のタイミングを早める制御ということができる。
これにより、ユーザ側装置52で得られる波形は、図3(b)に示すように、10MHz及び1Hzの何れも、波形の立上りタイミングがUTCの1秒に正確に同期する。即ち、ユーザ側装置52側から見れば、UTCの1PPSにロックし、かつ立上りタイミングの一致した2つの信号が容易に得られることになる。
ただし、第1遅延発生器34における遅延量は、Te+Tfだけ増大させることに限定されない。即ち、Te+Tfが10MHzの1周期分以上である場合は、1周期未満の端数に相当する分だけ遅延量を増大させれば十分である。また、遅延量を増大させる代わりに減少させる制御によっても、減少量を適切に設定すれば、図3(a)に示す状態を実現することができる。要は、図2(a)の状態よりもTe+Tfだけ位相が早められた波形を結果的に実現できれば良い。
上記タイミング調整制御の影響により、ユーザ側装置52から基準周波数発生装置51に戻される信号も、図3(c)のように位相が早められた状態となる。ここで、CPU25は、入力端子11,12から入力される波形を上記タイミング調整制御の後も監視することで、2つの遅延量測定器23,24で得られた遅延量に基づいて、2つの遅延発生器34,36の遅延量をそれぞれ制御することができる。
具体的には、第1遅延量測定器23では、第2出力端子2から出力する1Hz波形(図3(a))の立上りタイミングと、第2入力端子12から入力される1Hz波形(図3(c))の立上りタイミングと、の時間差Tgを測定することができる。また、第2遅延量測定器24では、第2入力端子12から入力される1Hz波形の立上りタイミングと、第1入力端子11から入力される10MHzの立上りタイミングと、の時間差Tdxを測定することができる。従って、CPU25は、これらの時間差に基づいてTe及びTfの値を再計算し、図2(a)の状態からの遅延発生器34の遅延増大量としてTe+Tfを、遅延発生器36の遅延減少量としてTeを、それぞれ設定する。
以上に説明したタイミングの再調整により、ユーザ側装置52としては、環境の変化や装置の経年変化にもかかわらず、UTCの1PPSにロックした、立上りタイミングの揃った2つの周波数の信号を長期間にわたって安定的に得ることができる。なお、このタイミングの再調整制御は、操作パネル41の操作に応じて行っても良いし、所定時間が経過するごとに定期的に行っても良い。
また、入力端子11,12から得られる入力波形の監視は、タイミングの再調整のほか、ユーザ側装置52での異常発生の検知のために用いることができる。即ち、例えば2つの入力波形の位相に通常では考えられない変動が現れた場合、ユーザ側装置52の故障等の異常が疑われるので、CPU25は、操作パネル41のディスプレイ等に異常を検知した旨を表示する。これにより、ユーザに対して早期の対応を促すことができる。
なお、上記の例では、図2(c)において10MHzの入力波形の立上りタイミングが、1Hzの入力波形の立上りタイミングよりも時間Tdだけ更に遅れている場合(遅れ側にズレている場合)で説明している。しかしながら、10MHzの入力波形の立上りタイミングが、1Hzの入力波形の立上りタイミングより早くなる場合(進み側にズレる場合)も考えられる。この場合は、進み側のズレ時間をTdとしたときに、第1出力端子1から出力される10MHz波形の位相を、図2(a)の基準状態からTe−Tf(ただし、Tf=Td/2)だけ早めるように制御すれば良い。
以上に説明したように、本実施形態の基準周波数発生装置51は、第1出力端子1と、第2出力端子2と、第1入力端子11と、第2入力端子12と、第1遅延量測定器23と、第2遅延量測定器24と、CPU25と、を備える。第1出力端子1は、10MHzの波形を出力する。第2出力端子2は、(10MHzの1/10000000の周波数である)1Hzの波形を出力する。第1入力端子11には、第1出力端子1からユーザ側装置52に出力された後に戻された10MHzの波形が入力される。第2入力端子12には、第2出力端子2からユーザ側装置52に出力された後に戻された1Hzの波形が入力される。第1遅延量測定器23は、図2(a)に示すような、第1出力端子1から出力される10MHzの波形(10MHz出力波形)における立上りタイミングと、第2出力端子2から出力される1Hzの波形(1Hz出力波形)における立上りタイミングと、が一致した状態である基準状態で、当該1Hz出力波形の立上りタイミングに対して、第2入力端子12に入力される1Hzの波形(1Hz入力波形)の立上りタイミングが遅れている時間差である1Hz波形時間差Tcを測定する。第2遅延量測定器24は、図2(a)に示す基準状態で、1Hz入力波形の立上りタイミングに対して、第1入力端子11に入力される10MHzの波形(10MHz入力波形)の立上りタイミングがズレている時間差である1Hz波形−10MHz波形間時間差Tdを測定する。そして、CPU25は、図3(a)のように、第2出力端子2から出力される1Hz波形の位相を、前記基準状態から1Hz波形時間差Tcの半分の時間(Te)だけ早めた状態とするとともに、第1出力端子1から出力される10MHz波形の位相を、前記基準状態から、1Hz波形時間差Tcの半分に1Hz波形−10MHz波形間時間差Tdの半分を加算又は減算した時間(Te+Tf又はTe−Tf)だけ早めた状態とするタイミング調整制御を行う。
これにより、ユーザ側装置52において、位相の立上りタイミング同士が一致した10MHzと1Hzの信号を、測定器等を用いた煩雑な調整作業を要することなく得ることができる。
また、本実施形態の基準周波数発生装置51においては、前記基準状態(図2(a))において、UTCの1秒と、10MHz出力波形の立上りタイミングと、1Hz出力波形における立上りタイミングとが、互いに一致している。
これにより、ユーザ側装置52において、UTCの1秒にロックし、位相の立上りタイミング同士が一致した10MHzと1Hzの信号を容易に得ることができる。
また、本実施形態の基準周波数発生装置51はPLL回路22を備えるとともに、PLL回路22のPLLループには第1遅延発生器34が配置されている。そして、前記タイミング調整制御は、前記第1遅延発生器34の遅延量を変更する制御を含んでいる。
これにより、出力端子1,2から出力される10MHz及び1Hzの出力波形の位相を簡素な構成で調整することができる。
また、本実施形態の基準周波数発生装置51においては、前記PLL回路22のPLLループと、第2出力端子2と、の間には、第2遅延発生器36が配置されている。そして、前記タイミング調整制御は、前記第2遅延発生器36の遅延量を変更する制御を含んでいる。
これにより、第2出力端子2から出力される1Hz波形の位相を簡素な構成で調整することができる。
また、本実施形態の基準周波数発生装置51においては、CPU25は、前記タイミング調整制御を、ユーザ側装置52を検知したときに自動的に行っている。
これにより、特別な操作等を要することなく、立上りタイミングが揃った10MHzと1Hzの波形をユーザ側装置52で容易に得ることができる。
また、本実施形態の基準周波数発生装置51においては、CPU25は、前記タイミング調整制御を行った後、第1遅延量測定器23で測定される1Hz波形時間差Tg及び第2遅延量測定器24で測定される1Hz波形−10MHz波形間時間差Tdxに応じて、10MHz出力波形及び1Hz出力波形の位相を再調整するタイミング再調整制御を行うように構成されている。
これにより、いったん出力波形の位相を調整してユーザ側装置52で位相のタイミングが正確に一致した状態となった後も、タイミング再調整制御を行うことで、ユーザ側装置52で波形の立上りタイミングが揃っている状態を安定して継続することができる。
また、本実施形態の基準周波数発生装置51は操作パネル41を備える。CPU25は、操作パネル41(あるいは、情報入出力端子42に接続された外部機器)に対して所定の操作がされると、10MHz出力波形及び1Hz出力波形の位相を調整する制御を行う。
これにより、ユーザが希望したときに、立上りタイミングが揃った10MHzと1Hzの波形をユーザ側装置52で得ることができる。
また、本実施形態の基準周波数発生装置51において、CPU25は、所定時間ごとに、10MHz出力波形及び1Hz出力波形の位相を調整する制御を行うことができる。
これにより、出力波形の位相を定期的に調整することで、ユーザ側装置52やケーブルの経時変化、環境変化等にかかわらず、より長期間にわたって安定した信号をユーザ側装置52に供給することができる。
また、本実施形態の基準周波数発生装置51においては、前記第1出力波形及び前記第2出力波形の位相を調整するために必要なパラメータ(具体的には、Te及びTf)を、情報入出力端子42を介して外部機器へ出力可能に構成されている。
これにより、外部機器との間で波形の位相制御のためのパラメータを共有できるので、例えば複数の基準周波数発生装置を連携させる運用等が容易になる。
また、本実施形態の基準周波数発生装置51においては、CPU25は、ユーザ側装置52から入力される10MHz波形及び1Hz波形を監視し、異常がある場合にはその旨を操作パネル41の表示等で知らせるように構成されている。
これにより、ユーザ側装置52の異常を2つの入力波形に基づいて適切に検知し、ユーザに素早い対応を促すことができる。
以上に本発明の好適な実施の形態及び変形例を説明したが、上記の構成は例えば以下のように変更することができる。
電圧制御発振器33の周波数は10MHzとすることに限らず、ユーザが要求する信号周波数に応じて別の周波数のものを使用しても良い。
上記の実施形態では、2つの遅延量測定器23,24は、2つの波形の立上りタイミング同士の時間差を測定している。しかしながらこれに限定されず、波形の位相ズレを測定できる限り、波形の任意の位相タイミングの時間差(例えば、立下りタイミングの時間差等)を計測するように構成することもできる。
上記の実施形態では、2つの周波数の波形において立上りタイミング同士が一致するようにタイミング調整制御を行っているが、ユーザの要求に応じて、立下りのタイミング同士が一致するように制御しても良い。また、例えば、一方の立上りタイミングと他方の立下りタイミングが一致するように制御しても良い。要は、特定の波形位相タイミング同士が一致するように制御すれば良い。
波形の立上りタイミング(立下りタイミング)は、信号がLレベルとHレベルの中央のレベルを通過するタイミングに限られず、適宜の閾値レベルを通過するタイミングとすることができる。
10MHz及び1Hzの信号の立上りタイミングは、必ずしもUTCの1秒と一致している必要はなく、ユーザ側装置52(ユーザシステム)で定められた基準に応じて様々に変更することができる。例えば、10MHz及び1Hzの信号の立上りタイミングがGPS(GNSS)の基準時刻に一致するように構成することができる。
GPS受信機21に代えて、他の全地球測位システムにおける電波受信機をリファレンス信号の供給源として採用しても良い。また、そのような全地球測位システムの電波受信機を用いることにも限定されず、較正された正確なタイミング信号を供給できるものである限り、適宜の機器を採用することができる。更に、リファレンス信号の供給源を基準周波数発生装置51に内蔵することに限定されず、外部のタイミング供給源からの信号を入力してPLL回路22に供給する構成に変更することができる。また、1PPS信号に代えて、例えばPP2S等の信号をリファレンス信号として同期回路に入力する構成に変更することができる。
PLL回路22aにおいては、ループフィルタ32aに代えてPID(PI)制御器を用いることができる。また、電圧制御発振器33a(VCO)に代えて、デジタル制御発振器(DCO)を用いることができる。更に、供給されるリファレンス信号に同期できる構成である限り、PLL回路22a以外の同期回路(例えば、DLL回路)を使用することもできる。
例えば図4に示すように、N分周器35の出力側に第2遅延発生器36を配置し、この第2遅延発生器36の出力が位相比較器31に入力される構成に変更することもできる。この場合、PLLループ中に2つの遅延発生器34,36が配置される構成となる。このほか、電圧制御発振器33と第1出力端子1との間に遅延発生器を配置したり、GPS受信機21と位相比較器31の間に遅延発生器を配置したりする構成に変更することができる。
上記実施形態では、CPU25が2つの遅延量測定器23,24の出力信号を基にTc及びTdを計算して、2つの遅延発生器34,36を制御している。しかしながら、CPU25の代わりに、例えば適宜のデジタル回路又はアナログ回路を用いて当該制御を実現するように構成することもできる。この場合、CPU25を省略してコストを低減することができる。あるいは、GPS受信機21に備えられるプロセッサが上記タイミング調整制御を併せて行うようにしても良い。
短期的なジッタが問題になる場合は、遅延発生器34,36に設定する遅延量データに対してジッタを取り除くために、例えばローパスフィルタを配置するように変更することができる。
情報入出力端子42は省略することができる。この場合、タイミング調整制御に必要なパラメータを外部に出力しない構成となり、装置の操作は操作パネル41を介して行うこととなる。
電圧制御発振器33の部分に別のPLL回路を配置し、別の周波数を生成して出力する構成に変更することができる。
基準周波数発生装置51は、ケーブル以外の導体によってユーザ側装置52に対し接続されても良い。例えば、1枚のプリント基板に基準周波数発生装置を実装する形態では、遅延量を揃えた配線パターンを基板に形成し、この基板を、ユーザ側装置52が有するコネクタに電気的に接続するように変更することができる。