JPH08129429A

JPH08129429A - クロック供給方式及びこれを用いた情報処理装置

Info

Publication number: JPH08129429A
Application number: JP6266547A
Authority: JP
Inventors: Shinichi Suzuki; 新一鈴木; Yukihiro Seki; 行宏関; Ryuichi Hattori; 隆一服部; Hideki Osaka; 英樹大坂; Masaya Umemura; 雅也梅村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-10-31
Filing date: 1994-10-31
Publication date: 1996-05-21

Abstract

(57)【要約】【目的】同期バスに接続された入出力装置間で、バス信
号の伝搬遅延時間による動作周波数の制約を受けずに、
入出力装置の任意の周波数でバス信号の授受を可能とす
る。【構成】入出力装置１１から入出力装置１２へのバス信
号を送出する場合、基準クロック５００からクロック１
１０を発生する遅延手段４２１での遅延量と、クロック
１２０を発生する遅延手段４２２での遅延量の差が、バ
ス信号の伝搬遅延時間に対応するように制御する。ま
た、送信源が切り替わる際には、基準クロックの周期を
延長し、クロック１１０とクロック１２０を一定周期以
上とすることで、入出力装置１１及び１２が誤動作しな
いようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バスを含む電子回路に
係り、特に、ソースクロック同期方式とは異なる同期式
バスで、バスに接続された入出力装置間でのバス信号の
伝搬遅延時間によらず、入出力装置の任意の周波数でバ
ス信号の授受を可能とするための方式と、これを用いた
情報処理装置に関する。

【０００２】

【従来の技術】同期式バスは、２０ＭＨｚ〜１００ＭＨ
ｚ程度の動作周波数を持つＣＰＵバスなどに、一般的に
用いられている。同期式バスではクロックがタイミング
の基準となり、個々の入出力装置はクロックに対するタ
イミング条件を満たせば良いため、高速バスの設計が容
易である。一方、バス上の全ての入出力装置が同一のク
ロックで動作することを前提としているため、バスクロ
ック周波数に対して、バス信号の伝搬遅延時間の上限値
が規定される。つまり、バスクロック周波数を高くする
ことにより、バスシステムの性能向上が期待できる一方
で、バスの線路長やバス上の入出力装置数が制限されて
しまう。このため、同期式バスではバス性能と実装の自
由度の両立が重要な課題となっている。

【０００３】図２は従来のクロック供給方式を用いたバ
スシステムのブロック図である。システムバス９０に
は、第一の入出力装置１１、第二の入出力装置１２が、
それぞれバスインタフェース２１，２２を介して接続さ
れている。入出力装置１１，１２は送信装置としても受
信装置としても動作する。

【０００４】同期式バスでは個々の入出力装置１１，１
２に共通の基準クロック５００を供給する必要がある。
しかし、基準クロック生成手段５０での負荷駆動能力に
限界があるため、複数の入出力装置に直接基準クロック
５００を供給した場合には入出力装置１１，１２が要求
する電気的、タイミング的仕様を満たすことができな
い。そこで、基準クロック５００をクロックドライバ３
１，３２によって増幅および波形整形する構成がとられ
ている。ドライバ３１の出力１１０が入出力装置１１の
クロック、ドライバ３２の出力１２０が入出力装置１２
のクロックである。

【０００５】図３を用いて、図２に示す従来方式の動作
を説明する。例として、第一の入出力装置１１から出力
されたバス信号１１１が、第二の入出力装置１２によっ
て受信される様子を示す。Ｃ１，Ｃ２・・・基準クロッ
クとの関係をあらわしている。すなわち、同一の記号で
示されたクロックサイクルは、それに対応する基準クロ
ックから分配されたものである。

【０００６】第一の入出力装置１１から、Ｃ１の立ち上
がりエッジで出力されたバス信号１１１は、第一の入出
力装置１１内の回路遅延によってｔ１０１遅れて変化す
る。この後、バスインターフェース２１、バス区間９０
１、バスインタフェース２２を経由して第二の入出力装
置１２に到達する。この伝搬遅延時間ｔｐ１２はバス信
号の線路長及び負荷数によって変化する。入出力装置１
２接続点でのバス信号を１２１と表すと、第二の入出力
装置１２がバス信号１２１を正常に受信するためには、
受信タイミングであるＣ２の立ち上がりエッジから少な
くともセットアップ時間ｔ１０２前にバス信号１２１が
安定している必要がある。

【０００７】図２に示す従来のクロック供給方式では、
これらの遅延時間ｔ１０１、伝搬時間ｔｐ１２、セット
アップ時間ｔ１０２によりバスの動作周波数が制限され
てしまう。正常なバス信号の授受を行うには、周期Ｔｎ
に対しＴｎ≧ｔ１０１＋ｔｐ１２＋ｔ１０２の関係が必
要である。逆に、バス信号の転送速度を向上するために
高速なバスクロックを用いると、ｔｐ１２が制限されて
しまう。

【０００８】たとえば、第一の入出力装置１１にＣＰＵ
を、１２にＬＳＩを想定すると、出力遅延ｔ１０１及び
セットアップｔ１０２はそれぞれ最大５ｎｓｅｃ程度と
なる。また、ＣＰＵの動作周波数を５０ＭＨｚをバスク
ロックとして用いるとＴｎ＝１／５０ＭＨｚ＝２０ｎｓ
ｅｃであるため、信号の伝搬遅延時間ｔｐ１２が１０ｎ
ｓｅｃ以内である必要がある。

【０００９】詳細にはｔｐ１２＝ｔ１１１＋ｔ１１２＋
ｔ１１３と表せる。ここで、ｔ１１１はバスインタフェ
ース２１による遅延時間、ｔ１１２はバス区間９０１に
よる伝搬遅延時間、ｔ１１３はバスインタフェースによ
る遅延時間である。バスインタフェース２１，２２の遅
延時間を高速バッファ一段分の４ｎｓｅｃとすると、結
果として基板上の区間９０１で許容できる伝搬遅延時間
はｔ１１２＝２ｎｓｅｃとなる。この値は線路長約２０
ｃｍのバス線路に５個程度のＬＳＩを接続した場合に相
当する。

【００１０】このように、従来のクロック供給方式を用
いたバスシステムでは、５０ＭＨｚ，６６ＭＨｚといっ
た高速クロックを用いると、バス信号を授受するために
バスの線路長、接続負荷数といった実装の自由度が制限
されてしまう。

【００１１】図２の方式を発展させた従来技術として、
図４のクロックスキューを打ち消すことで、クロック１
１０と１２０との位相を一致する方式が知られている
（特開平−３７３００９号公報、特開平４−３２６４１
１号公報）。まず、クロックスキューが同期式バスに与
える影響について説明する。図２で、実際には第一の入
出力装置１１に供給されるクロック１１０と第二の入出
力装置１２に供給されるクロック１２０にはタイミング
のずれが生じる。このずれはクロックドライバ３１，３
２の特性やクロック供給線路の線路長の違いにより生
じ、クロックスキューｔ１０３と呼ばれる。クロックス
キューによって、バス線路に許容された遅延時間は減少
し、バス実装の自由度はより厳しくなる。このため、入
出力装置１１および１２のクロック供給路に遅延素子４
１，４２を接続する。遅延素子４１及び４２に設定され
た一定の遅延量により、クロック１１０と１２０の位相
差を０とし、クロックスキューｔ１０３の影響を削減す
る。

【００１２】特殊なバス入出力装置およびバスプロトコ
ルを採用して伝搬遅延を補償する構成として、図５に示
すソースクロック同期方式が知られている（特開平２−
２０２５６７号公報）。この方式の概略を説明する。入
出力装置１１から１２へのデータ転送を例にすると、送
信源である装置１１からクロック１１３を供給し、装置
１２の入力クロック１２２までの伝搬遅延ｔｄ１２を、
他のバス信号１１１から１２１までの伝搬遅延ｔｐ１２
と等しくする。この結果、第一の入出力装置１１におけ
るクロック１１３と出力バス信号１１１の間のタイミン
グ関係が維持されるため、第二の入出力装置はバス線路
上の位置によらず、クロック１２２の立ち上がりエッジ
Ｃ２でバス信号１２１を正常に入力する。

【００１３】また、入出力装置１１から１２へ送信源が
切り替わる際の動作を説明する。入出力装置１１は、ク
ロックドライバ２１２のイネーブル信号１１４を制御
し、ドライバ２１２の出力をハイインピーダンス状態と
する。そして、Ｔｏｆｆ以上の時間が経過した後に入出
力装置１２がクロックドライバ２２２のイネーブル信号
１２４を制御し、出力クロック１２３をバスクロックと
して供給する。入出力装置１２はバス線路上のクロック
が安定した時点から送信を開始する。このＴｏｆｆはバ
ス線路の最大線路長に対応する伝搬遅延時間、バッファ
２１２，２２２の遅延時間を考慮し、バス信号およびク
ロックが衝突しないよう十分な時間を確保するように決
定する。このため、送信源の切り替えに必要なロスとし
て、通常、クロック１１０または１２０の数クロック分
の時間が必要となる。

【００１４】また、各入出力装置にはバスクロック１１
３，１２３とは別系統で動作クロック１１０，１２０を
供給する必要があるため、バス入出力装置１１，１２に
は多相クロックで動作する機構が必要となる。

【００１５】

【発明が解決しようとする課題】先述した従来のクロッ
ク供給方式を用いた同期式バスではバス線路長によって
バス動作周波数が制限されるという大きな問題があっ
た。逆に、バスに接続された入出力装置が５０ＭＨｚ，
６６ＭＨｚといった高速動作周波数でバス信号の授受を
行うためにはバスの線路長およびバス上の負荷数に制約
を受けるという問題があった。

【００１６】このため、従来のクロック供給方式を用い
た同期式バスを有する情報処理装置では、高速動作周波
数を維持しつつ、ＣＰＵやメモリ素子、Ｉ／Ｏ装置とい
ったバスの負荷数を増加するために、バスブリッジやバ
スドライバを介してバス延長する方式が用いられてい
る。しかし、この場合には、バスブリッジを構成する論
理回路やバスインターフェースが必要となるため、回路
規模及び部品数が増加してしまうという問題があった。

【００１７】また、ソースクロック同期方式にでは、送
信を行う入出力装置から受信を行う入出力装置までのバ
ス信号の伝搬遅延時間に対応して、送信源である入出力
装置のクロックと受信を行う入出力装置のクロックに位
相差を発生することで、送信を行う入出力装置で発生し
たバス信号と同期化クロックとのタイミング関係をバス
線路上の位置によらず再現できる。この操作を以後バス
信号伝搬時間の補償と呼ぶ。このため、バス線路やバス
上の負荷によらず、任意の周波数でバス信号の授受が可
能であるが、送信源の切り替え時におけるバスプロトコ
ルのオーバーヘッドが大きく、バス信号の伝達方向が頻
繁に変化する用途では性能が低下する。また、バス入出
力装置には多相クロックで動作する論理回路が必要とな
り、現在同期式バスで広く使われている単相クロックで
動作する入出力装置をそのまま使用することができな
い。

【００１８】本発明の第一の目的は、同期式バスで、高
いデータ転送速度と実装の自由度を両立することにあ
る。詳細にはバス線路やバス上の負荷が増加し、バス信
号の伝搬遅延時間が増加した場合にも、バス信号の授受
を可能とする。

【００１９】本発明の第二の目的は、各入出力装置に供
給するクロックの位相差を再度設定する際にも、入出力
装置が誤動作しないために必要な最少周期を満たすクロ
ック供給方式を提供することにある。

【００２０】本発明の第三の目的は、特殊なバス入出力
装置およびバスプロトコルを必要とせず、単相クロック
で動作する入出力装置およびバスインタフェースでもバ
ス信号の伝送遅延時間を補償するクロック供給方式を提
供することにある。

【００２１】本発明の第四の目的は、バス信号伝搬遅延
時間の補償により発生するロスの少ないクロック供給方
式を提供することである。

【００２２】本発明の第五の目的は、同期式バスを有す
る情報処理装置で、バスクロック周波数を低下すること
なくバス上の負荷数を増加することができ、その際、必
要な部品数および製造コストの少ない情報処理装置を提
供することにある。

【００２３】

【課題を解決するための手段】上記第一または第三の目
的を達成するために、本発明はバス信号の送信装置と受
信装置に位相の異なるクロックを供給し、この位相差を
送信装置から受信装置に至るバス信号の伝搬遅延時間に
応じて制御する。さらに、送信装置が切り替わる際には
送信装置と受信装置に供給するクロックの周期が一定周
期以上となるように制御することで入出力手段が誤動作
しないようする。

【００２４】より詳細には、バスと、第一のクロックに
よって動作する第一の入出力装置と、第二のクロックに
よって動作する第二の入出力装置と、基準クロック生成
手段と、基準クロックの周期変調手段と、基準クロック
から第一のクロックを発生する第一の可変遅延手段と、
第一の可変遅延手段の遅延量を制御する第一の遅延量選
択手段と、基準クロックから第二のクロックを発生する
第二の可変遅延手段と、第二の可変遅延手段の遅延量を
制御する第二の遅延量選択手段と、送信源の切替を要求
し、送信源の検出を行うバス調停手段と、送信源の切替
要求により周期変調手段を制御する周期制御手段と、検
出された送信源識別情報により、第一および第二の遅延
量選択手段を制御する遅延制御手段を設ける。

【００２５】また、他の構成では、本発明の第四の目的
を達成するために、上記構成に加えて、バス状態を検出
する手段を設ける。

【００２６】また、他の構成では、第一のクロックによ
って動作し、バスに接続された第一の入出力装置と、第
二のクロックによって動作し、バスに接続された第二の
入出力装置と、第一のクロック生成手段と、第一のクロ
ック生成手段の位相を制御する第一の位相量加算手段
と、第二のクロック生成手段と、第二のクロック生成手
段の位相を制御する第二の位相量加算手段と、初期位相
差を設定する手段と、送信源の切替を要求するバス調停
手段と、送信源の切替要求に従い、第一の位相変調手段
及び第二の位相変調手段を制御する手段を設ける。

【００２７】また、本発明の第五の目的を達成するため
に、情報処理装置に、本発明によるクロック制御方式を
有する同期式バスを用いる。

【００２８】

【作用】第一の入出力装置が送信源の場合には、基準ク
ロック生成手段の発振周期を高速度クロックＴｓとす
る。また、第一の遅延量選択手段は遅延量０を発生し、
第二の遅延量選択手段は、送信源である第一の入出力装
置から第二の入出力手段までの伝搬遅延時間に応じた遅
延量ｔｐ１２を発生する。ここで、送信源が第一の入出
力装置から第二の入出力装置へ切り換わると、バス調停
手段からの送信源切替要求信号により、周期制御手段が
周期変調手段に低速度クロックを指定する。この結果、
基準クロックが低速度に対応するＴｃとなる。一基準ク
ロック以降の時点で、バス調停手段は第二の入出力手段
に送信源を許可と同時に、送信源識別情報を出力する。
この結果、遅延量制御手段が動作し、遅延量選択情報が
切り替わるため、新しい位相差が再設定される。第二の
遅延量選択手段は遅延量０を発生し、第一の遅延量選択
手段は、送信源である第二の入出力装置から第一の入出
力装置までのバス信号の伝搬遅延時間に対応する遅延量
ｔｐ２１を発生する。その後、周期制御手段からは、再
度高速度クロックを示す周期変更信号を出力する。

【００２９】このようにして、バスに接続された入出力
装置はバス上の配置によらず常に適切なタイミングでバ
ス上の信号を授受する。このため、周期Ｔｓはバス信号
の伝搬遅延時間による制約を受けず、入出力装置の任意
の動作周波数でよい。このため、例えば入出力装置が誤
動作しない最少の周期に対応する周波数を用いても良
い。一方、Ｔｃに関しては、バスの最大伝搬遅延時間と
Ｔｓの和とする。

【００３０】本発明による別の構成では、初期化時、第
一及び第二のクロックの発振周期はＴｓであり、第一と
第二のクロックの位相差は０である。ここで、第一の入
出力装置が送信源となる場合には、バス調停回路から送
信源切替要求信号を出力する。これにより、初期位相差
設定手段から第一の位相量加算手段に０を、第二の位相
量加算手段に−２π×（ｔ１２／Ｔｓ）を出力する。結
果として、第一のクロックおよび第二のクロック間に
は、第一の入出力手段から第二の入出力手段へのバス信
号の伝搬遅延時間ｔ１２を補償する位相差が発生する。
ここで、送信源が第一の入出力装置から第二の入出力装
置に切り替わる際には、バス調停手段から送信源切替要
求信号が発生し、位相差制御手段から第一の位相量加算
手段に−２π×（ｔ１２＋ｔｐ２１）Ｔｓを、第二の位
相量加算手段に０を出力する。この結果、第一のクロッ
ク生成手段から出力される第一のクロックの立ち上がり
エッジが第二のクロックに対してｔｐ２１遅延するた
め、二つのクロック信号の間には、第二の入出力手段か
ら第一の入出力手段へのバス信号の伝搬遅延時間ｔｐ２
１を補償する位相差が発生する。

【００３１】また、本発明によるクロック制御方式で
は、送信源の切り替えによるロスが、入出力装置間での
バス信号の伝搬遅延時間の最大値とＴｓの和程度とな
る。さらにバス状態検出手段とクロック制御回路を連携
して動作することで、バスのプロトコルと連動したクロ
ック制御が可能である。たとえは、後述する実施例４で
は、プロセッサ間の一貫性確認サイクル、および単発の
リードサイクル、および単発のライトサイクル時に、バ
ス上の各入出力装置に供給するクロックの周期を低速度
に切り替えるとともに位相差を０に制御する。

【００３２】

【実施例】

（実施例１）図１は、本発明によるクロック制御方式に
よる実施例を説明するブロック図であって、９０は同期
式バス、１１は第一のクロック１１０によって動作する
第一の入出力装置、１２は第二のクロック１２０によっ
て動作する第二の入出力装置、４２１は遅延量選択手段
６１から出力される遅延量６１１に従い、基準クロック
５００を遅延する可変遅延手段、４２２は遅延量選択手
段６２から出力される遅延量６２１に従い、基準クロッ
ク５００を遅延する可変遅延手段、５０は基準クロック
５００の発生手段、５１は基準クロック生成手段５０の
発振周期の変調手段、７１は周期制御手段、７３は遅延
量制御手段、７０はバス調停手段、２１，２２はバスイ
ンタフェースである。

【００３３】まず、バス上で第一の入出力装置１１が出
力を行っている状態を説明する。バス調停手段７０から
出力される送信許可信号１１８は、第一の入出力装置１
１の出力を許可する”Ｈ”レベルである。また、バス調
停手段７０からは第一の入出力装置１１に対応した送信
源識別情報７０２として”Ｌ”レベルが出力されてい
る。このため、遅延量制御手段７３より出力される遅延
量選択情報７３１は、第一の入出力装置１１に対応す
る”ｓ１”となる。

【００３４】このとき、遅延量選択手段６１は遅延量０
を、遅延量選択手段６２は遅延量ｔｄ１２を出力する。
バッファ３１およびバッファ３２による遅延量が等しい
と考え、クロック配線経路の影響を無視すると、遅延量
０が可変遅延手段６１１に、遅延量ｔｄ１２が６２１に
入力されるため、クロック１２０はクロック１１０に対
してｔｄ１２遅れた波形となる。

【００３５】遅延量ｔｄ１２によって、第一の入出力装
置１１から第二の入出力装置１２へのバス信号の伝搬遅
延時間を補償する様子を図６のタイミングチャートに示
す。ここで、Ｃ１，Ｃ２・・・は基準クロックとの関係
をあらわしている。すなわち、同一の記号で示されたク
ロックサイクルは、それに対応する基準クロックから分
配されたものである。

【００３６】第一の入出力装置１１は、周期Ｔｓ毎にバ
ス信号１１１を送出する。この周期Ｔｓは入出力装置１
１および１２が誤動作しない最少の周期を用いる。バス
信号１１１は、送信源でのクロック信号１１０の立ち上
がりから、内部遅延によるｔ１０１遅延して変化する。
また、第二の入出力装置がクロック１２０の立ち上がり
エッジに同期して、バス信号１２１を認識するために必
要なセットアップをｔ１０２とすると、Ｔｓ≧ｔ１０１
＋ｔ１０２の関係を満たしているとする。

【００３７】バス信号１１１は、バスインタフェース２
１、システムバス９０上の線路区間９０１、バスインタ
フェース２２を経由し、伝搬遅延時間ｔｐ１２後に第二
の入出力装置の入力１２１に到達する。したがって、ｔ
ｄ１２＝ｔｐ１２と設定することで、第二の入出力装置
でのＣ２の立ち上がりエッジにおけるセットアップｔ１
０２を満足するため、第二の入出力装置１２はバス信号
１２１を正常に受信する。このため、本方式では、バス
上の遅延時間によらず、常に周波数１／Ｔｓでバス信号
を授受することができる。

【００３８】しかし、送信源が切り換わった際には、伝
搬遅延の補正が不完全となるため、クロック１１０また
は１２０の周期が、第一および第二が誤動作しない最少
期間を満たさなかったり、バス上の出力信号が衝突する
可能性がある。そのため、次の手順に従ってクロック周
期を変更し、送信源の切り替えを行う。

【００３９】図７のタイミングチャートは、送信源の切
り替えを説明する図であり、第一の入出力装置１１から
第二の入出力装置１２に信号Ｄ０を伝達した後、つづい
て第二の入出力装置１２から第一の入出力装置１１に信
号Ｄ１，Ｄ２を伝達する例を示している。Ｃ１，Ｃ２・
・・は基準クロックとの関係をあらわしている。すなわ
ち、同一の記号で示されたクロックサイクルは、それに
対応する基準クロックから分配されたものである。

【００４０】［Ｃ１］：装置１１の最終データ区間（Ｄ
０）この期間では第一の入出力装置が送信源として動作し、
第二の入出力装置が受信を行う。このため、図６で説明
したように、遅延量選択手段６１では遅延量を０とし、
遅延量選択手段６２では遅延量をｔｄ１２とする。第一
の入出力装置１１は、クロック１１０のＣ１の立ち上が
りエッジに同期してバス信号Ｄ０を出力する。Ｃ１の立
ち上がりエッジで、第二の入出力から送信要求１２９が
アクティブである”Ｈ”レベルであるとき、バス調停手
段７０は送信源の切り替え処理を開始する。Ｃ１の立ち
上がりエッジに同期して、第一の入出力装置の送信許可
信号１１８を非アクティブである”Ｌ”レベルとする。

【００４１】［Ｃ２］：切替区間Ｃ２の立ち上がりエッジで、送信許可信号１１８が”
Ｌ”レベルであるため、第一の入出力手段１１は送信を
停止する。また、バス調停手段７０は、送信源切替要求
信号７０１をアクティブである”Ｈ”レベルとする。こ
れに伴い、周期制御手段７１から周期選択信号７１１が
低速度クロックを示す”Ｈ”レベルとなり、周期変調手
段５１が基準クロック生成手段５０を制御した結果、Ｃ
２における基準クロック周期がＴｃに切り替わる。バス
調停手段７０からは、送信許可信号１２８をアクティブ
である”Ｈ”レベルとし、第二の入出力手段の送信をＣ
３から許可する。

【００４２】［Ｃ３］：装置１２データ区間（Ｄ１）Ｃ３の立ち上がりエッジで、送信許可信号１２８が”
Ｈ”レベルであるため、第二の入出力手段１２がバス情
報Ｄ１の送信を開始する。また、送信源識別情報７０２
をＣ３の立ち上がりエッジに同期して切り替える。この
ため、遅延量選択情報７３１が、第一の入出力装置１１
を示す”ｓ１”から、第二の入出力装置１２を示す”ｓ
２”となる。

【００４３】結果として、遅延量選択手段６１の遅延量
６１１がｔｄ２１，６２の遅延量の遅延量６２１が０と
なるため、クロック１２０に対してクロック１１０はｔ
ｄ２１遅延する。図６と同様にして、ｔｄ２１＝ｔｐ２
１とすることで、入出力装置１２から１１へのバス信号
伝搬遅延ｔｐ２１を補償することができる。また、バス
調停手段はＣ３の立ち上がりエッジに伴い、周期制御手
段７１からの周期選択信号７１１が高速度クロックを示
す”Ｌ”レベルとする。この結果、周期変調手段５１が
基準クロック生成手段５０を制御した結果、Ｃ３におけ
る基準クロック周期がＴｓに切り替わる。低速クロック
Ｔｃの期間は１クロックである。

【００４４】［Ｃ４，Ｃ５］：装置１２データ区間（Ｄ
２，Ｄ３）第二の入出力手段１２から第一の入出力手段へバス信号
Ｄ２，Ｄ３を出力する。クロック１２０に対して、クロ
ック１１０はバス信号の伝搬遅延に相当するｔｐ２１遅
延するため、バス信号の信号伝搬時間による動作周波数
の制限を受けずに、周期Ｔｓでバス信号を授受すること
ができる。

【００４５】上記切り替え手順に示すように、第二の入
出力装置が送信源となるのは、基準クロックが短周期Ｔ
ｓからＴｃになってから、少なくとも１クロック後とす
る。

【００４６】また、送信源の切り替え時に、バス上の全
ての入出力装置に対して、入出力手段が誤動作しない最
少周期Ｔｓを満たすためには、バスの最大伝搬遅延時間
をｔｐｍａｘとすると、Ｔｃ≧Ｔｓ＋ｔｐｍａｘとすれ
ばよい。

【００４７】また、初期状態では、バス調停手段７０は
クロック速度切替要求信号７０３をアクティブである”
Ｈ”レベルとする。このとき、遅延量選択手段は選択信
号７２１を”ｓ０”とし、全ての遅延量選択手段６１，
６２が遅延量０と選択するようにする。また、周期制御
手段７１は周期選択信号７１１を低速度クロックを示
す”Ｈ”レベルとし、基準クロック５００の周期がＴｃ
となる。このようにして、第一および第二の入出力手段
が動作を開始し、送信要求を行うまでクロック周期Ｔｃ
を維持する。バス調停手段７０は、送信要求１１８ある
いは１２８がアクティブとなった基準クロックの立ち上
がりエッジに同期して、高速度クロックを要求するとと
もに、送信源識別情報７０２を出力する。

【００４８】図８および図９は、遅延量選択手段の構成
を説明するブロック図である。ここでは、第二の入出力
装置１２に接続された遅延量選択手段６２を例として説
明する。

【００４９】図８は、あらかじめ求めたバス信号の伝搬
遅延時間から必要な遅延量をテーブルの形で遅延量選択
手段内に保持する構成である。ｎはバス上の入出力装置
の個数、６２９−０，６２９−１，…６２９−ｎは遅延
量保持レジスタであり、それぞれ２進数の遅延量ｔｄ０
２，ｔｄ１２，…ｔｄｎ２を保持する。遅延量ｔｄ０２
には遅延量０を保持する。遅延量ｔｄ１２には第一から
第二の入出力手段への伝搬遅延時間ｔｐ１２に対応する
値を、遅延量ｔｄｎ２には第ｎから第二の入出力手段へ
の伝搬遅延時間ｔｐｎ２に対応する値を保持する。但
し、第二の入出力自身への伝搬遅延時間ｔｐ２２＝０で
あるため、遅延量ｔｄ２２には遅延量０を保持する。６
２８は論理回路であるセレクタを用い、遅延量選択情報
７３１が”ｓ０”のときレジスタ６２９−０からの遅延
量ｔｄ０２＝０を遅延量６２１として出力する。同様に
して遅延量選択情報７３１が”ｓ１”のときレジスタ６
２９−１からのｔｄ１２を、”ｓｎ”のときレジスタ６
２９−ｎからのｔｄｎ２を出力する。４２２は可変遅延
回路であり、２進数の数値である遅延量６２１に応じ
て、基準クロック５００を遅延したクロック５８１を出
力する。可変遅延回路４２２は、２進数の数値に比例す
る制御電圧を発生するＤＡコンバータと、制御電圧値に
より入力から出力への遅延時間が変化する遅延素子を直
列に接続した電圧制御遅延回路からなる。３２はバッフ
ァ、１２０は第一の入出力手段のクロックである。

【００５０】図９は、遅延量６２１を演算回路によって
生成するブロック図である。

【００５１】この例では、バス線路端から、等間隔Ｌで
第一の入出力装置、第二の入出力装置、…第ｎの入出力
装置が配置されているとする。従来技術である図２の説
明で、第一の入出力装置から第二の入出力装置までの伝
搬遅延時間ｔｐ１２は、詳細にはバスインターフェース
２１の遅延時間ｔ１１１、バス線路区間での遅延時間ｔ
１１２、バスインターフェース２２での遅延時間ｔ１１
３として表せることを述べた。図９の構成は、バス上で
の入出力装置の配置を単位距離Ｌで離散化するととも
に、全てのバスインタフェース２１，２２，…の遅延時
間が等しいと近似し、入出力装置間の伝搬遅延時間をバ
ス上での配置により変化する項ｔ１１２と、変化しない
項（ｔ１１１＋ｔ１１３）に分けて生成する。配置情報
デコーダ６２３は、遅延量選択情報７３１によって送信
源の配置情報９２３を出力する。このとき、送信源が第
一の入出力装置１１であり送信源信号７２１が”ｓ１”
とすると、配置情報９２３として、バス端からの距離で
ある０に対応する距離符号を出力する。一方、配置情報
保持レジスタ６２４は、第二の入出力装置の配置情報９
２４として、バス端からの距離であるＬに対応する距離
符号を出力する。６２５はバス線路長算出回路であり、
二つの距離符号９２３，９２４よりバス線路の相対距離
を算出する。すなわち、第一の送信手段１１と第二の送
信手段１２との差であるＬに対応する距離符号が９２５
に出力される。６２６は距離符号９２５を電圧値９２６
に変化するＤＡコンバータである。したがって、バス上
の配置により変化する時間項ｔ１１１に比例した電圧が
９２６に出力される。一方、オフセット電圧源６２７か
ら、バス上の配置により変化しない時間項（ｔ１１１＋
ｔ１１３）に比例する電圧９２７を発生する。加算回路
６２２により電圧値９２６及び９２７の和が遅延量であ
る電圧値６２１として出力される。電圧制御遅延回路４
２２は、制御電圧値により遅延時間が変化する遅延素子
を直列に接続した構成を持ち、制御電圧６２１に比例し
た遅延時間を発生する。

【００５２】（実施例２）図１０は、本発明によるクロ
ック制御方式の他の実施例を説明するブロック図であ
る。この構成では、第一及び第二の入出力手段にクロッ
クを供給するクロック生成手段を個別に用意している。
９０は同期式バス、１１はクロック１１０により動作す
る第一の入出力装置、１２はクロック１２０により動作
する第二の入出力装置、５０１は周期Ｔｓと位相θ１で
発振する第一のクロック生成手段、５０２は周期Ｔｓと
位相θ２で発振する第一のクロック生成手段、５１１
は、位相差制御手段７２からの位相量７２１を、第一の
クロック生成手段５０１の発振位相θ２に加算する第一
の位相量加算手段、５１２は、位相差制御手段７２から
の位相量７２２を、第二のクロック生成手段５０２の発
振位相θ２に加算する第二の位相量加算手段、７４は初
期位相７４１を第一のクロック生成手段５０１に出力
し、初期位相７４２を第二のクロック生成手段５０２に
出力する初期位相差設定手段。７０は送信源の切替を要
求するバス調停手段、２１，２２はバスインターフェー
ス、３１，３２はバッファである。

【００５３】この実施例では、クロックの切替え手順を
中心に説明するため、第一と第二の入出力手段１１，１
２とバス調停手段７０との間のバス送信要求信号７０お
よびバス送信許可信号を省略した。実際にはバス信号９
０にバス調停用の信号が含まれる。

【００５４】ここで、入出力装置１１，１２はバス９０
上に配置されており、第一の入出力装置から出力された
バス信号１１１が第二の入出力装置のバス信号１２１に
到達するまでの伝搬遅延時間をｔｐ１２とあらわす。逆
に、バス信号１２１から１１１までの伝搬遅延時間をｔ
ｐ２１と表す。入出力装置１１から１２へバス信号の転
送を行う際には、位相θ１に対して、位相θ２をｔｐ１
２／Ｔｓ×２π遅らせる。このとき、θ１−θ２＝ｔｐ
１２／Ｔｓ×２πと表すことができる。また、入出力装
置１２から１１２へバス信号の転送を行う際には、位相
θ２に対して、位相θ１をｔｐ１２／Ｔｓ×２π遅らせ
る。同様に、θ１−θ２＝−ｔｐ２１／Ｔｓ×２πと表
すことができる。

【００５５】時間量から位相量への変換は短周期Ｔｓを
基準とした。

【００５６】図１０の構成では、クロック信号の位相状
態によって図１１の三つの状態ＳＴ０，ＳＴ１，ＳＴ２
が存在する。

【００５７】［ＳＴ０］：初期状態初期状態で、バス上の送信源が存在しない状態を示し、
クロック制御手段５０１の位相θ１と、クロック制御手
段５０１の位相θ２は共に０である。

【００５８】［ＳＴ１］：第一の入出力装置が送信源で
ある状態位相差θ１−θ２が（ｔｐ１２／Ｔｓ×２π）であり、
第一の入出力手段１１から第二の入出力手段１２へのバ
ス信号の伝搬遅延時間ｔｐ１２を補償する。

【００５９】［ＳＴ２］：第二の入出力装置が送信源で
ある状態位相差θ１−θ２が（−ｔｐ２１／Ｔｓ×２π）であ
り、第二の入出力手段１２から第一の入出力手段１１へ
のバス信号の伝搬遅延時間ｔｐ２１を補償する。

【００６０】ここで、送信源が切り替わる際には、図１
１に示す手順でクロック生成手段５０１，５０２の位相
を切り替える。

【００６１】［ＳＴ１からＳＴ２］：（入出力手段１１
から入出力手段１２への送信源切替）バス調停装置７０からの送信源切替要求により、入出力
手段１１から１２への切り替えを要求すると、位相制御
手段７２から第二のクロック生成手段へ位相量７２２＝
０を、第一のクロック生成手段へ位相量７２１＝−（ｔ
ｐ１２＋ｔｐ２１）／Ｔｓ×２πを出力する。

【００６２】第一のクロック生成手段５０１は出力クロ
ック５８１に同期して発振位相θ１に位相量７２１を加
算する。第二のクロック生成手段５０２は出力クロック
５８２に同期して発振位相θ２に位相量７２２を加算す
る。

【００６３】［ＳＴ２からＳＴ１］：（入出力手段１２
から入出力手段１１への送信源切替）バス調停装置７０からの送信源切替要求により、入出力
手段１２から１１への切り替えを要求すると、位相制御
手段７１から第一のクロック生成手段へ位相量７２１＝
０を、第一のクロック生成手段へ位相量７２２＝−（ｔ
ｐ１２＋ｔｐ２１）／Ｔｓ×２πを出力する。

【００６４】クロック生成手段５０１が発振位相θ１に
位相量７２１を加算するタイミングと、クロック生成手
段５０２が発振位相θ２に位相量７２２を加算するタイ
ミングはＳＴ１からＳＴ２へ遷移する場合と同様であ
る。

【００６５】［ＳＴ０からＳＴ１］：（初期状態から第
一の入出力装置が送信を行う場合）バス調停装置７０からの送信源切替要求により、送信源
がない状態から入出力手段への切り替えを要求すると、
位相制御手段７２から第一のクロック生成手段へ位相量
７２１＝０を、第二のクロック生成手段へ位相量７２２
＝（−ｔｐ１２／Ｔｓ×２π）を出力する。

【００６６】クロック生成手段５０１が発振位相θ１に
位相量７２１を加算するタイミングと、クロック生成手
段５０２が発振位相θ２に位相量７２２を加算するタイ
ミングは上記ＳＴ１からＳＴ２に遷移する場合と同様で
ある。

【００６７】ここで、第一及び第二の入出力手段が誤動
作しない最少周期を守って、送信源を切り替えるため
に、図１１の状態遷移は、次の（ａ），（ｂ）の特徴を
持つ。

【００６８】（ａ）最も位相が遅れているクロックに
は、送信源の切り替え時に位相量０を加算し、それ以外
のクロックの位相状態を遅らせる。

【００６９】（ｂ）クロック生成手段の位相を制御する
場合には、加算する位相量をマイナスとし、常に位相を
遅らせるようにする。これは、クロック波形のエッジが
遅延する形であらわれるため、クロック１１０の見かけ
上の周期が延長される。

【００７０】（実施例３）情報処理装置に本クロック制
御方式による同期式バスを用いた場合の、性能向上効果
を示す。図２による、従来のクロック供給方式では、バ
ス信号の伝搬遅延時間によりクロックの上限周波数が制
限されてしまうことを従来技術で述べた。

【００７１】先の例では、５０ＭＨｚのＣＰＵを用いた
情報処理装置で、次のタイミングを想定した。

【００７２】ＣＰＵの出力遅延時間ｔ１０１＝５ｎｓｅｃバス上のＬＳＩでのセットアップｔ１０２＝５ｎｓｅｃバスドライバによる遅延時間ｔ１１１＝ｔ１１３＝４ｎｓｅｃ、バス線路による遅延時間ｔ１１２＝２ｎｓｅｃこのとき、バス線路による遅延量は２ｎｓｅｃであり、
最大線路長は２０ｃｍ、負荷数の最大値が５〜１０個の
ＬＳＩが接続できる遅延量に相当する。

【００７３】ここで、情報処理装置の機能を向上するた
め、バス線路長および負荷数を２倍としたバスの設計を
行う。このため、バス線路による最大遅延時間がｔｄｌ
がｔ１１２の２倍である４ｎｓｅｃになると概算する。

【００７４】情報処理装置に搭載するバスに、図１で示
すクロック供給方式を用いるとすると、ＣＰＵが誤動作
しない最少周期Ｔｓ＝１／５０ＭＨｚ＝２０ｎｓｅｃと
なる。また、バス伝搬遅延の最大値ｔｄｍａｘ＝ｔ１１
１＋ｔｄｌ＋ｔ１１３＝１２ｎｓｅｃである。このと
き、本方式での周期は以下のように表せる。

【００７５】高速クロックの周期Ｔｓ＝２０ｎｓｅｃ低速クロックの周期Ｔｃ＝Ｔｓ＋Ｔｄｍａｘ＝３２ｎ
ｓｅｃ本方式におけるデータの転送レートを試算する。第一お
よび第二の集積回路が１クロックのアドレスと８クロッ
クの３２ｂｉｔバーストデータを送信し、送信源の切り
替え時には１クロックのアイドルサイクルを挿入するも
のとする。データ転送レートは、単位時間に送信源の切
り替わる頻度によって変化するが、最低の転送レートを
試算するため、集積回路１１と１２が交互に送信を行う
場合を想定する。すると、送信源は１０バスクロック毎
に切り替わる。本方式では９クロックの短周期Ｔｓに対
して、１クロックの長周期Ｔｃが挿入されるため、デー
タ転送レートは３２バイト／（２０ｎｓｅｃ×９＋３２
ｎｓｅｃ×１）＝１５０．９Ｍバイト毎秒となる。

【００７６】一方、上記従来の場合と同一の条件を仮定
して、従来方式でのデータ転送レートを求める。従来の
クロック供給方式を用いた場合でのバスシステムの周期
Ｔｎは、Ｔｎ＝ｔ１０１＋ｔｄｍａｘ＋ｔ１０３＝５ｎ
ｓｅｃ＋１２ｎｓｅｃ＋５ｎｓｅｃ＝２２ｎｓｅｃの関
係が必要である。バスの最大動作周波数は、１／Ｔｎ＝
１／２２ｎｓｅｃ＝４５．５ＭＨｚとなる。上記と同様
の条件でデータ転送レートを求めると、４５．５ＭＨｚ
×３２バイト／１０＝１４５．６Ｍバイト毎秒となる。

【００７７】したがって、従来方式を用いたバス設計
で、バス線路長および負荷数を増加するために、ＣＰＵ
の動作周波数を低下した場合、５０ＭＨｚ動作のバスに
対して９％の性能低下であるのに対して、本発明による
クロック制御方式では５．７％の性能低下となる。した
がって、本クロック方式によれば、実装上の理由によ
り、バス信号の伝搬遅延時間が増加した場合でも性能低
下の少ない情報処理装置を実現できる。バースト長が長
いほど性能向上効果が期待できる。

【００７８】（実施例４）図１２は、本発明によるクロ
ック供給方式の第一の実施例を用いた情報処理装置を示
すブロック図である。ここで、１１はクロック１１０に
より動作する第一のＣＰＵ、１２はクロック１２０によ
り動作する第二のＣＰＵである。ＣＰＵ１１およびＣＰ
Ｕ１２はライトバック方式の内部キャッシュを有する。
また、１３はクロック１３０により動作するメモリ制御
装置、７０は送信源切替要求信号７０１及び送信源識別
情報７０２を出力するバス調停手段である。７１は周期
制御回路、７３は遅延量制御回路、５１は周期変調回
路、５０は基準クロック生成回路６１，６２，６３は遅
延量選択回路、４２１，４２２，４２３は可変遅延回路
である。また、遅延量選択回路については図８の構成を
持つ。クロック供給回路部分の構成は図１と同様である
が、異なる点として、バス状態を検出し、クロック速度
切替要求信号７０３を出力するバス状態検出回路１４を
有する。

【００７９】クロック速度切替信号７０３がアサートさ
れると、遅延量制御回路７３１は遅延量選択手段４２
１，４２２，４２３出力される全ての遅延量を０とす
る。その結果クロック１１０，１２０，１３０の位相は
一致する。このとき、周期制御回路からは周期Ｔｎを選
択する制御線７１３がアサートされる。

【００８０】また、周期制御手段７１についてもＣＰＵ
１１，ＣＰＵ１２が誤動作しない最少周期Ｔｓに対応す
る高速度周期を発生する制御線７１２と、バス信号の伝
搬遅延時間の最大値ｔｐｍａｘを見込んで、Ｔｃ＝（Ｔ
ｓ＋ｔｐｍａｘ）となる周期Ｔｃを発生する制御線７１
３と、バス信号の伝搬遅延時間の最大値ｔｐｍａｘを見
込んで低速度周期を発生するＴｎを発生する制御線７１
４を有する。ここで、周期Ｔｓ，Ｔｃ，Ｔｎの間にはＴ
ｓ＜Ｔｎ＜Ｔｃの関係がある。本発明では、伝搬遅延時
間を補償する際に発生するロスを最小限とするために、
バスプロトコルと連携してクロック周期を制御する。図
１３は情報処理装置のバス状態を示したステートマシン
である。ＣＰＵ１１あるいはＣＰＵ１２の一方がバス調
停回路からバス権を与えられ、このステートマシンに従
ってメモリ制御装置１３とデータの授受を行う。バス権
を持たない他方のＣＰＵはバス上のアドレスを監視し、
キャッシュライン内に最新データが存在する場合にはＨ
Ｍ信号をアクティブである”Ｈ”レベルにアサートす
る。このＭＤ信号は、ＣＰＵが三個以上の場合には複数
のＣＰＵから同時に出力されることがあるため、ワイヤ
ードオア回路を使用するなど互いの出力が衝突しないよ
うにする。ステートマシンには以下の七つの状態（ステ
ート）が存在する。以下、ＣＰＵ１１が送信権を持って
いる場合について、バスサイクルと併せて説明する。

【００８１】［ＳＡステート］：アドレスフェーズ
（周期Ｔｎ）ＣＰＵ１１からメモリ制御装置１３にアドレスおよびコ
マンドを出力する。

【００８２】コマンドには、バーストリード、バースト
ライト、単発リード、単発ライトがある。このバースト
サイクルは一つのアドレスに対してキャッシュ１ライン
分のデータを複数クロックにわたって転送するサイクル
である。また、単発サイクルは１つのアドレスに対して
１クロック分のデータ授受を行うサイクルである。

【００８３】［ＳＣＨＫステート］：キャッシュ一貫性
確認、ＲＤＹ確認フェーズ（周期Ｔｎ）メモリ制御装置１３からは、コマンドが受諾可能かを示
すＲＤＹ信号が出力される。このＲＤＹ信号がアクティ
ブである”Ｌ”レベルの場合には、続くデータ転送が可
能であることを示す。”Ｈ”レベルの場合にはＳＣＨＫ
ステートを維持する。

【００８４】また、ＣＰＵ１２からはキャッシュ一貫性
の確認示すＨＭ信号が出力される。

【００８５】このＨＭ信号がアクティブである”Ｈ”レ
ベルである場合には、ＣＰＵ１１がメモリ装置に対して
読み込み、あるいは書き込みを要求しているアドレスに
対して、ＣＰＵ１２の内部キャッシュライン中に最新デ
ータが存在することを示す。この場合、次のクロックで
ＳＣＨＧステートへ移行する。その後、ＣＰＵ１２がバ
ス権を獲得すると、ＣＰＵ１２からメモリ制御回路１３
へ最新データを書き戻す。一方、ＨＭ信号が”Ｌ”レベ
ルの場合かつＲＤＹ信号が”Ｌ”レベルの場合には、バ
ーストサイクル時にはＳＭＤステートへ、単発サイクル
時にはＳＳＤステートに移行する。

【００８６】［ＳＭＤステート］：バーストデータフ
ェーズ（周期Ｔｓ）バス状態検出回路が、クロック速度切替要求７０３信号
をアクティブである”Ｈ”レベルから、非アクティブで
ある”Ｌ”レベルとする。基準クロック生成手段が周期
をＴｓに変更すると同時に、遅延量選択手段６１，６
２，６３からは、データの書き込み時にはＣＰＵ１１が
送信源となる場合の遅延量が選択され、ＣＰＵ１１から
ＣＰＵ１２，ＣＰＵ１１からメモリ制御回路１３へのバ
ス信号伝搬遅延時間を夫々補償する。データの読み込み
時にはメモリ制御回路１３が送信源となる場合の遅延量
が選択され、メモリ制御回路１３からＣＰＵ１１、メモ
リ制御回路１３からＣＰＵ１２へのバス信号伝搬遅延時
間を夫々補償する。ＣＰＵ１１のキャッシュラインに対
応するクロック数から１少ないクロック数分繰り返す。

【００８７】［ＳＤＥステート］：最終データフェー
ズ（周期Ｔｓ）ＣＰＵ１１のキャッシュラインの最終データである。こ
の他はＳＭＤステートと同様である。

【００８８】［ＳＳＤステート］：単発データフェー
ズ（周期Ｔｎ）ＣＰＵ１１とメモリ１３の間で単数のデータが授受され
る。また、このステートでは基準クロックが低速度クロ
ックに対応する周期Ｔｎのため、バス信号の伝搬遅延を
補正しない。

【００８９】［ＳＣＨＧステート］：バス調停フェー
ズ（周期Ｔｃ）バス状態検出回路が、クロック速度切替要求７０３信号
をアクティブである”Ｈ”レベルから、非アクティブで
ある”Ｌ”レベルとする。バス調停回路７０により、バ
ス権が切り替わる。周期はＴｃに変更されるが、各遅延
量はＳＤステート、あるいはＳＤＥステート、あるいは
ＳＣＨＫステートの状態を維持する。バスへの送信要求
が存在する場合には、次のクロックでＳＡステートへ移
行する。ＳＡステートへの移行時には、バス状態検出手
段１４からクロック速度切替要求信号がアクティブであ
る”Ｈ”レベルとなる。また、これにより、周期はＴｎ
に変更される。また、遅延量選択情報は位相一致を示
す”ｓ０”とする。

【００９０】［ＳＩステート］：アイドルフェーズ
（周期Ｔｃ）ＣＰＵ１１またはＣＰＵ１２からの送信要求が存在しな
い場合には、この状態に待機する。各遅延量はＳＤステ
ート、あるいはＳＤＥステート、あるいはＳＣＨＫステ
ートの状態を維持する。送信要求があった場合は、ＳＣ
ＨＧステートと同様である。

【００９１】上記で説明したステートマシンの特徴とし
て、ＳＡステートからＳＣＨＫステートに遷移すると
き、送信源がＣＰＵ１１からメモリ制御回路１３および
ＣＰＵ１２へ切り替わる。さらに、ＳＣＨＫステートか
らＳＳＤステートへ遷移するとき、ライトサイクルなら
ば、再びＣＰＵ１１が送信源となる。繁雑に送信源が切
り替わることで、遅延量補償によるロスが見込まれるた
め、ＳＡステート、ＳＣＨＫステート、ＳＳＤステート
間では周期Ｔｎを用いている。

【００９２】

【発明の効果】本発明によるクロック供給方式では、同
期バスに接続された入出力装置間で、バス信号の伝搬遅
延時間による動作周波数の制約を受けずに、入出力装置
の任意の周波数でバス信号の授受を可能とする。

【００９３】また、本発明によるクロック供給方式で
は、ソースクロック同期方式として知られている従来方
式とは異なり、一般的な同期式バスで広く用いられてい
る、単相クロックで動作する装置および素子を用いるこ
とができる。

【００９４】また、本発明によるクロック供給方式で
は、送信源の切り替えに伴い、各入出力装置に供給する
クロックの位相差を再設定する際に、供給するクロック
周期を一定時間以上とし、入出力装置が誤動作しないた
めに必要な最少周期を満たすことができる。

【００９５】また、本発明によるクロック供給方式を用
いたバスを搭載する情報処理装置では、従来、バスに接
続する入出力装置数を増加するために必要だったバスブ
リッジなどの複雑な論理回路やバスインターフェースが
不要となる。一方、本発明によるクロック供給方式を用
いることにより、クロックの位相差を発生する回路及び
その制御回路が増加してしまうが、本方式で必要な手段
のうち、最も大きな回路規模が見込まれるバス調停手段
は、バスを制御する上で必要な手段であるため、新規に
追加する必要がない。このため、本方式を採用すること
による回路規模の増加は小規模から中規模程度の集積回
路程度である。このため、比較的低コストで拡張のある
同期式バスを実現できる。

【００９６】また、本発明によるクロック供給方式を用
いたバスを搭載する情報処理装置では、バス検出回路に
よってバスサイクルを監視し、送信源の切替が多いバス
サイクルでは、各入出力装置に位相の一致した低速クロ
ックを供給し、送信源の切り替えが少ないバスサイクル
では、各入出力装置にバス信号の伝搬遅延時間を補償す
る位相差を有する高速クロックを供給することで、バス
信号の伝搬遅延時間の補償によるロスを最少とすること
ができる。

【図面の簡単な説明】

【図１】本発明によるクロック供給方式の第一の実施例
を用いた同期式バスシステムを示すブロック図。

【図２】従来のクロック供給方式を用いたバスシステム
のブロック図。

【図３】図２に示した従来のクロック供給方式のタイミ
ングチャート。

【図４】従来のクロック供給方式を用いたバスシステム
のブロック図。

【図５】従来のクロック供給方式を用いたバスシステム
のブロック図。

【図６】図１に示した本発明によるクロック供給方式の
タイミングチャート。

【図７】図１に示したバスシステムの動作例を示すタイ
ミングチャート。

【図８】図１に示した遅延量選択手段の一具体例を示す
ブロック図。

【図９】図１に示した遅延量選択手段の一具体例を示す
ブロック図。

【図１０】本発明によるクロック供給方式の第二の実施
例を用いた同期式バスシステムを示すブロック図。

【図１１】図２に示したクロック供給方式の状態遷移を
示す特性図。

【図１２】本発明によるクロック供給方式の第一の実施
例を用いた情報処理装置を示すブロック図。

【図１３】図１２に示した情報処理装置のバス状態と、
本発明によるクロック供給方式の動作をを示した状態遷
移図。

【符号の説明】

１１…第一の入出力装置（ＣＰＵ１）、１２…第二の入出力装置（ＣＰＵ２）、２１，２２…バスインターフェース、３１，３２…バッファ、５０…基準クロック生成手段、６１…第一の遅延量選択手段、６２…第二の遅延量選択手段、７０…バス調停手段、７１…周期制御手段、１１０…第一のクロック、１１１…第一の入出力端でのバス信号、１１８…第一の入出力手段の送信を許可する信号、１１９…第二の入出力手段による送信を要求する信号、１２０…第二のクロック、１２１…第二の入出力端でのバス信号、１２８…第二の入出力手段の送信を許可する信号、１２９…第二の入出力手段による送信を要求する信号、４２１，４２２…可変遅延手段、５００…基準クロック、６１１…第一の遅延量、６２１…第二の遅延量、７０１…送信源切替要求信号、７０２…送信源識別情報、７０３…クロック速度切替要求信号、７１１…周期選択信号。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ０６Ｆ 13/42 ３４０Ａ 9188−5ＥＧ０６Ｆ 1/04 ３４０Ａ (72)発明者大坂英樹神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内 (72)発明者梅村雅也神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内

Claims

【特許請求の範囲】

【請求項１】同期式バスと、前記同期式バスに接続され
た送信手段と、前記同期バスに接続された受信手段と、
前記送信手段及び前記受信手段にクロックを供給し、前
記二つのクロック間に前記送信手段から受信手段へのバ
ス信号の伝搬遅延時間に対応して位相差を発生する手段
を有し、前記送信手段から前記受信手段へのバス信号の
伝搬遅延時間による動作周波数の制約を受けずに、任意
の周波数でバス信号の授受を可能とすることを特徴とす
るクロック供給方式。
【請求項２】同期式バスと、前記同期式バスに接続され
た第一の入出力装置と、前記同期バスに接続された第二
の入出力装置と、第一及び第二の入出力装置にクロック
を供給し、前記第一の入出力装置が送信源の場合には、
前記二つのクロックに前記第一の入出力装置から前記第
二の入出力装置へのバス信号の伝搬遅延時間に対応した
第一の位相差を発生し、前記第二の入出力装置が送信源
の場合には、前記二つのクロックに前記第二の入出力装
置から前記第一の入出力装置へのバス信号の伝搬遅延時
間に対応した第二の位相差を発生する手段を有し、前記二つの入出力手段において、バス信号の伝搬遅延時
間による動作周波数の制約を受けずに、任意の周波数で
バス信号の授受を可能とすることを特徴とするクロック
供給方式。
【請求項３】請求項２において、前記第一及び前記第二のクロックの周波数に、第一及び
第二の入出力手段が誤動作しない最少周期に対応する周
波数を用いるクロック供給方式。
【請求項４】請求項２において、送信源の切替時には、前記第一のクロックの周期および
第二のクロックの周期を、第一及び第二の入出力手段の
双方がともに誤動作しない最少周期に対応する一定時間
以上延長とするクロック供給方式。
【請求項５】同期式バスと、前記同期式バスに接続され
た第一の入出力装置と、前記同期バスに接続された第二
の入出力装置と、第一及び第二の入出力装置にクロック
を供給し、前記第一の入出力装置が送信源の場合には、
前記二つのクロックに前記第一の入出力装置から前記第
二の入出力装置へのバス信号の伝搬遅延時間に対応した
第一の位相差を発生し、前記第二の入出力装置が送信源
の場合には、前記二つのクロックに前記第二の入出力装
置から前記第一の入出力装置へのバス信号の伝搬遅延時
間に対応した第二の位相差を発生し、送信源が存在しな
い場合、あるいは複数の送信源が存在する場合には、前
記二つのクロックを位相の一致した低速度クロックとす
る手段を有し、前記二つの入出力手段で、バス信号の伝搬遅延時間によ
る動作周波数の制約を受けずに、任意の周波数でバス信
号の授受を可能とすることを特徴とするクロック供給方
式。
【請求項６】同期式バスと、前記同期式バスに接続され
た第一の入出力装置と、前記同期バスに接続された第二
の入出力装置と、バス状態を検出する手段と、第一及び
第二の入出力装置にクロックを供給し、前記第一の入出
力装置が送信源の場合には、前記二つのクロックに前記
第一の入出力装置から前記第二の入出力装置へのバス信
号の伝搬遅延時間に対応した第一の位相差を発生し、前
記第二の入出力装置が送信源の場合には、前記二つのク
ロックに前記第二の入出力装置から前記第一の入出力装
置へのバス信号の伝搬遅延時間に対応した第二の位相差
を発生し、送信源の切り替えの頻度が多いバス状態が検
出された場合には、前記二つのクロックを位相の一致し
た低速度クロックとする手段を有し、前記二つの入出力
手段で、バス信号の伝搬遅延時間による動作周波数の制
約を受けずに、任意の周波数でバス信号の授受を可能と
することを特徴とするクロック供給方式。
【請求項７】バスと、第一のクロックによって動作し、
バスに接続された第一の入出力装置と、第二のクロック
によって動作し、バスに接続された第二の入出力装置
と、第一のクロック生成手段と、第二のクロック生成手
段と、第一のクロック生成手段の位相を制御して、第一
のクロックの立ち上がりエッジまたは立ち下がりエッジ
を遅延する第一の位相量加算手段と、第二のクロック生
成手段の位相を制御して、第二のクロックの立ち上がり
エッジまたは立ち下がりエッジを遅延する第二の位相量
加算手段と、初期位相差を設定する手段と、送信源の切
替を要求するバス調停手段と、前記送信源の切替要求に
従い、前記第一の位相加算手段及び前記第二の位相加算
手段を制御する位相差制御手段からなり、前記第一の入出力装置が送信源の場合には、前記二つの
クロック間に、前記第一の入出力装置から前記第二の入
出力装置へのバス信号の伝搬遅延時間に対応する位相差
を発生し、前記第二の入出力装置が送信源の場合には、
前記二つのクロック間に、前記第二の入出力装置から前
記第一の入出力装置へのバス信号の伝搬遅延時間に対応
する位相差を発生することで、前記二つの入出力手段
で、バス信号の伝搬遅延時間による動作周波数の制約を
受けずに、任意の周波数でバス信号の授受を可能とする
ことを特徴とするクロック供給方式。
【請求項８】請求項７おいて、前記第一及び前記第二のクロックの周波数に、第一及び
第二の入出力手段が誤動作しない最少周期に対応する周
波数を用いるクロック供給方式。
【請求項９】請求項７おいて、送信源の切替時には、前記第一の位相変調手段または第
二の位相変調手段のうち、発振位相の最も遅れた位相ク
ロック生成手段に接続される変調手段以外を制御するこ
とで、前記第一のクロックの周期および第二のクロック
の周期を、第一及び第二の入出力手段の双方がともに誤
動作しない最少周期に対応する一定時間以上延長とする
クロック供給方式。
【請求項１０】バスと、第一のクロックによって動作
し、バスに接続された第一の入出力装置と、第二のクロ
ックによって動作し、バスに接続された第二の入出力装
置と、低速度クロックと高速度クロックを発生する基準
クロックの生成手段と、前記基準クロックの周期変調手
段と、前記第一の入出力装置が送信源の場合には第一の
遅延量を発生し、前記第二の入出力装置が送信源の場合
には第二の遅延量を発生し、前記第二の遅延量と、第二
の遅延量選択手段から出力される第三の遅延量の差が、
前記第一の入出力装置から第二の入出力装置へのバス信
号伝搬遅延時間に対応する第一の遅延量選択手段と、前
記第二の入出力装置が送信源の場合には前記第三の遅延
量を発生し、前記第一の入出力装置が送信源の場合には
第４の遅延量を発生し、前記第四の遅延量と前記第一の
遅延量の差が前記第二の入出力装置から第一の入出力装
置へのバス信号伝搬遅延時間に対応する第二の遅延量選
択手段と、第一の遅延量選択手段から出力される遅延量
に応じて、前記基準クロックを遅延し、前記第一のクロ
ックを発生する第一の可変遅延手段と、第二の遅延量選
択手段から出力される遅延量に応じて、前記基準クロッ
クを遅延し、前記第二のクロックを発生する第二の可変
遅延手段と、送信源の切替を要求し、送信源を識別する
バス調停手段と、前記送信源の切替要求に従い、前記周
変調手段に周期切替信号を出力する周期制御手段と、前
記送信源の識別情報に従い、前記第一および第二の遅延
量選択手段に遅延量選択情報を出力する遅延量制御手段
を有し、前記二つの入出力手段で、バス信号の伝搬遅延
時間による動作周波数の制約を受けずに、任意の周波数
でバス信号の授受を可能とすることを特徴とするクロッ
ク供給方式。
【請求項１１】請求項１０において、前記高速度クロッ
クの周波数に、第一及び第二の入出力手段が誤動作しな
い最少周期に対応する周波数を用いるクロック供給方
式。
【請求項１２】請求項１０おいて、送信源の切替時に
は、前記基準クロックを少なくとも一クロック以上低速
度とすることで、前記第一のクロックの周期および第二
のクロックの周期を、第一及び第二の入出力手段の双方
がともに誤動作しない最少周期に対応する一定時間以上
延長とするクロック供給方式。
【請求項１３】請求項５において、同期式バスと、第一
の入出力手段と、第二の入出力手段を有し、前記クロッ
ク供給方式を用いた情報処理装置。
【請求項１４】請求項６において、同期式バスと、第一
の入出力手段と、第二の入出力手段を有し、クロック供
給方式を用いた情報処理装置。
【請求項１５】請求項１０において、同期式バスと、第
一の入出力手段と、第二の入出力手段を有し、クロック
供給方式を用いた情報処理装置。