CN1951015A - 锁相环电路及信息再现装置 - Google Patents

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CN1951015A CNA2005800143803A CN200580014380A CN1951015A CN 1951015 A CN1951015 A CN 1951015A CN A2005800143803 A CNA2005800143803 A CN A2005800143803A CN 200580014380 A CN200580014380 A CN 200580014380A CN 1951015 A CN1951015 A CN 1951015A
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Abstract

提供一种即使在发生了频率比较器的错误检测时也能够减少错误检测的影响，并且能够实现稳定且高速的频率锁定的PLL电路和信息再现装置，具有：频率比较器25，与来自VCO 23的时钟CLKA到CLKC同步地提取过零信号ZC，并且观察过零沿与时钟CLKA同步地从哪个相位到哪个相位改变，从而检测因为频率误差所致的频率的高/低，并输出向上信号UP或向下信号DOWN；积分电路26，对向上信号UP或向下信号DOWN进行积分；比较器27，接收被积分的向上信号UP或向下信号DOWN，判断频率误差的方向，并输出三个信号UPM、DOWNM和NOM；和增益调整电路28，确定是否要输出信号，或者由信号UPM、DOWNM和NONM的顺序的模型确定反馈增益，并将其输出。

Description

锁相环电路及信息再现装置
                         技术领域
本发明涉及应用于例如光盘设备的RF信号处理系统的锁相环(phaselocked loop，PLL)电路以及配备所述电路的信息再现装置。
                         背景技术
一般来说，在用于光盘等的数字记录/再现装置的RF信号处理系统中，利用PLL电路，通过比较用于记录和再现数据的相位和频率，获取合适的时钟。
作为一种在用于光盘的PLL电路中比较频率的方法，利用了例如提取所述盘的摆动信号(wobble signal)并锁定到此频率从而与所述盘的转速同步的方法。
但是，在例如盘中不存在摆动信号(例如蓝光盘ROM，此后称为“BDROM”)的情况下不能使用这种方法。
而且，不使用摆动信号而是周期性地提取针对每一个记录帧记录的帧同步信号并锁定到此信号的方法得到使用(例如见专利文档1)。
此外，作为一种从随机数据模型(pattern)中提取频率误差的方法，监视压控振荡器(voltage controlled oscillator)标准的多相位时钟或基于多相位时钟监视数据沿的相位转变的方法是已知的(例如见专利文档2)。
专利文档1：No.11-232795号日本专利申请
专利文档2：No.11-308097号日本专利申请
                         发明内容
本发明要解决的问题
然而在专利文档1中公开的方法的情况下，相位频率比较周期取决于帧周期并变得很长(在BDROM的情况下1932个周期)，因此，当还包括长达帧同步的检测的时间时，存在着锁定花费很长时间的缺点，所以这种方法不适于高速频率锁定。
此外，在专利文档2中公开的方法中，当其应用于高密度光盘时，由于模拟信号的均衡误差、盘的扰动、噪声等的影响所致，输入数据沿的质量很差，因此存在着经常发生频率检测器的错误检测的缺点，所以稳定的频率锁定是不可能的。
此外，在这种方法中，频率检测增益和频率误差不成比例，并且增益在误差变大到一定程度时降低，因此存在着在初始相位误差较大的状态下这种错误检测将增加锁定时间或者频率可能最终散布到锁定范围以外的可能性。
此外，在切换到相位模式时，频率误差必须在相位锁定范围以内，但是当收敛值由于频率环路的错误检测所致未稳定时，存在着相位锁定是不可能的并且不能再读取数据的可能性。
为了确保频率环路的稳定性，可以把环路增益降低，但是在这种情况下锁定所花费的时间增加了。
本发明的一个目的是提供一种PLL电路及信息再现装置，所述PLL电路及信息再现装置即使在发生频率比较器的错误检测的情况下也能够降低错误检测的影响，并且，所述PLL电路及信息再现装置能够实现稳定和高速的频率锁定。
用于解决问题的方法
根据本发明第一个方面的锁相环电路具有：根据控制信号以一种频率振荡并输出具有预定的频率的时钟的振荡电路；检测来自所述振荡电路的时钟和输入信号之间的相位差，并输出相位差数据的相位比较电路；基于所述相位比较电路的所述相位差数据和反馈信号来产生所述控制信号，并将其提供给所述振荡电路的反馈电路；比较所述输入信号和所述振荡电路的所述时钟的频率，并根据频率误差输出信号的频率比较器；按照所述频率比较器的所述频率误差积分所述信号的积分电路；由所述积分电路的积分结果来判断所述频率误差的方向的判断电路；和基于所述判断电路的判断结果，切换所述反馈信号的反馈增益的增益调整电路。
最好，所述增益调整电路基于所述判断电路的所述判断结果的顺序模型(sequential pattern)切换所述反馈信号的所述反馈增益。
最好，所述积分电路的积分常数可调。
最好，所述判断电路基于预定的阈值执行所述判断，并且，当所述判断结果小于所述阈值时，输出将输出到所述增益调整电路的所述反馈信号暂停的信号。
最好，所述判断电路的所述判断阈值可调。
最好，所述增益调整电路在初始锁定状态下不输出所述反馈信号，并且，当连续地接收到相同的判断结果作为输入时，顺次地增大所述反馈增益。
最好，所述增益调整电路在因锁定中的错误检测所致而接收到反方向的频率误差检测的判断结果作为输入时，一度使得所述反馈增益为零，然后，当连续地接收到相同的判断结果作为输入时，顺次地增大所述反馈增益。
根据本发明第二个方面的锁相环电路具有：根据控制信号以一种频率振荡并输出具有彼此不同的相位的多相位时钟的振荡电路；检测来自所述振荡电路的所述多相位时钟其中一个时钟和输入信号之间的相位差，并输出相位差数据的相位比较电路；基于所述相位比较电路的所述相位差数据和反馈信号来产生所述控制信号，并将其提供给所述振荡电路的反馈电路；基于所述输入信号的过零信号和所述振荡电路的所述多相位时钟，检测所述输入信号和所述时钟之间自所述输入信号的过零沿起的频率误差，并根据所述频率误差输出信号的频率比较器；根据所述频率比较器的所述频率误差积分所述信号的积分电路；由所述积分电路的积分结果来判断所述频率误差的方向的判断电路；和基于所述判断电路的判断结果，切换所述反馈信号的反馈增益的增益调整电路。
最好，所述频率比较器基于所述振荡电路的所述多相位时钟提取所述输入信号的所述过零信号，并观察所述输入数据信号的所述过零沿与所述多相位时钟中的所述一个时钟同步地从哪个相位到哪个相位改变，从而检测因为所述频率误差，所述频率是高了还是低了。
当在正常操作情况下不发生所述过零沿的变化的时刻检测到所述过零沿的变化时，最好，所述频率比较器根据所述频率误差暂停所述信号的所述输出。
本发明的第三个方面提供了一种基于时钟对从记录介质读出的信号进行采样，以便将其转换为数字信号用于再现的信息再现装置，所述装置具有用于使所述时钟的采样相位和正确状态匹配的锁相环电路，其中，所述锁相环电路具有：根据控制信号以一种频率振荡并输出具有预定的频率的时钟的振荡电路；检测来自所述振荡电路的时钟和输入信号之间的相位差，并输出相位差数据的相位比较电路；基于所述相位比较电路的所述相位差数据和反馈信号来产生所述控制信号，并将其提供给所述振荡电路的反馈电路；比较所述输入信号和所述振荡电路的所述时钟的频率，并根据频率误差输出信号的频率比较器；根据所述频率比较器的所述频率误差积分所述信号的积分电路；由所述积分电路的积分结果来判断所述频率误差的方向的判断电路；和基于所述判断电路的判断结果，切换所述反馈信号的反馈增益的增益调整电路。
本发明的第四个方面提供了一种基于时钟对从记录介质读出的正弦波状态信号进行采样，以便将其转换为数字信号用于再现的信息再现装置，所述装置具有用于使来自所述时钟的采样相位和正确状态匹配的锁相环电路，其中，所述锁相环电路具有：根据控制信号以一种频率振荡并输出具有彼此不同的相位的多相位时钟的振荡电路；检测来自所述振荡电路的所述多相位时钟其中一个时钟和输入信号之间的相位差，并输出相位差数据的相位比较电路；基于所述相位比较电路的所述相位差数据和反馈信号来产生所述控制信号，并将其提供给所述振荡电路的反馈电路；基于所述输入信号的过零信号和所述振荡电路的所述多相位时钟，检测所述输入信号和所述时钟之间自所述输入信号的过零沿起的频率误差，并根据所述频率误差输出信号的频率比较器；根据所述频率比较器的所述频率误差积分所述信号的积分电路；由所述积分电路的积分结果来判断所述频率误差的方向的判断电路；和基于所述判断电路的判断结果，切换所述反馈信号的反馈增益的增益调整电路。
根据本发明，振荡电路的时钟提供给所述相位比较电路和所述频率比较器。
首先，在频率比较器中，输入信号和振荡电路的时钟的频率比较，并且根据频率误差的信号输出到积分电路。
积分电路根据频率比较器的频率误差积分所述信号，并将其提供给判断电路。所述判断电路由所述积分电路的积分结果判断所述频率误差的方向，并基于所述判断电路的所述判断结果切换所述增益信号的反馈增益。
此外，所述相位比较电路检测来自所述振荡电路的时钟和所述输入信号之间的相位差，并将所述相位差数据输出到所述反馈电路。
基于所述相位比较电路的所述相位差数据和所述反馈信号产生所述控制信号，并且控制所述振荡电路的振荡频率。
发明效果
根据本发明，即使当例如输入信号的过零沿的质量较差并且发生频率比较器的错误检测时，其影响也可以降低，结果，稳定并且高速的频率锁定变得可能。
此外，即使在除了上面所述以外的频率检测方法中，例如直接测量数据的过零间隔的频率比较系统，也有着错误检测的影响减少且高速的频率锁定变得可能的优点。
                         附图说明
图1是系统配置的示意图，示出了采用根据本发明的PLL电路的光盘设备的RF信号处理系统的实施例。
图2A到图2Z是时序图，示出了在根据该实施例的PLL电路中的输入信号、过零信号、三个相位的时钟信号以及部分频率比较器的波形。
图3是示出根据该实施例的频率比较器的操作图像的示意图。
图4是示出根据该实施例的频率比较器的比较逻辑的示意图。
图5是电路示意图，示出了实现图3的检测操作的频率比较器的逻辑电路的例子。
图6是示出高密度光盘中读出数据均衡之后波形的例子的曲线图。
图7是示出高密度光盘中数据过零时刻的分布的例子的曲线图。
图8是示出频率比较器的输出特性(检测增益)的示意图。
图9A到图9H是时序图，示出了使用计数器的比较器和积分器的操作，并示出了在积分设置是8并且判断阈值是4时信号UPM从比较器输出的情况下操作的例子。
图10A到图10H是时序图，示出了使用计数器的比较器和积分器的操作，并示出了在积分设置是8并且判断阈值是4时信号NONM从比较器输出的情况下操作的例子。
图11是示出根据该实施例的模型检测和增益调整电路的逻辑的示意图。
图12A到图12F是时序图，示出了在模型检测和增益调整电路的初始频率锁定状态中的操作。
图13A到图13F是时序图，示出了处于模型检测和增益调整电路的频率锁定中时的操作。
图14A到图14F是时序图，示出了在模型检测和增益调整电路收敛时的操作。
符号描述
10：光盘设备    11：光盘    12：光学头    13：前置放大器    14：AGC电路    15：模拟均衡器    16：模拟/数字转换器(ADC)    17：FIR滤波器    18：维特比解码器(viterbi decoder)    19：解码器(ECC接口(I/F))    20：编码器    21：激光驱动器    22：相位比较器    23：VCO    24：过零比较器    25：频率比较器    26：积分电路    27：起到判断电路作用的比较器    28：模型检测和增益调整电路    29：电荷泵电路    30：环路滤波器    40：PLL电路
                       具体实施方式
下面将参考附图说明本发明的实施例。
图1是系统配置的示意图，示出了采用根据该实施例的PLL电路(锁相环电路)的光盘设备的RF信号处理系统的实施例。
如图1中所示，本光盘设备10具有起到记录介质作用的光盘11、光学头(optical head，OPHD)12、前置放大器13、AGC(自动增益控制)电路14、模拟均衡器(analog equalizer，AEQZ)15、模拟/数字转换器(ADC)16、FIR滤波器17、格形解码器(VITERBI)18、解码器(DEC、ECC、接口(1/F))19、编码器(ENC)20、激光驱动器(laser driver，LZRDRV)21、相位比较器(phase comparator，PCMP)22、VCO 23、过零比较器(zero cross comparator，ZCCMP)24、频率比较器(frequency comparator，FCMP)25、积分电路26、起到判断电路作用的比较器(CMP)27、模型检测(pattern detection，PTNDT)和增益调整电路(gain adjustment，GAINADJ)28、电荷泵电路(charge pump，CP)29和环路滤波器(loop filter，LP)30。
在这些部件中，相位比较器22、VCO 23、过零比较器24、频率比较器25、积分电路26、起到判断电路作用的比较器27、模型检测和增益调整电路28、电荷泵电路29和环路滤波器30构成了本发明的PLL电路40。电荷泵电路29和环路滤波器30构成了本发明的反馈电路。
下面，将以该PLL电路部件的具体功能为中心给出说明。
在光盘设备10中，从光盘头12输出并在前置放大器13处放大的再现信号在AGC电路14中在幅度上进行调整，并输入到模拟均衡器电路15中。
由模拟均衡器15均衡并消除高频噪声的再现信号输入到ADC 16和过零比较器24。
将ADC16的输出输入PLL电路的相位比较器22。如稍后将说明的那样，PLL电路40控制VCO 23以匹配ADC 16的采样相位。
此外，ADC 16的输出输入FIR滤波器17，进一步以高精度均衡，然后输入格形解码器18，解码并校正误差，然后作为NRZ(no-return-to-zero，非归零)数据输出。
此外，将NRZ数据在编码器20处编码。基于这个结果，激光驱动器21在驱动中控制光学头12的激光。
下面将更详细地说明PLL电路。
相位比较器22比较来自ADC 16的数字信号的相位和VCO 23的输出时钟CLKA的相位，并将相位误差数据S22输出到环路滤波器30。
VCO 23具有反相器231到233的三级环形结构。振荡频率受控制信号S30控制，通过由环路滤波器30积分相位误差数据S22来获取控制信号S30。
在VCO 23中，来自3级环形结构的不同级的输出变成了三个相位的时钟CLKA、CLKB和CLKC，将一个CLK周期分为3个，如图2C、图2D和图2E中所示。这三个相位的时钟CLKA、CLKB和CLKC提供给频率比较器25。
VCO 23的第一个相位的时钟(反相器233的输出时钟)提供给ADC 16、FIR滤波器17、格形解码器18和相位比较器22。
过零比较器24从模拟均衡器15接收例如图2A中所示的正弦波状态的RF再现信号S15，并将如图2B中所示的过零信号ZC输出到频率比较器25，过零信号ZC具有对应于过零点变化的电平。
PLL电路需要使ADC 16的采样相位和正确的状态匹配，但是当输入信号频率和时钟频率之间的偏差较大时(例如当它约超过3％时)，相位检测器的相位锁定很困难，因此首先有必要由频率环路缩减频率偏差。
频率比较器25设置在这个频率环路的第一级。
频率比较器25与来自VCO 23的三个相位的时钟CLKA、CLKB和CLKC同步地从过零比较器24提取过零信号ZC，并且此后例如与第一个相位的时钟CLKA同步地观察输入数据信号的过零沿从哪个相位到哪个相位变化，从而检测因为频率误差频率是高还是低，并且将向上信号UP或向下信号DOWN输出到积分电路26。
图3是示出根据该实施例的频率比较器的操作图像的示意图。此外，图4是示出根据该实施例的频率比较器的比较逻辑的示意图。
如图3中所示，第一相位时钟CLKA、第二相位时钟CLKB和第三相位时钟CLKC这三个相位的时钟将1个时钟CLK段分为三个。这些相位段定义为A、B和C。
此时，按照如下从输入数据信号的当前过零沿Yn和下一个沿Yn+1的相位转变(transition)来检测频率误差(方向)。
当沿的转变相对于时钟CLK1周期中的相位A、B和C是正方向(A-＞B-＞C)时，可以认为输入信号的频率低于VCO 23的振荡频率，因此输出向下信号DOWN。
当沿的转变是逆方向(C-＞B-＞A)时，认为输入数据信号的频率高于VCO 23的振荡频率，因此输出向上信号UP。
当不存在沿的相位转变时，误差检测是不可能的，因此什么也不输出。
具体来说，如图4中所示，当沿Yn具有相位A并且下一个沿Yn+1具有相位A时，频率比较器25不能检测误差，因为不存在沿的相位转变，因此既不输出向上信号UP也不输出向下信号DOWN。
在沿Yn具有相位A并且下一个沿Yn+1具有相位B的情况下，认为输入数据信号的频率低于VCO 23的振荡频率，因此输出向下信号DOWN。
在沿Yn具有相位A并且下一个沿Yn+1具有相位C的情况下，认为输入数据信号的频率高于振荡频率，因此输出向上信号UP。
在沿Yn具有相位B并且下一个沿Yn+1具有相位A的情况下，认为输入数据信号的频率高于振荡频率，因此输出向上信号UP。
在沿Yn具有相位B并且下一个沿Yn+1具有相位B的情况下，不存在沿的相位转变并且误差检测是不可能的，因此既不输出向上信号UP也不输出向下信号DOWN。
在沿Yn具有相位B并且下一个沿Yn+1具有相位C的情况下，认为输入数据信号的频率低于VCO 23的振荡频率，因此输出向下信号DOWN。
在沿Yn具有相位C并且下一个沿Yn+1具有相位A的情况下，认为输入数据信号的频率低于振荡频率，因此输出向下信号DOWN。
在沿Yn具有相位C并且下一个沿Yn+1具有相位B的情况下，认为输入数据信号的频率高于振荡频率，因此输出向上信号UP。
在沿Yn具有相位C并且下一个沿Yn+1具有相位C时，不存在沿的相位转变并且误差检测是不可能的，因此既不输出向上信号UP也不输出向下信号DOWN。
图5是电路图，示出了实现图3的检测操作的频率比较器的逻辑电路的例子。
图5的频率比较器具有D型触发器201到217，逻辑异或(exclusivelogical OR，EXOR)门218到220、包括负输入的2输入AND门(与门)221、包括负输入的3输入AND门222、3输入OR门(或门)223到225、开关电路226到228、2输入AND门229、3输入AND门230到234，以及用于延迟第一相位时钟CLKA等的缓冲器235和236。
触发器201到203相对于过零信号ZC的输入ZCIN并联设置。触发器201与第一相位时钟CLKA同步地锁存过零信号ZC，触发器202与第二相位时钟CLKB同步地锁存过零信号ZC，并且触发器203与第三相位时钟CLKC同步地锁存过零信号ZC。
就是说，触发器201到203设置在频率比较器25的输入级，并与VCO 23的三个相位的时钟CLKA、CLKB和CLKC同步地锁存来自过零比较器24的过零信号ZC。
图2F到图2H将触发器201到203的Q输出示为A0、B0和C0。
注意，第一级和后续级触发器204到217与第一相位时钟CLKA同步地输入/输出数据。
触发器204的D输入端连接到第一级触发器201的Q输出端，触发器205的D输入端连接到第一级触发器202的Q输出端，并且触发器206的D输入连接端到第一级触发器203的Q输出端。
触发器204到206与通过缓冲器235的第一相位时钟CLKA同步地锁存触发器201到203的输出。
图2I到图2K将触发器204到206的Q输出示为A1、B1和C1。
EXOR 218在触发器204的输出A1和触发器205的输出B1之间取逻辑异或，并将结果提供给开关226的H输入端、AND门221的负输入端、AND门222的第一负输入端和OR门223的第一输入端。
EXOR 219在触发器205的输出B1和触发器206的输出C1之间取逻辑异或，并将结果提供给AND门221的正输入端、AND门222的第二负输入端和OR门223的第二输入端。
EXOR 220在触发器206的输出C1和第一级触发器201的输出A0之间取逻辑异或，并将结果输出到AND门222的正输入端和OR门223的第三输入端。
提供这三个EXOR 218到220以便获取目前(当前)的时钟。每一个提取时钟CLKA、CLKB和CLKC其中之一。
图2L到图2N将EXOR 218到220的输出示为A2、B2和C2。
当存在过零时，EXOR 218到220的输出A2、B2和C2其中之一变成高电平。在这个例子中，EXOR 220的输出C2变成高电平。
AND门221的输出提供给开关电路227的H输入端，并且AND门222的输出提供给开关电路228的H输入端。
OR门223对EXOR 218到220的输出A2、B2和C2取逻辑或，并将其作为开关信号SW输出到开关电路226到228。
考虑到在开关信号SW处于高电平的情况下检测到过零点，开关电路226到228选择H输入，并将其输出到下一级中对应的触发器207到209的D输入端。
考虑到在开关信号SW处于低电平的情况下未检测到过零点，开关电路226到228选择L输入，并形成用于将下一级中对应的触发器207到209的D输出输入到D输入端的环路。
图20示出作为OR门223的输出的开关信号SW。
如上面说明的那样，触发器207到209与通过缓冲器235和236的第一相位时钟CLKA同步地提取对应的开关电路226到228的输出。
在未检测到过零期间，触发器207到209与第一相位时钟CLKA同步地连续锁存由开关电路226到228形成的环路在上一次锁存的数据，并且，在检测到过零时，则通过开关电路226到228，与第一相位时钟CLKA同步地锁存在检测的时间点的数据。
触发器207的Q输出提供给开关电路226的L输入端、下一级触发器210的D输入端、AND门231的第一输入端和AND门234的第三输入端。
触发器208的Q输出提供给开关电路227的L输入端、下一级触发器211的D输入端、AND门230的第三输入端和AND门233的第二输入端。
触发器209的Q输出提供给开关电路228的L输入端、下一级触发器212的D输入端、AND门229的第二输入端和AND门232的第三输入端。
图2P到图2R将触发器207到209的Q输出示为A3、B3和C3。
触发器210到212与通过缓冲器235和236的第一相位时钟CLKA同步地锁存触发器207到209的输出。
触发器210的输出提供给下一级触发器213的D输入端、AND门229的第一输入端和AND门230的第一输入端。
触发器211的输出提供给下一级触发器214的D输入端、AND门231的第二输入端和AND门232的第一输入端。
触发器212的输出提供给下一级触发器215的D输入端、AND门233的第一输入端和AND门234的第二输入端。
图2S到图2U将触发器210到212的输出示为A4、B4和C4。
触发器213到215与通过缓冲器235和236的第一相位时钟CLKA同步地锁存触发器210到212的输出。
触发器213的Q输出提供给AND门230的第二输入端。
触发器214的Q输出提供给AND门231的第三输入端和AND门232的第二输入端。
触发器215的输出提供给AND门233的第三输入端和AND门234的第一输入端。
当沿Yn具有相位A并且下一个沿Yn+1具有相位C时，基于图4的逻辑，考虑到输入数据信号的频率高于VCO 23的振荡频率，AND门229给OR门224的第一输入端提供高电平信号，以便输出向上信号UP。
当前一沿Yn具有相位A并且下一个沿Yn+1具有相位B时，基于图4的逻辑，考虑到输入数据信号的频率低于VCO 23的振荡频率，AND门230给OR门225的第一输入端提供高电平信号，以便输出向下信号DOWN。
当沿Yn具有相位A并且沿Yn+1具有相位A时，AND门229和230给门224和225提供低电平信号，以便既不输出向上信号UP也不输出向下信号DOWN，因为不存在沿的相位转变，并且误差检测是不可能的。
当前一沿Yn具有相位B并且下一个沿Yn+1具有相位A时，基于图4的逻辑，考虑到输入数据信号的频率高于VCO 23的振荡频率，AND门231给OR门224的第二输入端提供高电平信号，以便输出向上信号UP。
当前一沿Yn具有相位B并且下一个沿Yn+1具有相位C时，基于图4的逻辑，考虑到输入数据信号的频率低于VCO 23的振荡频率，AND门232给OR门225的第二输入端提供高电平信号，以便输出向下信号DOWN。
当沿Yn具有相位B并且沿Yn+1具有相位B时，AND门231和232给门224和225提供低电平信号，以便既不输出向上信号UP也不输出向下信号DOWN，因为不存在沿的相位转变，并且误差检测是不可能的。
当前一沿Yn具有相位C并且下一个沿Yn+1具有相位B时，基于图4的逻辑，考虑到输入数据信号的频率高于VCO 23的振荡频率，AND门233给OR门224的第三输入端提供高电平信号，以便输出向上信号UP。
当前一沿Yn具有相位C并且下一个沿Yn+1具有相位A时，基于图4的逻辑，考虑到输入数据信号的频率低于VCO 23的振荡频率，AND门234给OR门225的第三输入端提供高电平信号，以便输出向下信号DOWN。
当沿Yn具有相位C并且沿Yn+1具有相位C时，AND门233和234给门224和225提供低电平信号，以便既不输出向上信号UP也不输出向下信号DOWN，因为不存在沿的相位转变，并且误差检测是不可能的。
OR门224对AND门229、231和233的输出信号取逻辑OR，并将其提供给向上信号UP的输出级触发器216的D输入端。
OR门225对AND门230、232和234的输出信号取逻辑OR，并将其提供给向下信号DOWN的输出级触发器217的D输入端。
图2V和图2W将OR门224和225的输出示为U0和D0。
触发器216与通过缓冲器235和236的第一相位时钟CLKA同步地锁存OR门234的取高电平或者低电平的输出U0，并将向上信号UP从Q输出端输出到积分电路26。
触发器217与通过缓冲器235和236的第一相位时钟CLKA同步地锁存OR门235的取高电平或者低电平的输出D0，并将向下信号DOWN从Q输出端输出到积分电路26。
图2X和图2Y示出了作为触发器216和217的输出的向上信号UP和向下信号DOWN。
注意，也有可能构成一种系统，以便如图5中的虚线指示的那样提供分频器(例如除2)237。在分频之后，提供给触发器216和217的第一相位时钟CLKA定义为第一相位时钟CLK2，并且将向上信号UP和向下信号DOWN锁存和输出。
图2Z示出了这个时钟CLK2。
提供了通过缓冲器235和236的第一相位时钟CLKA或者进一步分频的时钟CLK2作为如图1中所示的积分电路26的积分器(integrator，INTG)261和262、比较器27以及模型检测和增益调整电路28的操作时钟。
注意，在图5的频率比较器25中，指示在哪个相位检测到前一过零的数据设置在触发器210到212中，并且指示在哪个相位检测到当前(下一个)过零的数据设置在触发器207到209中，因此，获取了检测到的前一沿Yn的相位的信息和检测到的下一个沿Yn+1的相位的信息，所以为了检测相位变化，并非总有必要提供触发器213到215。
在本实施例中，由于下面的原因提供了触发器213到215。
考虑到因为由于数据的特性，在第一相位时钟的一个周期内检测两个过零是不可能的，所以如果在1T内检测到的相位有变化则读取了基于噪声等的数据，为了不输出向上信号UP和向下信号DOWN而是忽略它们，提供了这些触发器。
例如，在正常操作的情况下，当前一沿Yn具有相位A并且下一个沿Yn+1具有相位B时，触发器210的输出A4和触发器208的输出B3必定处于高电平，并且锁定提前当前数据1T的数据的触发器213的输出必定处于高电平，因此，在AND门230中，考虑到输入数据信号的频率低于VCO 23的振荡频率，所以为了输出向下信号DOWN，高电平信号提供给OR门225。
但是由于噪声等所致，当在1T内检测到的相位有变化时，触发器213的输出处于低电平，因此AND门230的输出被屏蔽并保持在低电平，并且向下信号DOWN的输出被抑制。
以同样的方式，在正常操作的情况下，当前一沿Yn具有相位B并且下一个沿Yn+1具有相位A时，触发器207的输出A3和触发器211的输出B4必定处于高电平，并且锁定提前当前数据1T的数据的触发器214的输出必定处于高电平，因此，在AND门231中，考虑到输入数据信号的频率高于VCO 23的振荡频率，所以为了输出向上信号UP，高电平信号提供给OR门224。
但是，由于噪声等所致，当在1T内检测到的相位有变化时，触发器214的输出处于低电平，因此AND门231的输出被屏蔽并保持在低电平，并且向上信号UP的输出被抑制。
以同样的方式，在正常操作的情况下，当前一沿Yn具有相位B并且下一个沿Yn+1具有相位C时，触发器209的输出C3和触发器211的输出B4必定处于高电平，并且锁定提前当前数据1T的数据的触发器214的输出必定处于高电平，因此，在AND门232中，考虑到输入数据信号的频率低于VCO 23的振荡频率，所以为了输出向下信号DOWN，高电平信号提供给OR门225。
但是，当由于噪声等所致，在1T内检测到的相位有变化时，触发器214的输出处于低电平，因此AND门232的输出被屏蔽并保持在低电平，并且向下信号DOWN的输出被抑制。
以同样的方式，在正常操作的情况下，当前一沿Yn具有相位C并且下一个沿Yn+1具有相位B时，触发器208的输出B3和触发器212的输出C4必定处于高电平，并且锁定提前当前数据1T的数据的触发器215的输出也必定处于高电平，因此，在AND门233中，考虑到输入数据信号的频率高于VCO 23的振荡频率，所以为了输出向上信号UP，高电平信号提供给OR门224。
但是，当由于噪声等所致，在1T内检测到的相位有变化时，触发器215的输出处于低电平，因此AND门233的输出被屏蔽并保持在低电平，并且向上信号UP的输出被抑制。
以同样的方式，在正常操作的情况下，当前一沿Yn具有相位C并且下一个沿Yn+1具有相位A时，触发器207的输出A3和触发器212的输出C4必定处于高电平，并且锁定提前当前数据1T的数据的触发器215的输出也必定处于高电平，因此，在AND门234中，考虑到输入数据信号的频率低于VCO 23的振荡频率，所以为了输出向下信号DOWN，高电平信号提供给OR门225。
但是，当由于噪声等所致，在1T内检测到的相位有变化时，触发器215的输出处于低电平，因此AND门234的输出被屏蔽并保持在低电平，并且向下信号DOWN的输出被抑制。
注意，当在以高密度记录的随机数据模型中使用上面说明的频率比较器25的频率比较方法时，由于各种因素所致的数据沿定时质量的恶化导致在某些情况下检测不到正确的频率。至于质量恶化的因素，存在下列因素。
由于(径向或切向)倾斜所致的恶化；
由于聚焦偏差所致的恶化；
由于光功率偏差所致的不对称(非线性畸变)
由于球表面像差(spherical surface aberration)所致的恶化；和
取决于均衡器的频率特性的均衡误差
此外，当执行部分响应均衡时，从过零沿的频率检测不能总是执行，但是在BDROM的情况下，通过信道码(1-7RLL)和PR2(1-2-1)的组合，过零信息可以用于频率检测。
但是，在这种组合中，均衡之后数据电平取±1和±2四个值，因此，短周期模型(2T)的幅度相对于数据的包络变小，因此过零沿的斜度变低，由于电路失调和噪声以及其他因素所致，这变成了定时质量恶化的因素。
图6是示出在BDROM的情况下均衡之后的波形的例子的曲线图。
此外，图7是示出在由于上面所述的因素所致的恶化的情况下过零沿的分布的例子的曲线图。
在图7中，分布中的峰值是2T到8T的模型。
从这个数据还可以看到，每单位时间2T的比率是最大的。认为这个沿的信号质量对频率检测的精度施加的影响是较大的。
每一个模型的分布的扩展具有±1T或更大的宽度，因此模型未被充分地分开，并且由于这个原因经常发生错误的检测。
由于上面所述的因素所致，即使在发生频率检测器的错误检测的情况下，也有必要以高速锁定频率。
图8是示出频率比较器的输出特性的示意图。在图8中，横坐标指示频率误差(FERR)，纵坐标指示频率比较器的输出(FCMPOT)。
在根据本方法的频率检测中，频率检测的增益相对于未变成常数，而是变成了凸曲线，该曲线在7％的频率误差附近达到峰值。当频率误差增加时增益降低。
有必要防止这种增益减少并且无论频率误差如何，实现稳定的高速锁定。
由于这个原因，首先也如图1中所示，频率检测器25的输出向上信号UP和向下信号DOWN在积分电路26中积分。
例如，积分电路26具有由例如计数器构成的UP积分器261和DOWN积分器262，基于在寄存器(REG)31中设置的积分设置值INTSTV对频率比较器25的向上信号UP和向下信号DOWN进行积分，并将其输出到比较器27。
注意，在本实施例中，为了简化电路将计数器用作积分器，但是可以使用另外的单元，只要它起到积分器的作用。可以使用LPF(低通滤波器)等。
比较器27接收由积分电路26积分的向上信号UP和向下信号DOWN，根据在寄存器(REG)32中设置的判断阈值(TRSHV)判断频率误差的方向，并根据判断结果，将三个信号UPM、DOWNM和NONM输出到模型检测和增益调整电路28。
图9A到图9H和图10A到图10H是时序图，示出了使用计数器的比较器和积分器的操作，并且图9A到图9H并示出了在积分设置值是8并且判断阈值是4时从比较器27输出信号UPM的情况下的操作。图10A到图10G示出了在积分设置是8并且判断阈值是4时从比较器27输出信号NONM的情况下的操作。
注意，在计数器的情况下，在向上信号UP或向下信号DOWN的计数到达设置值时的时间点，计数值在比较器处比较，信号UPM或DOWNM输出，并且计数器复位。
图9A到图9H示出了信号UPM输出的情况，但是对于信号DOWNM执行同样的操作。
在这个例子中，积分电路26的UP计数器261计数到8，并且DOWN计数器262计数到3。因此，两个计数之间的差5大于判断阈值4，因此，信号UPM输出。
此外，比较器27具有阈值设置功能，并且当计数的差小于阈值4时输出信号NONM，因此能够屏蔽具有较低可靠性的比较结果。
图10A到图10H示出了信号NONM输出的情况。
在这个例子中，积分电路26的UP计数器261计数到8，并且DOWN计数器262计数到5。两个计数值之间的差3小于判断阈值4，因此信号NON输出。具有较低可靠性的比较结果被屏蔽。
存在只通过这些功能不能防止取决于写模型等的局部误差检测的情况，因此，以下列方式防止局部误差检测的影响而不增加积分值。
来自比较器27的三个误差信号UPM、DOWNM和NONM输入到模型检测和增益调整电路28。
模型检测和增益调整电路28根据来自比较器27的三个信号UPM、DOWNM和NONM的顺序将信号UPOUT或DOWNOUT输出到电荷泵电路29，什么也不输出，或者根据模型改变输出脉冲的宽度。
图11是示出模型检测和增益调整电路的逻辑的示意图。
在这个例子中，顺序地观察比较器27的前三次输出、前两次输出以及前一次输出和比较器27的当前输出，以便确定输出和反馈增益(脉冲宽度)。
在比较器27的前三次输出、前两次输出以及前一次输出是UPM除外的(other than UPM)并且比较器27的当前输出是UPM的情况下，模型检测和增益调整电路28什么也不输出，并且增益设置为0。
在比较器27的前三次输出或前两次输出任有一个是UPM，前一次输出是UPM除外的并且比较器27的当前输出是UPM的情况下，则模型检测和增益调整电路28输出信号UPOUT，并且增益设置为0.25(1T)。
在比较器27的前三次输出和前两次输出都是UPM除外的，前一次输出是UPM，并且比较器27的当前输出是UPM的情况下，模型检测和增益调整电路28输出信号UPOUT，并且增益设置为0.25(1T)。
在比较器27的前三次输出是UPM除外的，前两次输出是UPM，前一次输出是UPM，并且比较器27的当前输出是UPM的情况下，模型检测和增益调整电路28输出信号UPOUT，并且增益设置为0.5(2T)。
在比较器27的前三次输出，前两次输出，前一次输出以及比较器27的当前输出全是UPM的情况下，模型检测和增益调整电路28输出信号UPOUT，并且增益设置为1(4T)。
在比较器27的前三次输出，前两次输出和前一次输出是DOWNM除外的(other than DOWNM)并且比较器27的当前输出是DOWNM的情况下，模型检测和增益调整电路28什么也不输出，并且增益设置为0。
在比较器27的前三次输出或前两次输出是任有一个是DOWNM，前一次输出是DOWNM除外的并且比较器27的当前输出是DOWNM的情况下，模型检测和增益调整电路28输出信号DOWNOUT，并且增益设置为0.25(1T)。
在比较器27的前三次输出和前两次输出都是DOWNM除外的，前一次输出是DOWNM，并且比较器27的当前输出是DOWNM的情况下，模型检测和增益调整电路28输出信号DOWNOUT，并且增益设置为0.25(1T)。
在比较器27的前三次输出是DOWNM除外的，前两次输出都是DOWNM，前一次输出是DOWNM，并且比较器27的当前输出是DOWNM的情况下，模型检测和增益调整电路28输出信号DOWNOUT，并且增益设置为0.5(2T)。
在比较器27的前三次输出，前两次输出，前一次输出以及比较器27的当前输出全是DOWNM的情况下，模型检测和增益调整电路28输出信号DOWNOUT，并且增益设置为1(4T)。
此外，在比较器27的前三次输出、前两次输出和前一次输出是UPM、UPM除外的、DOWN或DOWN除外的中的一个，并且比较器27的全部当前输出都是NONM的情况下，模型检测和增益调整电路28什么也不输出，并且增益设置为0。
图12A到图12F是时序图，示出了模型检测和增益调整电路28基于图11的逻辑的锁定初始阶段的操作的例子。
在锁定开始的时间，无法参考以往的顺序，所以使得针对第一个UPM或DOWNM信号的反馈为零。
此后，当连续地输入相同的信号时，反馈增益按0.25、0.5和1.0顺次地增加。
在图12A到图12F的例子的情况下，是假设错误检测发生在初始阶段的情况，但是和不执行增益调整的情况相比，由于错误检测所致的控制电压波动能够被抑制到1/8。实际上，如已经示出的那样，当由于错误检测将频率误差放大时，检测增益降低，因此抑制这种错误检测的影响很重要。
图13A到图13F是时序图，示出了模型检测和增益调整电路28基于图11的逻辑在锁定中的操作的例子。
在锁定中，当由于错误检测检测到反方向的频率误差时，一度(once)使得增益为零。此后，当相同的信号继续时，反馈增益顺次地增加。
在图13A到图13F的例子的情况下，和不执行增益调整的情况相比，由于错误检测所致的频率波动被抑制到1/8。
图14A到图14F是时序图，示出了在模型检测和调整电路基于图11的逻辑收敛时的操作的例子。
在收敛时，向上信号UP和向下信号DOWN的积分结果的差变得较小，并且信号UPM和DOWNM出现的概率变得几乎相同。
此外，信号NONM出现的概率变得较高。
在图14A到图14F的例子的情况下，检测结果不继续，因此增益不增加，并且和不执行增益调整的情况相比，频率波动可以被抑制到1/4到1/8。
注意，无需采用这个逻辑作为使用模型的增益调整方法。可以改变所监视的模型长度、模型的变化、增益的可变范围、分辨率等。
通过这些功能，对于在锁定中的错误检测，增益被自动降低，并且能够抑制由于错误检测所致的VCO频率的波动。
此外，当频率锁定收敛时，有可能自动地降低平均反馈增益并抑制由于错误检测所致的频率波动。
此外，按照本实施例中的增益调整方法，由于高速增益切换是可能的，所以使用了改变电荷泵29的开关脉冲宽度的方法，但是只要增益能够调整，就可以使用另外的方法。例如，电流源的电流值可以切换。
下面将说明图1的电路的操作。
在从光学头12输出并在前置放大器13处放大的再现信号在AGC电路14中在幅度上经调整，并输入到模拟均衡器电路15。
由模拟均衡器15均衡并消除高频噪声的再现信号输入到ADC 16和过零比较器24。
此时，PLL电路40必须使ADC 16的采样相位和正确的状态匹配，但是当输入信号频率和时钟频率之间的偏差较大时(它超过大约3％时)，相位检测器的相位锁定很困难，因此首先由频率环路缩减频率偏差。
过零比较器24的输出输入到PLL电路40的频率比较器25，并用于检测频率误差的方向(UP还是DOWN)。
该向上信号UP或向下信号DOWN的输出进一步在积分电路26(积分器261、262)被积分，然后在比较器27处比较，并根据设置的阈值作为三个信号UPM、DOWNM和NONM输出到模型检测和增益调整电路28。
模型检测和增益调整电路28由这三个信号的顺序输出信号UPOUT或DOWNOUT，或者什么也不输出，或者根据模型改变输出脉冲的宽度。
模型检测和增益调整电路28的输出在用于频率环路的电荷泵电路29处转换为电流，并在环路滤波器30处被积分。
在操作中，VCO 23的振荡频率受环路滤波器30的输出控制信号S30控制，并使得与输入数据信号的频率匹配。
VCO 23具有三级环形结构。来自各级的输出变成三个相位的时钟CLKA、CLKB和CLKC，将一个CLK周期分为3个。这三个相位的时钟CLKA、CLKB和CLKC输入到频率比较器25，并与从过零比较器24输出的过零信号ZC比较，从而执行了频率检测。
上面的描述涉及频率模式中的操作，当通过频率环路的操作，输入数据信号和VCO 23的振荡频率大致相同时，PLL电路40切换到相位锁定模式。
ADC 16的输出输入到PLL电路40的相位比较电路22，因此其相位误差数据S22在环路滤波器30处被积分，VCO 23受到控制，并使得ADC 16的采样频率匹配。
此外，ADC 16的输出输入到FIR滤波器17，进一步以高精度均衡，然后输入格形解码器18，被解码并校正误差，然后作为NRZ数据输出。
如上面说明的那样，根据本实施例，提供了：频率比较器25，用于与VCO23的三个相位的时钟CLKA、CLKB和CLKC同步地从过零比较器24提取过零信号ZC，并且此后观察输入数据信号的过零沿与例如第一相位的时钟CLKA同步地从哪个相位到哪个相位改变，从而检测频率是高了还是低了，并输出向上信号UP或向下信号DOWN；积分电路26，用于基于寄存器31中设置的积分设置值对频率比较器25的向上信号UP或向下信号DOWN进行积分；比较器27接收积分电路26积分的向上信号UP或向下信号DOWN，根据寄存器32中设置的判断阈值判断频率误差的方向，并根据判断结果输出三个信号UPM、DOWNM和NOM；和模型检测和增益调整电路28，用于确定是否要输出信号UPOUT或DOWNOUT，或者从来自比较器27的三个信号UPM、DOWNM和NONM的顺序的模型确定反馈增益，并将其输出到电荷泵电路29，因此能够获取下面的效果。
即，在使用输入数据和VCO的多相位时钟的频率比较方法中，当输入信号的过零沿质量较差并且发生频率比较器的错误检测时，可以减少其影响，结果，稳定且高速的频率锁定变成可能。
此外，即使在除了上面所述以外的频率检测方法中，例如，直接测量数据的过零间隔的频率比较方法，错误检测的影响也减少，并且稳定且高速的频率锁定变成可能。
工业可用性
根据本发明的PLL电路和信息再现装置即使在发生了频率比较器的错误检测时也能够减少错误检测的影响，并且能够实现稳定且高速的频率锁定，因此能够应用于蓝光盘和其他的光盘设备。

Claims (26)

1.一种锁相环电路，包含：
根据控制信号以一种频率振荡并输出具有预定的频率的时钟的振荡电路；
检测来自所述振荡电路的时钟和输入信号之间的相位差，并输出相位差数据的相位比较电路；
基于述相位比较电路的所述相位差数据和反馈信号来产生所述控制信号，并将其提供给所述振荡电路的反馈电路；
比较所述输入信号和所述振荡电路的所述时钟的频率，并输出根据频率误差的信号的频率比较器；
按照所述频率比较器的所述频率误差积分所述信号的积分电路；
由所述积分电路的积分结果来判断所述频率误差的方向的判断电路；和
基于所述判断电路的判断结果，切换所述反馈信号的反馈增益的增益调整电路。
2.如权利要求1所述的锁相环电路，其中，所述增益调整电路基于所述判断电路的所述判断结果的顺序模型切换所述反馈信号的所述反馈增益。
3.如权利要求1所述的锁相环电路，其中，所述积分电路的积分常数可调。
4.如权利要求1所述的锁相环电路，其中，所述判断电路基于预定的阈值执行所述判断，并且，当所述判断结果小于所述阈值时，输出用于将输出到所述增益调整电路的所述反馈信号暂停的信号。
5.如权利要求4所述的锁相环电路，其中，所述判断电路的所述判断阈值可调。
6.如权利要求1所述的锁相环电路，其中，所述增益调整电路在初始锁定状态下不输出所述反馈信号，并且，当连续地接收到相同的判断结果作为输入时，顺次地增大所述反馈增益。
7.如权利要求6所述的锁相环电路，其中，所述增益调整电路在因锁定中的错误检测所致而接收到反方向的频率误差检测的判断结果作为输入时，一度使得所述反馈增益为零，然后，当连续地接收到相同的判断结果作为输入时，顺次地增大所述反馈增益。
8.一种锁相环电路，包含：
根据控制信号以一种频率振荡并输出具有彼此不同的相位的多相位时钟的振荡电路；
检测来自所述振荡电路的所述多相位时钟其中一个时钟和输入信号之间的相位差，并输出相位差数据的相位比较电路；
基于所述相位比较电路的所述相位差数据和反馈信号来产生所述控制信号，并将其提供给所述振荡电路的反馈电路；
基于所述输入信号的过零信号和所述振荡电路的所述多相位时钟，检测所述输入信号和所述时钟之间自所述输入信号的过零沿起的频率误差，并根据所述频率误差输出信号的频率比较器；
根据所述频率比较器的所述频率误差积分所述信号的积分电路；
由所述积分电路的积分结果来判断所述频率误差的方向的判断电路；和
基于所述判断电路的判断结果，切换所述反馈信号的反馈增益的增益调整电路。
9.如权利要求8所述的锁相环电路，其中，所述增益调整电路基于所述判断电路的判断结果的顺序模型切换所述反馈信号的所述反馈增益。
10.如权利要求8所述的锁相环电路，其中，所述频率比较器基于所述振荡电路的所述多相位时钟提取所述输入信号的所述过零信号，并观察所述输入数据信号的所述过零沿与所述多相位时钟中的所述一个时钟同步地从哪个相位到哪个相位改变，从而检测所述频率是高了还是低了。
11.如权利要求10所述的锁相环电路，其中，当在正常操作情况下不发生所述过零沿的变化的时刻检测到所述过零沿的变化时，所述频率比较器根据所述频率误差暂停所述信号的所述输出。
12.如权利要求8所述的锁相环电路，其中，所述积分电路的积分常数可调。
13.如权利要求8所述的锁相环电路，其中，所述判断电路基于预定的阈值执行所述判断，并且，当所述判断结果小于所述阈值时，输出用于将输出到所述增益调整电路的所述反馈信号暂停的信号。
14.如权利要求13所述的锁相环电路，其中，所述判断电路的所述判断阈值可调。
15.如权利要求14所述的锁相环电路，其中，所述增益调整电路在初始锁定状态下不输出所述反馈信号，并且，当连续地接收到相同的判断结果作为输入时，顺次地增大所述反馈增益。
16.一种用于基于时钟对从记录介质读出的信号进行采样，以便将其转换为数字信号用于再现的信息再现装置，包含：
用于使所述时钟的采样相位和正确状态匹配的锁相环电路，其中
所述锁相环电路具有：
根据控制信号以一种频率振荡并输出具有预定的频率的时钟的振荡电路；
检测来自所述振荡电路的时钟和输入信号之间的相位差，并输出相位差数据的相位比较电路；
基于所述相位比较电路的所述相位差数据和反馈信号来产生所述控制信号，并将其提供给所述振荡电路的反馈电路；
比较所述输入信号和所述振荡电路的所述时钟的频率，并输出根据频率误差的信号的频率比较器；
根据所述频率比较器的所述频率误差积分所述信号的积分电路；
由所述积分电路的积分结果来判断所述频率误差的方向的判断电路；和
基于所述判断电路的判断结果，切换所述反馈信号的反馈增益的增益调整电路。
17.如权利要求16所述的信息再现装置，其中，所述增益调整电路基于所述判断电路的所述判断结果的顺序模型切换所述反馈信号的所述反馈增益。
18.如权利要求16所述的信息再现装置，其中，所述判断电路根据预定的阈值执行所述判断，并且，当所述判断结果小于所述阈值时，输出用于将输出到所述增益调整电路的所述反馈信号暂停的信号。
19.如权利要求16所述的信息再现装置，其中，所述增益调整电路在初始锁定状态下不输出所述反馈信号，并且，当连续地接收到相同的判断结果作为输入时，顺次地增大所述反馈增益。
20.如权利要求19所述的信息再现装置，其中，所述增益调整电路在因锁定中的错误检测所致而接收到反方向的频率误差检测的判断结果作为输入时，一度使得所述反馈增益为零，然后，当连续地接收到相同的判断结果作为输入时，顺次地增大所述反馈增益。
21.一种用于基于时钟对从记录介质读出的正弦波状态信号进行采样，以便将其转换为数字信号用于再现的信息再现装置，包含：
用于使来自所述时钟的采样相位和正确状态匹配的锁相环电路，其中
所述锁相环电路具有：
根据控制信号以一种频率振荡并输出具有彼此不同的相位的多相位时钟的振荡电路；
检测来自所述振荡电路的所述多相位时钟其中一个时钟和输入信号之间的相位差，并输出相位差数据的相位比较电路；
基于所述相位比较电路的所述相位差数据和反馈信号来产生所述控制信号，并将其提供给所述振荡电路的反馈电路；
基于所述输入信号的过零信号和所述振荡电路的所述多相位时钟，检测所述输入信号和所述时钟之间自所述输入信号的过零沿起的频率误差，并根据所述频率误差输出信号的频率比较器；
根据所述频率比较器的所述频率误差积分所述信号的积分电路；
由所述积分电路的积分结果来判断所述频率误差的方向的判断电路；和
基于所述判断电路的判断结果，切换所述反馈信号的反馈增益的增益调整电路。
22.如权利要求21所述的信息再现装置，其中，所述增益调整电路基于所述判断电路的判断结果的顺序模型切换所述反馈信号的所述反馈增益。
23.如权利要求21所述的信息再现装置，其中，所述频率比较器基于所述振荡电路的所述多相位时钟提取所述输入信号的所述过零信号，并观察所述输入数据信号的所述过零沿与所述多相位时钟中的所述一个时钟同步地从哪个相位到哪个相位改变，从而检测因为所述频率误差，所述频率是高了还是低了。
24.如权利要求23所述的信息再现装置，其中，当在正常操作情况下不发生所述过零沿的变化的时刻检测到所述过零沿的变化，则所述频率比较器根据所述频率误差暂停所述信号的所述输出。
25.如权利要求21所述的信息再现装置，其中，所述判断电路根据预定的阈值执行所述判断，并且，当所述判断结果小于所述阈值时，输出用于将输出到所述增益调整电路的所述反馈信号暂停的信号。
26.如权利要求25所述的信息再现装置，其中，所述增益调整电路在初始锁定状态下不输出所述反馈信号，并且，当连续地接收到相同的判断结果作为输入时，顺次地增大所述反馈增益。
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