CN110309588A - 一种信号眼图变化模拟装置 - Google Patents

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Abstract

为了克服传统方案模拟出的眼图形态固定不变以及无法模拟脉冲位宽变化情况的不足，本发明提供了一种信号眼图变化模拟装置，采用了可调延迟单元，在可调延迟单元后面加入眼图变化逻辑电路对可调延迟单元的输出进行逻辑处理后输出，不但能够模拟信号受传输过程中延迟影响造成的眼图变化，还能够模拟信号脉冲宽度变化造成的眼图变化。

Description

一种信号眼图变化模拟装置
技术领域
本发明属于芯片验证技术领域，涉及一种信号眼图变化模拟装置。
背景技术
在实际电路中，由于信号(特别是高速信号)在传输过程中受噪声，串扰，电源电压变化，以及设置不同的参考电压等因素的影响，信号的延迟以及脉冲宽度都会发生变化，即信号呈现出不同的眼图(data-eye)，眼图的变小可能会导致电路出现功能或时序错误，从而导致芯片良率大大降低。这就要求在电路设计时，需要考虑一定范围内的眼图变化情况，提高电路的容错性。而电路的这种设计必然需要通过验证环境，以测试在一定范围内眼图变化是否影响电路功能。由于在验证环境中，所有信号都是理想的，因此需要模拟信号眼图的变化。
目前模拟信号眼图的变化，主要是采用数目与信号比特位相同的固定延迟单元，通过对信号的延迟，模拟眼图的变化，原理如图1、2所示。然而，该方案有以下缺点：
1、由于信号的延迟是固定的，因此模拟出的眼图(data-eye)形态固定不变，情况单一，覆盖场景不全。
2、由于是只是通过信号延迟改变眼图(data-eye)，每个单笔信号高低电平脉冲位宽(pulse width)相等，因而无法模拟高速信号因脉冲宽度变化而引起的眼图变化的情况。
发明内容
为了克服传统方案模拟出的眼图形态固定不变以及无法模拟脉冲位宽变化情况的不足，本发明提供了一种信号眼图变化模拟装置。
本发明的技术方案：
一种信号眼图变化模拟装置，其特殊之处在于，
包括：
可调延迟单元
和
眼图变化逻辑电路；
可调延迟单元：用于调节输入信号的延迟；
眼图变化逻辑电路：用于对可调延迟单元的输出进行逻辑处理后输出。
进一步地，包括n个可调延迟单元和n-1个眼图变化逻辑电路；n≥2；
n个可调延迟单元依次记为：
第一级可调延迟单元、第二级可调延迟单元、…、第n-1级可调延迟单元、第n级可调延迟单元；
第一级可调延迟单元、第二级可调延迟单元、…、第n-1级可调延迟单元、第n级可调延迟单元依次串接，其控制端分别接第一级延迟调节码、第二级延迟调节码、…、第n-1级延迟调节码、第n级延迟调节码；
将n-1个眼图变化逻辑电路依次记为：
第一眼图变化逻辑电路、第二眼图变化逻辑电路、…、第n-1眼图变化逻辑电路；
第一眼图变化逻辑电路用于对第i级可调延迟单元和第s级可调延迟单元的输出分别进行逻辑与和逻辑或处理，然后选择逻辑与结果或者逻辑或结果作为第一眼图变化逻辑电路的输出；
第二眼图变化逻辑电路用于对第h级可调延迟单元和第一眼图变化逻辑电路的输出分别进行逻辑与和逻辑或处理，然后选择逻辑与结果或者逻辑或结果作为第二眼图变化逻辑电路的输出；
以此类推；
第n-1眼图变化逻辑电路用于对第g级可调延迟单元和第n-2眼图变化逻辑电路的输出分别进行逻辑与和逻辑或处理，然后选择逻辑与结果或者逻辑或结果作为第n-1眼图变化逻辑电路的输出；
上述i、s、h、g均在1、2，…，n-1中取值，且i≠s≠h≠g。
进一步地，所述可调延迟单元包括m个串接的延迟子单元和至多m-1个开关，m个延迟子单元的控制端均接同一个延迟子单元延迟调节码，或者接不同的延迟子单元延迟调节码；m-1个开关分别与m-1个延迟子单元并联连接；m-1个开关的控制端均接延迟信号延迟调节码；m≥2。
或者，所述可调延迟单元包括m个串接的延迟子单元和m个开关，m个延迟子单元的控制端均接同一个延迟子单元延迟调节码，或者接不同的延迟子单元延迟调节码；m个开关分别与m个延迟子单元并联连接；m个开关的控制端均接延迟信号延迟调节码；m≥2。
进一步地，单个延迟子单元由一个缓冲器构成。
或者，单个延迟子单元包括多个串接的缓冲器。
进一步地，单个延迟子单元还包括与缓冲器数目相等的多个控制开关，所述多个控制开关分别与所述多个缓冲器并联；所述多个控制开关的控制端均接同一个延迟子单元延迟调节码。
进一步地，m个延迟子单元的结构相同。
进一步地，所述n个可调延迟单元的结构相同。
本发明的有益效果：
1、本发明由于采用了多级可调延迟结构，配合相应的逻辑处理，不但能够模拟信号受传输过程中延迟影响造成的眼图变化，还能够模拟信号脉冲宽度变化造成的眼图变化。
2、本发明在多级可调延迟结构后面加入逻辑“与”及逻辑“或”两种方案，并且可以通过选择器进行选择，模拟眼图的各个信号线高、低电平的变化方案受选择器控制信号的控制，可切换选择任意一路作为输出。
3、本发明所加的延迟码在延迟范围内是随机产生的值，因此模拟眼图的大小在约束的一定范围内随机变化，能够模拟更接近真实的各种不同延迟场景。
4、本发明的延迟调节步长可调，因此模拟眼图变化范围可配可调。
5、本发明采用两级延迟可调，在保证更真实的模拟眼图变化的前提下，实施的复杂度较低。
6、本发明采用三级甚至更多级延迟可调，能够使信号的时间延迟变得更大，信号脉冲宽度变得更小。
附图说明
图1为现有信号眼图变化模拟装置的原理示意图。
图2是图1中固定延迟单元的原理示意图。
图3是本发明信号眼图变化模拟装置的原理示意图。
图4是本发明信号眼图变化模拟装置中眼图变化逻辑电路的原理示意图。
图5是本发明实施例一的原理示意图(两级可调)。
图6是本发明实施例一中第一级可调延迟单元的第一种实施例。
图7是本发明实施例一中第一级可调延迟单元的第二种实施例。
图8是本发明实施例一中第一级可调延迟单元中单个延迟子单元的其中一种实施例。
图9是本发明实施例一进行眼图变化模拟的效果图。
图10是本发明实施例一的具体应用示例。
图11是本发明实施例二的原理示意图(三级可调)。
图12是本发明实施例三的原理示意图(三级可调)。
具体实施方式
以下结合附图和实施例对本发明作进一步说明。
如图3、图4所示，本发明所提供的信号眼图变化模拟装置包括n个可调延迟单元和n-1个眼图变化逻辑电路；n≥2；n个可调延迟单元依次记为第一级可调延迟单元、第二级可调延迟单元、…、第n-1级可调延迟单元、第n级可调延迟单元，第一级可调延迟单元、第二级可调延迟单元、…、第n-1级可调延迟单元、第n级可调延迟单元依次串接，其控制端分别接第一级延迟调节码、第二级延迟调节码、…、第n-1级延迟调节码、第n级延迟调节码；
将n-1个眼图变化逻辑电路依次记为第一眼图变化逻辑电路、第二眼图变化逻辑电路、…、第n-1眼图变化逻辑电路；
第一眼图变化逻辑电路用于对第i级可调延迟单元和第s级可调延迟单元的输出分别进行逻辑与和逻辑或处理，然后选择逻辑与结果或者逻辑或结果作为第一眼图变化逻辑电路的输出；
第二眼图变化逻辑电路用于对第h级可调延迟单元和第一眼图变化逻辑电路的输出分别进行逻辑与和逻辑或处理，然后选择逻辑与结果或者逻辑或结果作为第二眼图变化逻辑电路的输出；
以此类推；
第n-1眼图变化逻辑电路用于对第g级可调延迟单元和第n-2眼图变化逻辑电路的输出分别进行逻辑与和逻辑或处理，然后选择逻辑与结果或者逻辑或结果作为第n-1眼图变化逻辑电路的输出；
上述i、s、h、g均在1、2，…，n-1中取值，且i≠s≠h≠g。
实施例一：
如图5所示，本实施例所提供的信号眼图变化模拟装置包括第一级可调延迟单元、第二级可调延迟单元、两输入与门、两输入或门和二选一选择器。第一级可调延迟单元的输入端接待模拟眼图变化的信号输入，第一级可调延迟单元的控制端接第一级延迟调节码，第一级可调延迟单元的输出端接第二级可调延迟单元的输入端、两输入与门的一个输入端以及两输入或门的一个输入端；第二级可调延迟单元的控制端接第二级延迟调节码，第二级可调延迟单元的输出端接两输入与门的另一个输入端以及两输入或门的另一个输入端，两输入与门和两输入或门的输出端均接二选一选择器的输入端；二选一选择器的控制端接选择端输入信号。
如图6所示，本实施例中第一级可调延迟单元包括m(m≥2)个串接的结构相同的延迟子单元和m个开关；将m个延迟子单元分别记为延迟子单元1、延迟子单元2、…、延迟子单元m，m个开关分别记为K1、K2、…、Km，开关K1、K2、…、Km分别与延迟子单元1、延迟子单元2、…、延迟子单元m并联；延迟子单元1、延迟子单元2、…、延迟子单元m分别接相同的延迟子单元延迟调节码；开关K1、K2、…、Km的控制端接延迟信号延迟调节码(用户给的)；当某个开关所对应的延迟信号延迟调节码为0时，该开关导通，则该开关对应的延迟子单元被短路，从而实现延迟子单元个数的调节，即实现延迟大小可调。例如，若开关K1和K3所对应的延迟信号延迟调节码为0，其余开关所对应的延迟信号延迟调节码为1，则开关K1和K3导通，使得延迟子单元1和延迟子单元3被短路，从而使延迟子单元1和延迟子单元3不参与输入信号的延迟调节。在其他实施例中，开关的数目也可以等于延迟子单元的数目减1，即m-1个开关分别与其中m-1个延迟子单元并联，如图7所示。每个延迟子单元对应有一个开关，延迟子单元与其对应的开关并联。
如图8所示，单个延迟子单元包括f个串接的缓冲器和f个开关；f个缓冲器分别记为缓冲器1、缓冲器2、…、缓冲器f，f个开关分别记为K1＇、K2＇、…、Kf＇，开关K1＇、K2＇、…、Kf＇分别与缓冲器1、缓冲器2、…、缓冲器f并联，开关K1＇、K2＇、…、Kf＇的控制端接延迟子单元延迟调节码；当某个开关所对应的延迟子单元延迟调节码为0时，该开关导通(在其他实施例中，也可以设置为当延迟子单元延迟调节码为1时，开关导通)，则该开关对应的缓冲器被短路，从而实现缓冲器个数的调节，实现延迟大小调节的步长可调。在其他实施例中，单个延迟子单元也可以由一个缓冲器(Buffer)构成，或者仅由多个缓冲器(Buffer)串接构成而不需要开关控制。
在另一些实施例中，延迟子单元的结构也可以不同，例如延迟子单元所包含的缓冲器的数目可以不同；各延迟子单元的控制端也可以接不同的延迟调节码。各延迟子单元结构相同、各延迟子单元接相同的延迟子单元延迟调节码的好处是电路实现简单，当延迟子单元延迟调节码变化时，各个延迟子单元延迟效果相同，即延迟步长相同，总的延迟呈线性变化，更利于实施。
本实施例中第二级可调延迟单元与第一级可调延迟单元的结构相同，在其他实施例中，各级可调延迟单元的结构也可以不同，当结构相同时，可以降低设计成本和制造成本。
图9为本实施例的进行眼图变化模拟的效果图，从图中可以看出，总线信号经过本实施例变化后，眼图变小，对应每个单比特信号而言，信号延迟时间，脉冲宽度均发生不同的变化。
图10为本实施例的应用示例，将多个本实施例的信号眼图变化模拟装置并行设置在被测设计(DUT)与设计/模型(Design/Model)之间，为每个信号眼图变化模拟装置的第一级可调延迟单元和第二级可调延迟单元的每个延迟子单元给予单个比特信号以得到不同的延迟码，从而经过多个本实施例后，一组总线信号的眼图将发生变化，并传递到下一级对接的设计/模型。
实施例二：
如图11所示，本实施例所提供的信号眼图变化模拟装置包括第一级可调延迟单元、第二级可调延迟单元、第三级可调延迟单元、两输入与门1、两输入与门2、两输入或门1、两输入或门2、二选一选择器1和二选一选择器2。
第一级可调延迟单元的输入端接待模拟眼图变化的信号输入，第一级可调延迟单元的控制端接第一级延迟调节码，第一级可调延迟单元的输出端接第二级可调延迟单元的输入端、两输入与门2的一个输入端以及两输入或门2的一个输入端；
第二级可调延迟单元的控制端接第二级延迟调节码，第二级可调延迟单元的输出端接两输入与门1的一个输入端、两输入或门1的一个输入端以及第三级可调延迟单元的输入端；
第三级可调延迟单元的控制端接第三级延迟调节码，第三级可调延迟单元的输出端接两输入与门1的另一个输入端以及两输入或门1的另一个输入端；两输入与门1和两输入或门1的输出端均接二选一选择器1的输入端；
二选一选择器1的输出端同时接两输入与门2与两输入或门2的另一个输入端，两输入与门2和两输入或门2的输出端均接二选一选择器2的输入端；
二选一选择器1和二选一选择器2的控制端分别接选择端输入信号1和选择端输入信号2。
实施例三：
如图12所示，本实施例与实施例二都是三级可调延迟的方案，与实施例二的区别在于，本实施例先对第一级可调延迟单元与第二级可调延迟单元的输出作逻辑处理和选择，而实施例二是先对第二级可调延迟单元与第三级可调延迟单元的输出作逻辑处理和选择。
具体的，本实施例所提供的信号眼图变化模拟装置包括第一级可调延迟单元、第二级可调延迟单元、第三级可调延迟单元、两输入与门3、两输入与门4、两输入或门3、两输入或门4、二选一选择器3和二选一选择器4。
第一级可调延迟单元的输入端接待模拟眼图变化的信号输入，第一级可调延迟单元的控制端接第一级延迟调节码，第一级可调延迟单元的输出端接第二级可调延迟单元的输入端、两输入与门3的一个输入端以及两输入或门3的一个输入端；
第二级可调延迟单元的控制端接第二级延迟调节码，第二级可调延迟单元的输出端接两输入与门3的另一个输入端、两输入或门3的另一个输入端以及第三级可调延迟单元的输入端；两输入与门3和两输入或门3的输出端均接二选一选择器3的输入端；二选一选择器3的输出端接两输入与门4的一个输入端和两输入或门4的一个输入端；
第三级可调延迟单元的控制端接第三级延迟调节码，第三级可调延迟单元的输出端接两输入与门4的另一个输入端以及两输入或门4的另一个输入端；两输入与门4和两输入或门4的输出端均接二选一选择器4的输入端；
二选一选择器3和二选一选择器4的控制端分别接选择端输入信号3和选择端输入信号4。

Claims (9)

1.一种信号眼图变化模拟装置，其特征在于，
包括：
可调延迟单元
和
眼图变化逻辑电路；
可调延迟单元：用于调节输入信号的延迟；
眼图变化逻辑电路：用于对可调延迟单元的输出进行逻辑处理后输出。
2.根据权利要求1所述的信号眼图变化模拟装置，其特征在于：
包括n个可调延迟单元
和
n-1个眼图变化逻辑电路；n≥2；
n个可调延迟单元依次记为：
第一级可调延迟单元、第二级可调延迟单元、…、第n-1级可调延迟单元、第n级可调延迟单元；
第一级可调延迟单元、第二级可调延迟单元、…、第n-1级可调延迟单元、第n级可调延迟单元依次串接，其控制端分别接第一级延迟调节码、第二级延迟调节码、…、第n-1级延迟调节码、第n级延迟调节码；
将n-1个眼图变化逻辑电路依次记为：
第一眼图变化逻辑电路、第二眼图变化逻辑电路、…、第n-1眼图变化逻辑电路；
第一眼图变化逻辑电路用于对第i级可调延迟单元和第s级可调延迟单元的输出分别进行逻辑与和逻辑或处理，然后选择逻辑与结果或者逻辑或结果作为第一眼图变化逻辑电路的输出；
第二眼图变化逻辑电路用于对第h级可调延迟单元和第一眼图变化逻辑电路的输出分别进行逻辑与和逻辑或处理，然后选择逻辑与结果或者逻辑或结果作为第二眼图变化逻辑电路的输出；
以此类推；
第n-1眼图变化逻辑电路用于对第g级可调延迟单元和第n-2眼图变化逻辑电路的输出分别进行逻辑与和逻辑或处理，然后选择逻辑与结果或者逻辑或结果作为第n-1眼图变化逻辑电路的输出；
上述i、s、h、g均在1、2，…，n-1中取值，且i≠s≠h≠g。
3.根据权利要求2所述的信号眼图变化模拟装置，其特征在于：所述可调延迟单元包括m个串接的延迟子单元和至多m-1个开关，m个延迟子单元的控制端均接同一个延迟子单元延迟调节码，或者接不同的延迟子单元延迟调节码；m-1个开关分别与m-1个延迟子单元并联连接；m-1个开关的控制端均接延迟信号延迟调节码；m≥2。
4.根据权利要求2所述的信号眼图变化模拟装置，其特征在于：所述可调延迟单元包括m个串接的延迟子单元和m个开关，m个延迟子单元的控制端均接同一个延迟子单元延迟调节码，或者接不同的延迟子单元延迟调节码；m个开关分别与m个延迟子单元并联连接；m个开关的控制端均接延迟信号延迟调节码；m≥2。
5.根据权利要求3或4所述的信号眼图变化模拟装置，其特征在于：单个延迟子单元由一个缓冲器构成。
6.根据权利要求3或4所述的信号眼图变化模拟装置，其特征在于：单个延迟子单元包括多个串接的缓冲器。
7.根据权利要求6所述的信号眼图变化模拟装置，其特征在于：单个延迟子单元还包括与缓冲器数目相等的多个控制开关，所述多个控制开关分别与所述多个缓冲器并联；所述多个控制开关的控制端均接同一个延迟子单元延迟调节码。
8.根据权利要求3或4所述的信号眼图变化模拟装置，其特征在于：m个延迟子单元的结构相同。
9.根据权利要求2或3或4所述的信号眼图变化模拟装置，其特征在于：所述n个可调延迟单元的结构相同。
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