CN113505553B - 延时电路及其驱动方法、集成电路及电子设备 - Google Patents

Abstract

一种延时电路及其驱动方法、集成电路及电子设备，该延时电路包括第一延时电路和第一信号线。第一延时电路包括多个第一延时子电路，至少一个第一延时子电路与第一信号线连接。每个第一延时子电路包括控制端、传输元件和功能元件，传输元件和功能元件彼此连接。第一延时子电路配置为响应于第一延时子电路的控制端接收的绕线延时控制信号，控制传输元件的状态以调整功能元件与第一信号线之间的耦合状态。第一延时电路配置为响应于各个第一延时子电路分别接收到的绕线延时控制信号，基于各个第一延时子电路的功能元件与第一信号线之间的耦合状态，对第一信号线上传输的信号增加绕线延时。该延时电路能够灵活控制绕线延时的大小，加快时序收敛速度。

Description

延时电路及其驱动方法、集成电路及电子设备

技术领域

本公开的实施例涉及一种延时电路及其驱动方法、集成电路及电子设备。

背景技术

在通常的物理设计和时序收敛的过程中，经常会用到缓冲或延迟标准单元。电子设计自动化(Electronic Design Automation，EDA)工具通过对多个工作场景(例如包括工作模式、工艺角、电压模式的不同组合)的时序分析，针对建立时间和保持时间的不同违例情况，会选用不同驱动能力和不同延迟性能的缓冲或延迟单元，从而完成对设计的时序优化，最终达到各个工作场景时序都能收敛的目的，也借此来保证芯片产品的良率。

发明内容

本公开至少一个实施例提供一种延时电路，包括第一延时电路和第一信号线，其中，所述第一延时电路包括多个第一延时子电路，所述多个第一延时子电路中至少一个第一延时子电路与所述第一信号线连接，每个所述第一延时子电路包括控制端、传输元件和功能元件，所述传输元件和所述功能元件彼此连接，所述第一延时子电路配置为响应于所述第一延时子电路的控制端接收的绕线延时控制信号，控制所述传输元件的状态以调整所述功能元件与所述第一信号线之间的耦合状态，所述第一延时电路配置为响应于各个第一延时子电路分别接收到的绕线延时控制信号，基于各个第一延时子电路的功能元件与所述第一信号线之间的耦合状态，对所述第一信号线上传输的信号增加绕线延时。

例如，在本公开一实施例提供的延时电路中，所述多个第一延时子电路均与所述第一信号线连接，所述传输元件包括控制端、第一端和第二端，所述传输元件的控制端作为所述第一延时子电路的控制端，所述传输元件的第一端与所述第一信号线连接，所述传输元件的第二端与所述功能元件连接，所述第一延时子电路配置为响应于接收到的所述绕线延时控制信号，控制所述传输元件导通或截止，从而使所述功能元件与所述第一信号线连接或使所述功能元件与所述第一信号线断开。

例如，在本公开一实施例提供的延时电路中，所述功能元件包括浮置的走线。

例如，在本公开一实施例提供的延时电路中，所述多个第一延时子电路的走线彼此平行，所述走线与所述第一信号线彼此平行。

例如，在本公开一实施例提供的延时电路中，所述多个第一延时子电路的走线的长度相等，和/或在所述多个第一延时子电路的走线中，相邻的走线彼此之间的间距相等。

例如，在本公开一实施例提供的延时电路中，所述功能元件包括电容器，所述电容器包括第一极和第二极，所述电容器的第一极与第一电压端连接，所述电容器的第二极与所述传输元件的第二端连接。

例如，在本公开一实施例提供的延时电路中，所述多个第一延时子电路依次串联，位于串联路径上的第一个第一延时子电路与所述第一信号线连接，所述功能元件包括第一端和第二端，所述传输元件包括控制端、第一端和第二端，所述传输元件的控制端作为所述第一延时子电路的控制端，所述传输元件的第一端与所述功能元件的第一端连接，所述传输元件的第二端与所述功能元件的第二端连接，在彼此相邻的两个第一延时子电路中，一个第一延时子电路的功能元件的第一端与另一个第一延时子电路的功能元件的第二端连接，所述第一延时子电路配置为响应于接收到的所述绕线延时控制信号，控制所述传输元件导通或截止，从而改变所述第一延时子电路在所述串联路径上的电阻值。

例如，在本公开一实施例提供的延时电路中，所述功能元件包括电阻器。

例如，本公开一实施例提供的延时电路还包括：第二延时电路和第二信号线，其中，所述第二延时电路与所述第一信号线直接连接或经由所述第一延时电路与所述第一信号线连接，所述第二延时电路还与所述第二信号线连接，所述第二延时电路包括多个第二延时子电路，所述多个第二延时子电路依次串联，每个所述第二延时子电路包括第一控制端、第二控制端、第一输入端、第二输入端、第一输出端和第二输出端，在彼此相邻的两个第二延时子电路中，一个第二延时子电路的第一输入端和第二输出端分别与另一个第二延时子电路的第一输出端和第二输入端连接，所述第二延时子电路配置为响应于所述第一控制端接收的第一控制信号和所述第二控制端接收的第二控制信号，控制输入所述第二延时子电路的信号是否传输至相邻的第二延时子电路或是否在所述第二延时子电路内回转，所述第二延时电路配置为响应于各个第二延时子电路分别接收到的第一控制信号和第二控制信号，基于各个第二延时子电路的工作状态，对输入所述第二延时电路的信号增加单元延时。

例如，在本公开一实施例提供的延时电路中，所述第二延时子电路包括第一非门、第二非门、第一选择器和第二选择器，所述第一选择器的第一输入端作为所述第二延时子电路的第一输入端，所述第一选择器的第二输入端与所述第二非门的输出端连接，所述第一选择器的输出端与所述第一非门的输入端连接，所述第一选择器的控制端作为所述第二延时子电路的第一控制端，所述第一非门的输出端作为所述第二延时子电路的第一输出端，所述第二选择器的第一输入端与所述第一非门的输出端连接，所述第二选择器的第二输入端作为所述第二延时子电路的第二输入端，所述第二选择器的输出端与所述第二非门的输入端连接，所述第二选择器的控制端作为所述第二延时子电路的第二控制端，所述第二非门的输出端作为所述第二延时子电路的第二输出端。

例如，在本公开一实施例提供的延时电路中，沿所述多个第二延时子电路的串联路径，第一个第二延时子电路的第一输入端与所述第一信号线直接连接或经由所述第一延时电路与所述第一信号线连接，所述第一个第二延时子电路的第二输出端与所述第二信号线连接。

例如，在本公开一实施例提供的延时电路中，沿所述多个第二延时子电路的串联路径，最后一个第二延时子电路的第二输入端配置为接收第一逻辑电平信号。

例如，本公开一实施例提供的延时电路还包括：第三非门和第四非门，其中，所述第三非门的输入端作为所述延时电路的输入端以接收输入信号，所述第三非门的输出端与所述第一信号线连接，所述第四非门的输出端作为所述延时电路的输出端以提供输出信号，所述第四非门的输入端与所述第二信号线连接。

本公开至少一个实施例还提供一种集成电路，包括如本公开任一实施例所述的延时电路。

本公开至少一个实施例还提供一种电子设备，包括如本公开任一实施例所述的集成电路或如本公开任一实施例所述的延时电路。

本公开至少一个实施例还提供一种如本公开任一实施例所述的延时电路的驱动方法，包括：向所述多个第一延时子电路提供多个绕线延时控制信号，以控制各个第一延时子电路中的功能元件与所述第一信号线之间的耦合状态，从而对所述第一信号线上传输的信号增加绕线延时。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1为本公开一些实施例提供的一种延时电路的示意框图；

图2为本公开一些实施例提供的另一种延时电路的示意框图；

图3为本公开一些实施例提供的一种延时电路的结构示意图；

图4为本公开一些实施例提供的另一种延时电路的结构示意图；

图5为本公开一些实施例提供的一种延时电路的示意框图；

图6为本公开一些实施例提供的一种延时电路的结构示意图；

图7为本公开一些实施例提供的一种延时电路的示意框图；

图8为本公开一些实施例提供的一种延时电路的结构示意图；

图9为本公开一些实施例提供的延时电路中的第二延时子电路的结构示意图；

图10为本公开一些实施例提供的另一种延时电路的结构示意图；

图11为本公开一些实施例提供的一种集成电路的示意框图；以及

图12为本公开一些实施例提供的一种电子设备的示意框图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

在物理设计和时序收敛的过程中，对于跨电压域和其他存在较大工艺或电压偏差的时序路径，例如建立/保持(setup/hold)时序同时违例，无论采用EDA工具分析还是进行人工分析，基于通常的标准缓冲或延迟单元，都很难快速得到收敛方案。

例如，采用EDA工具进行时序收敛分析时，需要耗费大量的时间和资源来处理多场景时序状态的综合优化，但是，由于可供选择的标准单元有限，并且对于工艺和电压偏移比较敏感，因此最终无法实现收敛。例如，采用人工分析时，也只能通过各种手动方式进行干预，这使得效率低下，最终可能会导致修改设计，从而延长设计周期，甚至被迫降低设计标准，影响最终的产品良率。随着设计的复杂化和需求的多样化，当前的标准缓冲或延迟单元难以满足日益复杂的收敛需求。

本公开至少一个实施例提供一种延时电路及其驱动方法、集成电路及电子设备。该延时电路能够降低工艺和电压偏差带来的延迟性能影响，解决跨电压域或其他存在建立/保持时间同时违例的路径的时序收敛问题，可以灵活控制绕线延时的大小，加快时序收敛速度，应用场景广泛，可以为后端实现及时序分析/收敛相关EDA工具提供更好的延迟单元，有助于提高芯片产品良率。

下面，将参考附图详细地说明本公开的实施例。应当注意的是，不同的附图中相同的附图标记将用于指代已描述的相同的元件。

本公开至少一个实施例提供一种延时电路，该延时电路包括第一延时电路和第一信号线。第一延时电路包括多个第一延时子电路，多个第一延时子电路中至少一个第一延时子电路与第一信号线连接。每个第一延时子电路包括控制端、传输元件和功能元件，传输元件和功能元件彼此连接。第一延时子电路配置为响应于第一延时子电路的控制端接收的绕线延时控制信号，控制传输元件的状态以调整功能元件与第一信号线之间的耦合状态。第一延时电路配置为响应于各个第一延时子电路分别接收到的绕线延时控制信号，基于各个第一延时子电路的功能元件与第一信号线之间的耦合状态，对第一信号线上传输的信号增加绕线延时。

图1为本公开一些实施例提供的一种延时电路的示意框图。如图1所示，该延时电路100包括第一延时电路10和第一信号线20。第一延时电路10包括多个第一延时子电路11，多个第一延时子电路11中至少一个第一延时子电路11与第一信号线20连接。例如，在一些示例中，全部第一延时子电路11均与第一信号线20连接。例如，在另一些示例中，多个第一延时子电路11依次串联，仅位于串联路径上的第一个第一延时子电路11与第一信号线20连接，而其他第一延时子电路11相当于间接连接到第一信号线20。需要说明的是，本公开的实施例中，第一延时子电路11的数量不受限制，可以为2个、3个、4个或其他任意数量，这可以根据实际需求而定，例如根据需要实现的延时程度而定，本公开的实施例对此不作限制。

例如，第一信号线20上传输的信号需要进行延时，从而用于时序分析，由此用于时序优化并实现时序收敛。第一信号线20与第一延时电路10连接(例如与第一延时电路10中的至少一个第一延时子电路11连接)，第一延时电路10使得第一信号线20上传输的信号被延迟，从而实现延时的目的。

例如，每个第一延时子电路11包括控制端111、传输元件112和功能元件113，传输元件112和功能元件113彼此连接。第一延时子电路11配置为响应于第一延时子电路11的控制端111接收的绕线延时控制信号，控制传输元件112的状态以调整功能元件113与第一信号线20之间的耦合状态。例如，功能元件113与第一信号线20之间的耦合状态会影响第一信号线20上传输的信号的延时程度，从而可以通过控制功能元件113与第一信号线20之间的耦合状态来控制第一信号线20上传输的信号的延时程度。例如，绕线延时控制信号由另行提供的控制电路提供，可以为电压信号或电流信号，也可以为数字信号、模拟信号等任意类型的信号，本公开的实施例对此不作限制。

第一延时电路10配置为响应于各个第一延时子电路11分别接收到的绕线延时控制信号，基于各个第一延时子电路11的功能元件113与第一信号线20之间的耦合状态，对第一信号线20上传输的信号增加绕线延时。这里，绕线延时(Wire Delay或Net Delay)例如是指目标点位与扇出的网络负载之间的延时，目标点位可以为集成电路中某些单元的输出端口、输入端口、线路、节点等任意的元件或部位，本公开的实施例对此不作限制。

图2为本公开一些实施例提供的另一种延时电路的示意框图。如图2所示，在该示例中，多个第一延时子电路11均与第一信号线20连接，也即是，每个第一延时子电路11都与第一信号线20连接。

例如，传输元件112包括第一端112a、第二端112b和控制端112c。传输元件112的控制端112c作为第一延时子电路11的控制端111，传输元件112的第一端112a与第一信号线20连接，传输元件112的第二端112b与功能元件113连接。第一延时子电路11配置为响应于接收到的绕线延时控制信号，控制传输元件112导通或截止，从而使功能元件113与第一信号线20连接或使功能元件113与第一信号线20断开。例如，功能元件113与第一信号线20连接时的耦合状态和功能元件113与第一信号线20断开时的耦合状态不同，从而可以改变和调节功能元件113与第一信号线20之间的耦合状态，由此对第一信号线20上传输的信号增加绕线延时。

图3为本公开一些实施例提供的一种延时电路的结构示意图，该电路结构例如为图2所示的延时电路的一种具体示例。如图3所示，功能元件113可以实现为浮置的走线，例如走线W1、W2…Wn。这些走线均为浮置状态，彼此之间互不连接。传输元件112可以实现为传输门I1、I2…In。例如，传输门可以为互补金属氧化物半导体(Complementary Metal OxideSemiconductor，CMOS)传输门，或者也可以为其他类型的传输门，本公开的实施例对此不作限制。

例如，传输门I1、I2…In与走线W1、W2…Wn一一对应连接，且传输门I1、I2…In均与第一信号线20连接。例如，每个第一延时子电路11包括一个传输门和一条走线，且该传输门与该走线彼此连接。也即是，传输门I1与走线W1属于一个第一延时子电路11，传输门I2与走线W2属于另一个第一延时子电路11，以此类推。

下面以传输门I1和走线W1为例，简要说明增加绕线延时的基本原理。

在工作时，当传输门I1在绕线延时控制信号的控制下导通时，传输门I1将走线W1连接到第一信号线20。此时，走线W1与第一信号线20彼此连接，因此走线W1与第一信号线20之间不存在耦合电容，走线W1不会影响第一信号线20上传输的信号。当传输门I1在绕线延时控制信号的控制下截止时，走线W1与第一信号线20断开。此时，走线W1与第一信号线20之间会产生耦合电容(例如从第一信号线20看入走线W1的电容)，通过该耦合电容的作用，走线W1会使第一信号线20上传输的信号产生延迟，从而对第一信号线20上传输的信号增加绕线延时。由此，通过控制传输门I1导通或截止，可以控制走线W1与第一信号线20之间的耦合状态，从而对第一信号线20上传输的信号增加绕线延时。

例如，当传输门I1、I2…In均导通时，走线W1、W2…Wn均与第一信号线20连接，此时走线W1、W2…Wn与第一信号线20之间不存在耦合电容，第一信号线20上传输的信号不受影响，不会产生延迟。当传输门I1、I2…I(n-1)均导通而传输门In截止时，走线Wn与第一信号线20之间会产生耦合电容，从而会对第一信号线20上传输的信号增加绕线延时。当传输门I1、I2…I(n-2)均导通而传输门I(n-1)、In截止时，走线W(n-1)、Wn与第一信号线20之间会产生耦合电容，从而会对第一信号线20上传输的信号增加绕线延时。

需要注意的是，走线W(n-1)、Wn与第一信号线20之间的耦合电容例如大于走线Wn与第一信号线20之间的耦合电容，假设传输门I1、I2…I(n-2)均导通而传输门I(n-1)、In截止时得到的绕线延时为H1，传输门I1、I2…I(n-1)均导通而传输门In截止时得到的绕线延时为H2，则H1>H2。类似地，当传输门I1、I2…In中的一部分传输门导通而另一部分传输门截止时，可以使一部分走线连接到第一信号线20，而另一部分走线与第一信号线20之间会产生耦合电容，由此对第一信号线20上传输的信号增加绕线延时。

例如，可以通过编程的方式设置提供给各个传输门的绕线延时控制信号，从而通过编程的方式灵活控制各个传输门的导通与否。例如，绕线延时控制信号被提供给传输门的控制端。例如，提供给每个传输门的绕线延时控制信号可以为1位二进制信号(例如“1”或“0”)，提供给不同的传输门的信号分别独立设置，从而控制各个传输门的导通与否。

在本公开的实施例中，由于设置了多个传输门I1、I2…In和多条走线W1、W2…Wn，因此可以灵活控制导通的传输门的数量，从而控制走线与第一信号线20之间的耦合电容的大小，因而可以灵活控制绕线延时的大小，使得用户可以根据需要来设置各个传输门的导通与否，从而获得所需要的绕线延时。

例如，多个第一延时子电路11的走线彼此平行，这些走线与第一信号线20彼此平行。也即是，多条走线W1、W2…Wn彼此平行，且与第一信号线20平行。由此可以充分利用走线来产生耦合电容。例如，在一些示例中，多个第一延时子电路11的走线的长度相等，也即是，走线W1、W2…Wn的长度相等。例如，在一些示例中，在多个第一延时子电路11的走线中，相邻的走线彼此之间的间距相等，也即是，走线W1与走线W2的间距等于走线W2与走线W3的间距，走线W2与走线W3的间距等于走线W3与走线W4的间距，以此类推(图中未示出W3、W4)。通过这种方式，可以使绕线延时的调节粒度是均匀的，从而可以获得更好的调节效果。

需要说明的是，本公开的实施例中，走线W1、W2…Wn的长度、间距、彼此之间的位置关系等不限于上文描述的方式，这可以根据实际需求灵活设置，本公开的实施例对此不作限制。走线W1、W2…Wn可以采用相同或不同的金属材料、透明导电材料或其他任意适用的材料制备，本公开的实施例对此不作限制。

例如，如图3所示，延时电路100还可以包括第三非门P1和第四非门P2。例如，第三非门P1的输入端作为延时电路100的输入端以接收输入信号A，第三非门P1的输出端与第一信号线20连接。第四非门P2的输出端作为延时电路100的输出端以提供输出信号Z，第四非门P2的输入端与第二信号线N1连接。例如，第三非门P1和第四非门P2可以为逻辑非门或反相器等。

例如，在一些示例中，该延时电路100还可以包括另一子电路01(例如为后文所描述的第二延时电路30，此处不再赘述)，该子电路01与第一信号线20连接，并且通过第二信号线N1连接到第四非门P2的输入端。该子电路01例如对第一信号线20上传输的信号增加单元延时。例如，在另一些示例中，也可以省略子电路01和第二信号线N1，而是将第一信号线20直接连接到第四非门P2的输入端。

输入信号A通过第三非门P1进入延时电路100，然后经过延时电路100的处理之后，由第四非门P2输出输出信号Z。延时电路100对输入信号A增加了绕线延时(例如还可以进一步增加单元延时)，从而使得输出信号Z相比于输入信号A有所延迟，由此进行设计的时序优化。

在本公开的实施例中，延时电路100能够降低工艺和电压偏差带来的延迟性能影响，解决跨电压域或其他存在建立/保持时间同时违例的路径的时序收敛问题，可以灵活控制绕线延时的大小，加快时序收敛速度，应用场景广泛，可以为后端实现及时序分析/收敛相关EDA工具提供更好的延迟单元，有助于提高芯片产品良率。

图4为本公开一些实施例提供的另一种延时电路的结构示意图。除了功能元件113的实现方式不同之外，该延时电路100的电路结构与图3所示的延时电路100基本相同，此处不再赘述。

如图4所示，在该示例中，功能元件113可以实现为电容器，例如电容器C1、C2…Cn。例如，每个电容器包括第一极和第二极，电容器的第一极与第一电压端Vss连接，电容器的第二极与传输元件112(也即传输门I1、I2…In)的第二端连接。例如，传输门I1、I2…In与电容器C1、C2…Cn一一对应连接。例如，每个第一延时子电路11包括一个传输门和一个电容器，也即是，传输门I1与电容器C1属于一个第一延时子电路11，传输门I2与电容器C2属于另一个第一延时子电路11，以此类推。例如，电容器C1、C2…Cn可以为专门制备的电容器件。例如，电容器C1、C2…Cn的电容值可以相同或不同，本公开的实施例对此不作限制。

在工作时，当传输门I1在绕线延时控制信号的控制下导通时，传输门I1将电容器C1连接到第一信号线20。此时，电容器C1与第一信号线20彼此连接，因此电容器C1对第一信号线20上传输的信号增加绕线延时。当传输门I1在绕线延时控制信号的控制下截止时，电容器C1与第一信号线20断开。此时，电容器C1不会影响第一信号线20上传输的信号。由此，通过控制传输门I1导通或截止，可以控制电容器C1与第一信号线20之间的耦合状态(例如连接或不连接)，从而对第一信号线20上传输的信号增加绕线延时。类似地，通过控制其他传输门的导通与截止，可以控制对应的电容器与第一信号线20的连接关系。

例如，第一电压端Vss配置为提供直流低电平信号，例如接地。当然，本公开的实施例不限于此，第一电压端Vss也可以配置为提供正电平信号或负电平信号，这可以根据实际需求而定，本公开的实施例对此不作限制。例如，多个电容器C1、C2…Cn的第一极可以连接到同一个第一电压端Vss，也可以连接到不同的第一电压端Vss，本公开的实施例对此不作限制。

图5为本公开一些实施例提供的一种延时电路的示意框图。例如，如图5所示，在该延时电路100中，多个第一延时子电路11依次串联，位于串联路径上的第一个第一延时子电路11与第一信号线20连接。需要注意的是，虽然图5中示出了两个串联的第一延时子电路11，但是这并不构成对本公开实施例的限制，第一延时子电路11的数量还可以为3个、4个、5个或其他任意数量，这可以根据实际需求而定，只需使各个第一延时子电路11依次串联即可。

例如，如图5所示，功能元件113包括第一端113a和第二端113b，传输元件112包括第一端112a、第二端112b和控制端112c。传输元件112的控制端112c作为第一延时子电路11的控制端111，传输元件112的第一端112a与功能元件113的第一端113a连接，传输元件112的第二端112b与功能元件113的第二端113b连接。

例如，在彼此相邻的两个第一延时子电路11中，一个第一延时子电路11的功能元件113的第一端113a与另一个第一延时子电路11的功能元件113的第二端113b连接。也即是，各个第一延时子电路11中的功能元件113依次串联。在该实施例中，多个第一延时子电路11依次串联即是指多个第一延时子电路11中的功能元件113依次串联。

第一延时子电路11配置为响应于接收到的绕线延时控制信号，控制传输元件112导通或截止，从而改变第一延时子电路11在串联路径上的电阻值。例如，第一延时子电路11通过控制端111接收绕线延时控制信号。当传输元件112在绕线延时控制信号的控制下导通时，功能元件113的第一端113a与第二端113b连接，从而使功能元件113短接，使得功能元件113在串联路径中的电阻值为0或近似为0。当传输元件112在绕线延时控制信号的控制下截止时，功能元件113不受传输元件112的影响，功能元件113仍然连接在串联路径中，功能元件113在串联路径中的电阻值为功能元件113本身的电阻值(例如不为0)。通过改变第一延时子电路11在串联路径上的电阻值(也即改变功能元件113在串联路径上的电阻值)，可以对第一信号线20上传输的信号增加绕线延时。

图6为本公开一些实施例提供的一种延时电路的结构示意图，该电路结构例如为图5所示的延时电路的一种具体示例。如图6所示，功能元件113可以实现为电阻器，例如电阻器R1、R2…Rn。例如，电阻器R1、R2…Rn依次串联形成串联路径，电阻器R1与第一信号线20连接。电阻器R1、R2…Rn的电阻值可以相同或不同，本公开的实施例对此不作限制。传输元件112可以实现为传输门I1、I2…In。例如，传输门可以为CMOS传输门，或者也可以为其他类型的传输门，本公开的实施例对此不作限制。例如，传输元件112也可以实现为其他类型的元件，不限于传输门，这可以根据实际需求而定。

例如，传输门I1、I2…In与电阻器R1、R2…Rn一一对应连接。例如，每个第一延时子电路11包括一个传输门和一个电阻器，且该传输门与该电阻器并联。也即是，传输门I1与电阻器R1属于一个第一延时子电路11，传输门I2与电阻器R2属于另一个第一延时子电路11，以此类推。

下面以传输门I1和电阻器R1为例，简要说明增加绕线延时的基本原理。

在工作时，当传输门I1在绕线延时控制信号的控制下导通时，传输门I1使电阻器R1的两端短接。此时，电阻器R1被短路，因此电阻器R1在串联路径中的电阻值为0或近似为0，电阻器R1不会影响第一信号线20上传输的信号。当传输门I1在绕线延时控制信号的控制下截止时，电阻器R1的两端未被短接，因此电阻器R1在串联路径中的电阻值为电阻器R1本身的电阻值(例如不为0)，电阻器R1的电阻会使第一信号线20上传输的信号产生延迟，从而对第一信号线20上传输的信号增加绕线延时。由此，通过控制传输门I1导通或截止，可以控制电阻器R1在串联路径上的电阻值，从而对第一信号线20上传输的信号增加绕线延时。

例如，当传输门I1、I2…In均导通时，电阻器R1、R2…Rn均被短接，此时电阻器R1、R2…Rn在串联路径上的电阻值均为0或近似为0，第一信号线20上传输的信号不受影响，不会产生延迟。当传输门I1、I2…I(n-1)均导通而传输门In截止时，电阻器Rn在串联路径中的电阻值为电阻器Rn本身的电阻值(例如不为0)，从而会对第一信号线20上传输的信号增加绕线延时。当传输门I1、I2…I(n-2)均导通而传输门I(n-1)、In截止时，电阻器R(n-1)、Rn在串联路径中的电阻值均不为0，从而会对第一信号线20上传输的信号增加绕线延时。

需要注意的是，电阻器R(n-1)、Rn在串联路径中的电阻值之和例如大于电阻器Rn在串联路径中的电阻值，假设传输门I1、I2…I(n-2)均导通而传输门I(n-1)、In截止时得到的绕线延时为H3，传输门I1、I2…I(n-1)均导通而传输门In截止时得到的绕线延时为H4，则H3>H4。类似地，当传输门I1、I2…In中的一部分传输门导通而另一部分传输门截止时，可以使一部分电阻器的电阻对第一信号线20上的信号产生影响，而另一部分电阻器由于被短路而不会对第一信号线20上的信号产生影响，由此对第一信号线20上传输的信号增加绕线延时。

例如，可以通过编程的方式设置提供给各个传输门的绕线延时控制信号，从而通过编程的方式灵活控制各个传输门的导通与否。例如，绕线延时控制信号被提供给传输门的控制端。例如，提供给每个传输门的绕线延时控制信号可以为1位二进制信号(例如“1”或“0”)，提供给不同的传输门的信号分别独立设置，从而控制各个传输门的导通与否。

在本公开的实施例中，由于设置了多个传输门I1、I2…In和多个电阻器R1、R2…Rn，因此可以灵活控制导通的传输门的数量，从而控制串联路径中的电阻值，因而可以灵活控制绕线延时的大小，使得用户可以根据需要来设置各个传输门的导通与否，从而获得所需要的绕线延时。

例如，如图6所示，延时电路100还可以包括第三非门P1和第四非门P2。例如，第三非门P1的输入端作为延时电路100的输入端以接收输入信号A，第三非门P1的输出端与第一信号线20连接。第四非门P2的输出端作为延时电路100的输出端以提供输出信号Z，第四非门P2的输入端与第二信号线N1连接。

例如，在一些示例中，该延时电路100还可以包括另一子电路01(例如为后文所描述的第二延时电路30，此处不再赘述)，该子电路01与多个电阻器R1、R2…Rn形成的串联路径连接，并且通过第二信号线N1连接到第四非门P2的输入端。该子电路01例如对第一信号线20上传输的信号增加单元延时。例如，在另一些示例中，也可以省略子电路01，而是将第二信号线N1连接到多个电阻器R1、R2…Rn形成的串联路径的末端。

输入信号A通过第三非门P1进入延时电路100，然后经过延时电路100的处理之后，由第四非门P2输出输出信号Z。延时电路100对输入信号A增加了绕线延时(例如还可以进一步增加单元延时)，从而使得输出信号Z相比于输入信号A有所延迟，由此进行设计的时序优化。

在本公开的实施例中，延时电路100能够降低工艺和电压偏差带来的延迟性能影响，解决跨电压域或其他存在建立/保持时间同时违例的路径的时序收敛问题，可以灵活控制绕线延时的大小，加快时序收敛速度，应用场景广泛，可以为后端实现及时序分析/收敛相关EDA工具提供更好的延迟单元，有助于提高芯片产品良率。

图7为本公开一些实施例提供的一种延时电路的示意框图。在一些实施例中，如图7所示，该延时电路100还包括第二延时电路30和第二信号线40。该延时电路100中的第一延时电路10和第一信号线20与前述实施例基本相同，此处不再赘述。

例如，第二延时电路30与第一信号线20直接连接或经由第一延时电路10与第一信号线20连接。例如，在一些示例中，当第一延时电路10为图2、图3、图4所示的电路结构时，第二延时电路30与第一信号线20直接连接。例如，在另一些示例中，当第一延时电路10为图5、图6所示的电路结构时，第二延时电路30经由第一延时电路10与第一信号线20连接。

第二延时电路30包括多个第二延时子电路31，多个第二延时子电路31依次串联。例如，第二延时电路30配置为对输入第二延时电路30的信号增加单元延时。这里，单元延时(Cell Delay)例如是指单元的输入端口到单元的输出端口之间的延时。由此，通过利用第一延时电路10和第二延时电路30，该延时电路100可以对第一信号线20上传输的信号增加绕线延时和单元延时。例如，第二延时电路30还与第二信号线40连接。信号从第一信号线20输入延时电路100，经过第一延时电路10和第二延时电路30的作用之后，从第二信号线40上输出的信号有所延迟，从而实现延时的目的，可以用于时序分析，由此用于时序优化并实现时序收敛。

图8为本公开一些实施例提供的一种延时电路的结构示意图，该电路结构例如为图7所示的延时电路的一种具体示例。图9为本公开一些实施例提供的延时电路中的第二延时子电路的结构示意图。下面结合图8和图9对第二延时电路30进行进一步说明。该延时电路100中的第一延时电路10采用图3所示的电路结构，相关说明可参考前述内容，此处不再赘述。

如图8所示，多个第二延时子电路31例如包括依次串联的第二延时子电路311、312…31n。每个第二延时子电路31包括第一控制端CT1、第二控制端CT2、第一输入端IN1、第二输入端IN2、第一输出端OT1和第二输出端OT2。在彼此相邻的两个第二延时子电路31中，一个第二延时子电路31的第一输入端IN1和第二输出端OT2分别与另一个第二延时子电路31的第一输出端OT1和第二输入端IN2连接。例如，如图8所示，对于彼此相邻的第二延时子电路311和312，第二延时子电路312的第一输入端IN1与第二延时子电路311的第一输出端OT1连接，第二延时子电路312的第二输出端OT2与第二延时子电路311的第二输入端IN2连接。例如，沿多个第二延时子电路311、312…31n的串联路径，第一个第二延时子电路311的第一输入端IN1与第一信号线20直接连接，第一个第二延时子电路311的第二输出端OT2与第二信号线40连接。

第二延时子电路31配置为响应于第一控制端CT1接收的第一控制信号和第二控制端CT2接收的第二控制信号，控制输入第二延时子电路31的信号是否传输至相邻的第二延时子电路31或是否在第二延时子电路31内回转。第二延时电路30配置为响应于各个第二延时子电路31分别接收到的第一控制信号和第二控制信号，基于各个第二延时子电路31的工作状态，对输入第二延时电路30的信号增加单元延时。

例如，第二延时子电路311响应于接收到的第一控制信号和第二控制信号，控制输入第二延时子电路311的信号是否传输至第二延时子电路312，或者是否在第二延时子电路311内回转。当信号由第二延时子电路311传输至第二延时子电路312时，信号从第二延时子电路311的第一输出端OT1输出。当信号在第二延时子电路311内回转时，信号从第二延时子电路311的第二输出端OT2输出。类似地，第二延时子电路312响应于接收到的第一控制信号和第二控制信号，控制输入第二延时子电路312的信号是否传输至第二延时子电路313(图中未示出)，或者是否在第二延时子电路312内回转。

对于最后一个第二延时子电路31n，该第二延时子电路31n响应于接收到的第一控制信号和第二控制信号，控制输入第二延时子电路31n的信号是否在第二延时子电路31n内回转。当信号在第二延时子电路31n内回转时，信号从第二延时子电路31n的第二输出端OT2输出，并进入到第二延时子电路31(n-1)(图中未示出)。

由此，通过控制各个第二延时子电路311、312…31n所接收的第一控制信号CT1[n:0]和第二控制信号CT2[n:0]，可以使信号在任意一个第二延时子电路内回转，也即是，可以控制第二延时子电路的导通级数。

例如，在一些示例中，若信号在第二延时子电路312内回转，则信号的传输路径如下。首先，信号通过第一信号线20传输到第二延时子电路311，然后从第二延时子电路311传输到第二延时子电路312，接着信号在第二延时子电路312内回转，然后从第二延时子电路312传输到第二延时子电路311，然后从第二延时子电路311传输到第二信号线40。此时，信号经过了两级第二延时子电路，即第二延时子电路311和312，此时的导通级数为2。

信号所经过的第二延时子电路的数量不同，也即是，第二延时子电路的导通级数不同，会产生不同的单元延时。因此通过控制第一控制信号CT1[n:0]和第二控制信号CT2[n:0]，可以控制来自第一信号线20的信号所经过的第二延时子电路的数量，从而控制所产生的单元延时的程度，以达到所需要的延时程度。

例如，提供给每个第二延时子电路的第一控制信号(例如CT1[1]、CT1[2]…CT1[n]中的任意一个)可以为1位二进制信号(例如“1”或“0”)，提供给不同的第二延时子电路的第一控制信号分别独立设置。类似地，提供给每个第二延时子电路的第二控制信号(例如CT2[1]、CT2[2]…CT2[n]中的任意一个)可以为1位二进制信号(例如“1”或“0”)，提供给不同的第二延时子电路的第二控制信号分别独立设置。由此，可以控制信号所经过的第二延时子电路的数量，控制信号在第二延时子电路中的传输路径。

例如，沿多个第二延时子电路311、312…31n的串联路径，最后一个第二延时子电路31n的第二输入端IN2配置为接收第一逻辑电平信号L1。第一逻辑电平信号L1例如为逻辑低电平信号，例如接地，以避免浮置所造成的信号干扰。

在工作时，输入信号A通过第三非门P1传输到第一信号线20，第一延时电路10对第一信号线20上传输的信号增加绕线延时，接着第一信号线20上传输的信号进入第二延时电路30，第二延时电路30对该信号增加单元延时，然后将延迟的信号输出到第二信号线40，接着第二信号线40上传输的信号通过第四非门P2输出到延时电路100之外，由此得到输出信号Z。延时电路100可以对输入信号A增加绕线延时和单元延时，使得输出信号Z相比于输入信号A有所延迟，由此可以实现延时的目的。

例如，可以通过编程的方式设置提供给各个传输门I1、I2…In的绕线延时控制信号和提供给第二延时电路30的第一控制信号CT1[n:0]和第二控制信号CT2[n:0]，由此灵活调节绕线延时和单元延时的比例，以适用不同的应用场景，满足多样化的应用需求。当然，本公开的实施例不限于此，延时电路100也可以不包括第二延时电路30，此时延时电路100仅能增加绕线延时而无法增加单元延时。或者，延时电路100也可以不包括第一延时电路10，此时延时电路100仅能增加单元延时而无法增加绕线延时。是否增加绕线延时，是否增加单元延时，绕线延时与单元延时的比例如何设置，这些因素可以根据实际需求而定，本公开的实施例对此不作限制。

如图9所示，第二延时子电路31包括第一选择器41、第二选择器42、第一非门51和第二非门52。

第一选择器41的第一输入端作为第二延时子电路31的第一输入端IN1，第一选择器41的第二输入端与第二非门52的输出端连接，第一选择器41的输出端与第一非门51的输入端连接，第一选择器41的控制端作为第二延时子电路31的第一控制端CT1。第一非门51的输出端作为第二延时子电路31的第一输出端OT1。

第二选择器42的第一输入端与第一非门51的输出端连接，第二选择器42的第二输入端作为第二延时子电路31的第二输入端IN2，第二选择器42的输出端与第二非门52的输入端连接，第二选择器42的控制端作为第二延时子电路31的第二控制端CT2。第二非门52的输出端作为第二延时子电路31的第二输出端OT2。

例如，第一选择器41和第二选择器42均可以为二选一多路选择器(MUX)。通过向第一控制端CT1和第二控制端CT2分别施加第一控制信号和第二控制信号，可以使从第一输入端IN1进入的信号从第一输出端OT1输出，或者使从第二输入端IN2进入的信号从第二输出端OT2输出，或者使从第一输入端IN1进入的信号从第二输出端OT2输出。

图10为本公开一些实施例提供的另一种延时电路的结构示意图。除了第一延时电路10的实现方式不同以外，该实施例提供的延时电路100与图8所示的延时电路100基本相同，类似之处不再赘述。在该实施例中，第一延时电路10与图6所示的延时电路100中的第一延时电路10基本相同，相关说明可参考前述内容，此处不再赘述。

例如，沿多个第二延时子电路311、312…31n的串联路径，第一个第二延时子电路311的第一输入端IN1经由第一延时电路10与第一信号线20连接。

在工作时，输入信号A通过第三非门P1传输到第一信号线20，第一延时电路10对第一信号线20上传输的信号增加绕线延时，接着第一延时电路10将信号传输至第二延时电路30，第二延时电路30对该信号增加单元延时，然后将延迟的信号输出到第二信号线40，接着第二信号线40上传输的信号通过第四非门P2输出到延时电路100之外，由此得到输出信号Z。延时电路100可以对输入信号A增加绕线延时和单元延时，使得输出信号Z相比于输入信号A有所延迟，由此可以实现延时的目的。

需要说明的是，本公开的实施例中，延时电路100还可以包括更多的部件和结构，而不限于上述各个实施例中描述的部件和结构。例如，为了获得更好的延时效果和信号质量，延时电路100还可以包括对信号进行预处理的电路，例如滤波电路、放大电路等，这可以根据实际需求而定，本公开的实施例对此不作限制。

本公开至少一个实施例还提供一种集成电路，该集成电路包括本公开任一实施例提供的延时电路。该集成电路能够降低工艺和电压偏差带来的延迟性能影响，解决跨电压域或其他存在建立/保持时间同时违例的路径的时序收敛问题，可以灵活控制绕线延时的大小，加快时序收敛速度，应用场景广泛，可以为后端实现及时序分析/收敛相关EDA工具提供更好的延迟单元，有助于提高芯片产品良率。

图11为本公开一些实施例提供的一种集成电路的示意框图。例如，如图11所示，集成电路200包括延时电路210，延时电路210可以为前述的延时电路100。该集成电路200可以为通用或专用的集成电路、芯片等，本公开的实施例对此不作限制。关于集成电路200的详细说明和技术效果，可以参考上文中关于延时电路100的说明，此处不再赘述。

本公开至少一个实施例还提供一种电子设备，该电子设备包括本公开任一实施例提供的集成电路或延时电路。该电子设备能够降低工艺和电压偏差带来的延迟性能影响，解决跨电压域或其他存在建立/保持时间同时违例的路径的时序收敛问题，可以灵活控制绕线延时的大小，加快时序收敛速度，应用场景广泛，可以为后端实现及时序分析/收敛相关EDA工具提供更好的延迟单元，有助于提高芯片产品良率。

图12为本公开一些实施例提供的一种电子设备的示意框图。例如，如图12所示，电子设备300包括集成电路301或延时电路302，集成电路301可以为前述的集成电路200，延时电路302可以为前述的延时电路100。该电子设备300可以为任意类型的设备，只要需要实现信号延时功能即可，本公开的实施例对此不作限制。关于电子设备300的详细说明和技术效果，可以参考上文中关于延时电路100和集成电路200的说明，此处不再赘述。

本公开至少一个实施例还提供一种延时电路的驱动方法，可以驱动本公开任一实施例提供的延时电路。利用该驱动方法，能够降低工艺和电压偏差带来的延迟性能影响，解决跨电压域或其他存在建立/保持时间同时违例的路径的时序收敛问题，可以灵活控制绕线延时的大小，加快时序收敛速度，应用场景广泛，可以为后端实现及时序分析/收敛相关EDA工具提供更好的延迟单元，有助于提高芯片产品良率。

例如，在一些示例中，该驱动方法包括如下操作。

步骤S400：向多个第一延时子电路提供多个绕线延时控制信号，以控制各个第一延时子电路中的功能元件与第一信号线之间的耦合状态，从而对第一信号线上传输的信号增加绕线延时。

例如，该驱动方法可以用于驱动图2至图6所示的延时电路100。

例如，在一些示例中，该驱动方法还可以进一步包括如下操作。

步骤S500：向多个第二延时子电路提供多个第一控制信号和多个第二控制信号，以控制输入第二延时子电路的信号是否传输至相邻的第二延时子电路或是否在第二延时子电路内回转，从而对输入第二延时电路的信号增加单元延时。

例如，该驱动方法可以用于驱动图7、图8、图10所示的延时电路100。

需要说明的是，该驱动方法还可以包括更多或更少的步骤，这可以根据实际需求而定，本公开的实施例对此不作限制。关于该驱动方法的详细说明和技术效果可以参考上文中关于延时电路100的描述，此处不再赘述。

有以下几点需要说明：

(1)本公开实施例附图只涉及到本公开实施例涉及到的结构，其他结构可参考通常设计。

(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种延时电路，包括第一延时电路和第一信号线，其中，

所述第一延时电路包括多个第一延时子电路，所述多个第一延时子电路中至少一个第一延时子电路与所述第一信号线连接，

每个所述第一延时子电路包括控制端、传输元件和功能元件，所述传输元件和所述功能元件彼此连接，

所述第一延时子电路配置为响应于所述第一延时子电路的控制端接收的绕线延时控制信号，控制所述传输元件的状态以调整所述功能元件与所述第一信号线之间的耦合状态，

所述第一延时电路配置为响应于各个第一延时子电路分别接收到的绕线延时控制信号，基于各个第一延时子电路的功能元件与所述第一信号线之间的耦合状态，对所述第一信号线上传输的信号增加绕线延时。

2.根据权利要求1所述的延时电路，其中，所述多个第一延时子电路均与所述第一信号线连接，

所述传输元件包括控制端、第一端和第二端，所述传输元件的控制端作为所述第一延时子电路的控制端，所述传输元件的第一端与所述第一信号线连接，所述传输元件的第二端与所述功能元件连接，

所述第一延时子电路配置为响应于接收到的所述绕线延时控制信号，控制所述传输元件导通或截止，从而使所述功能元件与所述第一信号线连接或使所述功能元件与所述第一信号线断开。

3.根据权利要求2所述的延时电路，其中，所述功能元件包括浮置的走线。

4.根据权利要求3所述的延时电路，其中，所述多个第一延时子电路的走线彼此平行，所述走线与所述第一信号线彼此平行。

5.根据权利要求4所述的延时电路，其中，所述多个第一延时子电路的走线的长度相等，和/或

在所述多个第一延时子电路的走线中，相邻的走线彼此之间的间距相等。

6.根据权利要求2所述的延时电路，其中，所述功能元件包括电容器，所述电容器包括第一极和第二极，

所述电容器的第一极与第一电压端连接，所述电容器的第二极与所述传输元件的第二端连接。

7.根据权利要求1所述的延时电路，其中，所述多个第一延时子电路依次串联，位于串联路径上的第一个第一延时子电路与所述第一信号线连接，

所述功能元件包括第一端和第二端，所述传输元件包括控制端、第一端和第二端，所述传输元件的控制端作为所述第一延时子电路的控制端，所述传输元件的第一端与所述功能元件的第一端连接，所述传输元件的第二端与所述功能元件的第二端连接，

在彼此相邻的两个第一延时子电路中，一个第一延时子电路的功能元件的第一端与另一个第一延时子电路的功能元件的第二端连接，

所述第一延时子电路配置为响应于接收到的所述绕线延时控制信号，控制所述传输元件导通或截止，从而改变所述第一延时子电路在所述串联路径上的电阻值。

8.根据权利要求7所述的延时电路，其中，所述功能元件包括电阻器。

9.根据权利要求1-8任一所述的延时电路，还包括：第二延时电路和第二信号线，其中，

所述第二延时电路与所述第一信号线直接连接或经由所述第一延时电路与所述第一信号线连接，所述第二延时电路还与所述第二信号线连接，

所述第二延时电路包括多个第二延时子电路，所述多个第二延时子电路依次串联，

每个所述第二延时子电路包括第一控制端、第二控制端、第一输入端、第二输入端、第一输出端和第二输出端，

在彼此相邻的两个第二延时子电路中，一个第二延时子电路的第一输入端和第二输出端分别与另一个第二延时子电路的第一输出端和第二输入端连接，

所述第二延时子电路配置为响应于所述第一控制端接收的第一控制信号和所述第二控制端接收的第二控制信号，控制输入所述第二延时子电路的信号是否传输至相邻的第二延时子电路或是否在所述第二延时子电路内回转，

所述第二延时电路配置为响应于各个第二延时子电路分别接收到的第一控制信号和第二控制信号，基于各个第二延时子电路的工作状态，对输入所述第二延时电路的信号增加单元延时。

10.根据权利要求9所述的延时电路，其中，所述第二延时子电路包括第一非门、第二非门、第一选择器和第二选择器，

所述第一选择器的第一输入端作为所述第二延时子电路的第一输入端，所述第一选择器的第二输入端与所述第二非门的输出端连接，所述第一选择器的输出端与所述第一非门的输入端连接，所述第一选择器的控制端作为所述第二延时子电路的第一控制端，

所述第一非门的输出端作为所述第二延时子电路的第一输出端，

所述第二选择器的第一输入端与所述第一非门的输出端连接，所述第二选择器的第二输入端作为所述第二延时子电路的第二输入端，所述第二选择器的输出端与所述第二非门的输入端连接，所述第二选择器的控制端作为所述第二延时子电路的第二控制端，

所述第二非门的输出端作为所述第二延时子电路的第二输出端。

11.根据权利要求10所述的延时电路，其中，沿所述多个第二延时子电路的串联路径，第一个第二延时子电路的第一输入端与所述第一信号线直接连接或经由所述第一延时电路与所述第一信号线连接，所述第一个第二延时子电路的第二输出端与所述第二信号线连接。

12.根据权利要求10所述的延时电路，其中，沿所述多个第二延时子电路的串联路径，最后一个第二延时子电路的第二输入端配置为接收第一逻辑电平信号。

13.根据权利要求9所述的延时电路，还包括：第三非门和第四非门，其中，

所述第三非门的输入端作为所述延时电路的输入端以接收输入信号，所述第三非门的输出端与所述第一信号线连接，

所述第四非门的输出端作为所述延时电路的输出端以提供输出信号，所述第四非门的输入端与所述第二信号线连接。

14.一种集成电路，包括如权利要求1-13任一所述的延时电路。

15.一种电子设备，包括如权利要求14所述的集成电路或如权利要求1-13任一所述的延时电路。

16.一种如权利要求1-13任一所述的延时电路的驱动方法，包括：

向所述多个第一延时子电路提供多个绕线延时控制信号，以控制各个第一延时子电路中的功能元件与所述第一信号线之间的耦合状态，从而对所述第一信号线上传输的信号增加绕线延时。

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