CN107908884B - 一种通过调整时钟树分支改善时序的交互式eco方法 - Google Patents

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Abstract

一种通过调整时钟树分支改善时序的交互式ECO方法，包括以下步骤：读入同步单元所在的存在时序违反的时序路径报告；根据给定的时序路径报告内容，预估时钟树分支需要调整的级数；在物理版图上，高亮显示时钟树分支所在位置；根据实际物理分布的情况，选取合适的驱动点，完成交互式的时钟树分支的调整。本发明的通过调整时钟树分支改善时序的交互式ECO方法，根据输入的时序报告信息及时序优化目标，预估时钟树分支调整带来的时序改善，通过在芯片版图上检查单元位置及线网的物理分布情况，交互式地选取合适的时钟树分支驱动点，从而达到调整时钟路径延迟来改善时序的目的。

Description

一种通过调整时钟树分支改善时序的交互式ECO方法
技术领域
本发明涉及电子设计自动化EDA技术领域，特别是涉及一种通过调整时钟树分支改善时序的交互式ECO方法。
背景技术
集成电路的设计过程中，在经过物理布局布线步骤之后，需要通过时序检查，以确保同步电路的时钟信号和数据信号达到时间要满足建立时间（Setup Time）约束和保持时间（Hold Time）约束的要求。
建立时间Tsetup = 延迟data_path + 库单元时间setup - 偏差clock_path
保持时间Thold = 偏差clock_path + 库单元时间hold - 延迟data_path
如果出现建立时间或保持时间不满足约束（即出现时序违反）的情况，需要进行ECO（Engineering Change Order）修改来满足时序约束要求以保证电路正常工作。
对于建立时间约束，要求数据信号不能太慢，需提前于时钟信号就准备好；对于保持时间约束，要求数据信号不能太快，在时钟信号采样后仍需稳定一定时间。通常情况下ECO调整只针对电路的数据传输路径（Data Path），常见的改变方法包括：缓冲器单元插入、单元尺寸变换、单元位置移动、大线网分裂等。而对于某些特殊电路结构，数据路径上已经无法继续优化以满足约束（例如为了满足建立时间约束要求数据路径信号传递得更快），这时候就需要调整时钟路径（Clock Path）来解决时序问题。如何能够方便的进行时钟树结构调整，来有效地修正时序违反，成为了关键问题。
传统的ECO方法修复时序问题往往局限于数据路径，增加或减少信号在数据传输路径上的延迟。而有些情况下，受电路结构及电路单元的限制，数据路径上已经无法再继续进行优化。
发明内容
为了解决现有技术存在的不足，本发明的目的在于提供一种通过调整时钟树分支改善时序的交互式ECO方法，在时序修复的后期阶段，对遗留下少数关键时序path仍有问题而工具无法自动修复时，根据输入的时序报告信息及时序优化目标，预估时钟树分支调整带来的时序改善，通过在芯片版图上检查单元位置及线网的物理分布情况，交互式地选取合适的时钟树分支驱动点，从而达到调整时钟路径延迟来改善时序的目的。
为实现上述目的，本发明提供的通过调整时钟树分支改善时序的交互式ECO方法，包括以下步骤：
1）读入同步单元所在的存在时序违反的时序路径报告；
2）根据给定的时序路径报告内容，预估时钟树分支需要调整的级数；
3）在物理版图上，高亮显示时钟树分支所在位置；
4）根据实际物理分布的情况，选取合适的驱动点，完成交互式的时钟树分支的调整。进一步地，步骤1）的时序路径报告包括时钟路径和数据路径上的所有单元、负载、以及时序信息。
进一步地，所述步骤2）包括，根据时序违反的大小，决定时钟树分支需要沿着时钟路径向前调整或者向后调整多少级缓冲器单元。
进一步地，所述步骤3），是在芯片的物理版图上，高亮显示该时钟树分支调整的所有可能的驱动点位置。
更进一步地，所述步骤4），包括，提示此次调整的具体信息，包括移动单元、分支新驱动点、时序的变化情况。
本发明的通过调整时钟树分支改善时序的交互式ECO方法，涉及到在ECO优化阶段调整时钟修复时序违反的过程，具有以下特点：
（1）在保证功能一致的前提下，通过调整时钟树分支结构，改变时钟路径延迟，从而修正建立时间或保持时间等时序违反；
（2）根据给定的时序路径报告内容，预估时钟树分支需要向前或向后调整的级数；
（3）在物理版图上，高亮显示时钟树分支所在位置，备选可能的驱动点（单元管脚或线网）会有级数及预估时序改变提示；
（4）设计者直接鼠标拖拽到新的驱动点，完成时钟树分支的交互式调整，并给出此次ECO操作带来时序变化的具体信息。
本发明的通过调整时钟树分支改善时序的交互式ECO方法，应用在时序问题已经修复的差不多的后期阶段，遗留下少数关键时序path仍有问题而工具无法自动修复，必须需要人工干预，其对某一条关键时序path的时序问题进行解决，找到具体交互式ECO的实施操作方法。
本发明在电子设计自动化EDA技术领域中提供通过调整时钟树分支改善时序的交互式ECO方法，克服了传统的ECO方法局限于数据路径的缺点，而是通过调整时钟路径延迟来解决时序问题。
另外，如果在时钟树分支上存在有多个时序违反，可以通过调整时钟树分支的方法进行统一的修正，从而大大提高时序优化效率。
此外，交互式的ECO操作，可以帮助设计者预估时序的变化，更直观的观察到单元及线网的物理分布，更合理的选取新驱动点，更方便的完成电路结构的改变。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：
图1为根据本发明的通过调整时钟树分支改善时序的交互式ECO方法流程图；
图2为根据本发明的调整时钟树分支来改善时序示意图；
图3为根据本发明的时序路径报告预估时序值改变量示意图；
图4为根据本发明的在物理版图上选择时钟分支调整的驱动点示意图。
具体实施方式
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
图1为根据本发明的通过调整时钟树分支改善时序的交互式ECO方法流程图，下面将参考图1，对本发明的通过调整时钟树分支改善时序的交互式ECO方法进行详细描述。
首先，在步骤101，读入存在时序违反的时序路径报告。其中，包括时钟路径和数据路径上的所有单元、负载、以及时序等信息。通过时钟路径上经过每一级缓冲器单元的时序增量变化，可以估算出该时钟树分支向前或者向后调整可能带来的时序改变量。
在步骤102，根据时序违反的大小，决定时钟树分支（有时序违反的单元时钟管脚）需要沿着时钟路径向前调整（加快时钟路径传输延迟）或者向后调整（减慢时钟路径传输延迟）多少级缓冲器单元。由于缓冲器单元并不改变逻辑，确保了ECO变化前后电路功能的一致性。
在步骤103，在芯片的物理版图上，高亮显示该时钟树分支调整的所有可能的驱动点（单元管脚或线网）位置。如果驱动点与时钟树分支的物理距离较远，为了保证时钟信号的传输质量，还需要额外添加新的缓冲器单元以满足设计规则要求。
在步骤104，根据实际物理分布的情况，选取合适的驱动点，使用者可以用鼠标将时钟树分支直接拖拽到驱动点上，以完成此次交互式的时钟树分支的调整。
以下是以图2-4所示为例说明具体的实施方式。
图2为根据本发明的待调整的时序示意图。假设到达同步单元F1的时钟路径需要调整，当前驱动点是上一级的缓冲器单元B1。F1的数据管脚上有0.2ns的建立时间时序违反，需要调整时钟树分支结构以加快时钟接收路径上的信号传递。
首先，根据步骤101，读入同步单元F1所在的存在时序违反的时序路径报告，如图3所示。
根据步骤102，通过时钟路径上的单元时序增量，可以预估F1的时钟树分支向前调整一级缓冲器单元会加快0.1ns左右。
根据步骤103，打开物理版图的浏览窗口，如图4所示。F1所在的时钟树分支位置，以及时钟路径上向前几级缓冲器单元的驱动点（单元B2/B3/B4的输出管脚以及线网net2/net3/net4）会高亮显示出来。当鼠标移动过驱动点位置，会提示当前的级数改变以及预估时序改变值。
根据步骤104，设计者根据实际电路的版图物理分布，决定要把F1分支重新连接到B3驱动点，可以直接用鼠标拖拽到B3单元或net3线网。同时，右侧的ECO动作窗口会提示此次调整的具体信息，包括时序的变化情况。
本发明的通过调整时钟树分支改善时序的交互式ECO方法，根据输入的时序报告信息及时序优化目标，预估时钟树分支调整带来的时序改善，通过在芯片版图上检查单元位置及线网的物理分布情况，交互式地选取合适的时钟树分支驱动点，从而达到调整时钟路径延迟来改善时序的目的。
本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种通过调整时钟树分支改善时序的交互式ECO方法，包括以下步骤：
1）读入同步单元所在的存在时序违反的时序路径报告；
2）根据给定的时序路径报告内容，预估时钟树分支需要调整的级数；
3）在物理版图上，高亮显示时钟树分支所在位置；
4）根据实际物理分布的情况，选取合适的驱动点，完成交互式的时钟树分支的调整，其中，
所述步骤2）进一步包括，根据时序违反的大小，决定时钟树分支需要沿着时钟路径向前调整或者向后调整多少级缓冲器单元。
2.根据权利要求1所述的通过调整时钟树分支改善时序的交互式ECO方法，其特征在于，所述步骤1）的时序路径报告包括时钟路径和数据路径上的所有单元、负载、以及时序信息。
3.根据权利要求1所述的通过调整时钟树分支改善时序的交互式ECO方法，其特征在于，所述步骤3），是在芯片的物理版图上，高亮显示该时钟树分支调整的所有可能的驱动点位置。
4.根据权利要求1所述的通过调整时钟树分支改善时序的交互式ECO方法，其特征在于，所述步骤4）进一步包括，提示此次调整的具体信息，包括移动单元、分支新驱动点、时序的变化情况。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110457839B (zh) * 2019-08-15 2023-04-07 中国科学院微电子研究所 一种加速芯片级电路时序分析方法
CN110738019B (zh) * 2019-09-26 2022-05-24 北京华大九天科技股份有限公司 一种利用负载单元自动结群修复时序违反的方法及装置
CN113673191B (zh) * 2021-08-19 2022-04-12 深圳华大九天科技有限公司 时序修正方法及装置、计算装置和存储介质
CN114997087B (zh) * 2022-08-03 2022-10-25 飞腾信息技术有限公司 一种时钟树的优化方法、优化装置和相关设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103324774A (zh) * 2012-12-29 2013-09-25 东南大学 一种基于时钟规划偏差算法的处理器性能优化方法
CN104714842A (zh) * 2013-12-17 2015-06-17 北京华大九天软件有限公司 一种调整时钟路径延迟来修复时序违反的方法
CN105404352A (zh) * 2014-09-11 2016-03-16 北京华大九天软件有限公司 一种检查时钟树综合结果瓶颈从而提高综合质量的方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009155A (ja) * 2000-06-20 2002-01-11 Mitsubishi Electric Corp 半導体回路の設計方法及びそれを用いて設計する半導体回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103324774A (zh) * 2012-12-29 2013-09-25 东南大学 一种基于时钟规划偏差算法的处理器性能优化方法
CN104714842A (zh) * 2013-12-17 2015-06-17 北京华大九天软件有限公司 一种调整时钟路径延迟来修复时序违反的方法
CN105404352A (zh) * 2014-09-11 2016-03-16 北京华大九天软件有限公司 一种检查时钟树综合结果瓶颈从而提高综合质量的方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
"时钟树有用偏差优化的高效实现";西西志华;《中国优秀硕士学位论文全文数据库信息科技辑》;20140415(第4期);第I135-95页 *
"有用时钟偏差技术的优化与实现";孙秀秀 等;《第十六届计算机工程与工艺年会暨第二届微处理器技术论坛论文集》;20120817;第383-388页 *

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