CN110457839B - 一种加速芯片级电路时序分析方法 - Google Patents

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Abstract

本发明提供了一种加速芯片级电路时序分析方法，通过划分芯片级电路得到路径，检查路径之间的同构或准同构关系，检查路径之间的覆盖关系，根据路径之间的覆盖关系构建多叉树，基于多叉树的层次关系检查路径时序，在多叉数父节点上路径满足时序要求的情况下省略其子节点及其以下节点上路径的时序检查，从而加速芯片级电路时序检查。

Description

一种加速芯片级电路时序分析方法
技术领域
本发明属于集成电路设计自动化领域，尤其涉及加速芯片级电路时序分析方法领域。
背景技术
时序检查是片上系统(SoC)设计流程中的重要环节，而时序检查中最耗时的计算是时序分析。随着集成电路制造工艺的不断进步和集成电路工作电压的不断降低，时序分析趋于复杂，单条路径的精确时序分析时间开销明显增加。SoC的电路规模成倍增加，路径数量随之增加。芯片级的高精度时序分析时间开销指数式地增加，这严重制约了先进工艺SoC的设计周期，加速芯片级时序检查成为必须。除了通过提高单条路径的精确时序分析速度加速芯片级时序分析之外，更需要从其他角度提高加速芯片级时序检查。
发明内容
(一)要解决的技术问题
本发明提供了一种加速芯片级电路时序分析方法，以应对芯片级电路时序检查速度慢、耗时长，而制约集成电路设计周期缩短的问题。
(二)技术方案
本发明提供了一种加速芯片级电路时序分析方法，步骤如下：
步骤S1：通过对需要分析时序芯片级电路进行路径划分；
步骤S2：确定路径之间的覆盖关系；
步骤S3：根据路径之间的覆盖关系构建多叉树；
步骤S4：基于所构建多叉树的层次关系检查路径时序。
在步骤S4中，若多叉树父节点上的路径满足时序要求，则省略其子节点及其以下节点上的路径的时序检查，从而加速芯片级电路时序检查。
在步骤S4中，本发明通过以下判断以实现加速芯片级时序分析：
(1)若已知路径A符合时序要求，路径B的延时小于路径A的延时，则路径B符合时序要求。为此优先对路径A进行时序分析，根据路径A的时序分析结果确定是否对路径B进行时序分析，从而尽可能的省略对路径B进行比较耗时的实际时序分析，即仅在路径A不符合时序要求的情况下才对路径B进行时序分析。
(2)若路径A的最坏时序分析满足时序要求，则不需要对路径A进行精确的时序分析。
(3)若路径A和路径B中有连接关系相同的逻辑门，则可将该部分逻辑门组合为一个宏逻辑门，该宏逻辑门的在路径A中的时序分析数据可复用与路径B中，与路径B中其他逻辑门的延时数据共同计算得到路径B的时序分析数据。
(4)遍历多叉树时，从其根节点开始，按广度优先策略检查多叉树节点上的路径时序；在对一个路径进行时序检查时，首先采用基于块(block-based)的时序分析方法对路径进行时序检查，若该路径满足时序要求，则结束该路径的时序检查，否则继续采用基于路径(path-based)的时序分析方法对路径进行时序检查，若该路径满足时序要求，则结束该路径的时序检查，否则继续采用统计时序分析方法或MC电路仿真方法对路径进行时序检查，并输出时序检查结果。在加快时序检查速度的前提下，确保时序检查的精度。
其中，在步骤S1与步骤S2之间，可检查路径是否同构：
若路径A和路径B同构，则路径A的时序分析结果可复用与路径B，而无需对路径B进行比较耗时的实际时序分析；
若路径A和路径B准同构，则路径A的时序分析结果可复用于路径B，仅需根据路径A和路径B的微小差异，对复用所得路径B时序分析数据进行校正以获得路径B的精确时序分析数据。
(三)有益效果
从上述技术方案可以看出，本发明具有以下有益效果：
本发明提供了一种加速芯片级电路时序分析方法，加速了芯片级电路的时序检查，从而缩短集成电路设计周期，降低设计成本，加速集成电路产品的面市，提高产品的竞争力。
附图说明
图1为划分数据路径与时钟路径示意图；
图2为路径之间覆盖关系示意图；
图3为多叉树覆盖关系示意图；
图4为多叉树遍历顺序；
图5为加速芯片级电路时需检查方法步骤示意图；
图6为省略子节点检查示意图；
图7为子节点不满足时序要求时检查以下节点示意图；
图8为时序检查流程图；
图9为路径同构时时序检查步骤示意图；
图10为路径准同构时时序检查步骤示意图。
符号说明
1         数据路径
2         时钟路径
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。需要说明的是，在附图或说明书描述中，相似或相同的部分都使用相同的图号。附图中未绘示或描述的实现方式，为所属技术领域中普通技术人员所知的形式。另外，虽然本文可提供包含特定值的参数的示范，但应了解，参数无需确切等于相应的值，而是可在可接受的误差容限或设计约束内近似于相应的值。实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向。因此，使用的方向用语是用来说明并非用来限制本发明的保护范围。
本发明提供了一种加速芯片级电路时序分析方法，步骤如下：
步骤S1：
对需要分析时序芯片级电路进行路径划分：发现芯片上所有的数据路径1和对应的时钟信号路径2，所述路径是指需要进行时序检查的一段数据路径和对应的一段时钟路径，如图1所示。
步骤S2：
确定路径之间的覆盖关系：若一个路径A的电路组成集合为另一个路径B的电路组成集合的子集，则路径B覆盖路径A，一个路径可以覆盖若干其他路径，如此构成多层级的覆盖。如图2所示，图中路径C拓扑结构上覆盖路径B，路径B拓扑结构上覆盖路径A。
步骤S3：
根据路径之间的覆盖关系构建多叉树：如图3所示，路径B覆盖路径A，则A为B的叶子，B为A的父节点；路径B覆盖路径A1、A2、A3，则A1、A2、A3为B的叶子，B为A1、A2、A3的父节点；路径B覆盖路径A，路径C覆盖路径B，则B为A的父节点，C为B的父节点，芯片上的所有路径构成若干个多叉树，每个多叉树有各自的根节点。
步骤S4：
遍历每个多叉树，从其根节点开始，按广度优先策略检查多叉树节点上的路径时序，如图4和图5所示。
进一步地，若一个节点上的路径满足时序要求，则不再检查以该节点作为根节点的子多叉树上各层级节点上路径的时序。如图6所示，按广度优先进行路径时序检查，多叉树B1节点对应的路径满足时序要求，不再检查以B1节点为根节点的子多叉树上A1、A2、A3的路径时序，以加速检查。
进一步地，若一个节点上的路径不满足时序要求，则再检查以该节点的若干子节点作为根节点的若干子多叉树上各层级节点上路径的时序。如图7所示，按广度优先进行路径时序检查，多叉树B2节点对应的路径不满足时序要求，则需要检查以B1节点为根节点的子多叉树上A41、A52、A6的路径的时序。
其中，在对一个路径进行时序检查时，如图8所示，首先采用基于块(block-based)的时序分析方法对路径进行时序检查，若该路径满足时序要求，则结束该路径的时序检查，否则继续采用基于路径(path-based)的时序分析方法对路径进行时序检查，若该路径满足时序要求，则结束该路径的时序检查，否则继续采用统计时序分析方法或MC电路仿真方法对路径进行时序检查，并输出时序检查结果。在加快时序检查速度的前提下，确保时序检查的精度。
优选的，如图9所示，可以在进行步骤S1之后、步骤S2之前对路径进行同构检查，以简并同构路径，从而减少后续处理的路径数量。所述路径同构是指路径的拓补结构以及节点属性完全一一对应，即路径A和路径B的拓补结构相同，且对应节点的单元类型和属性相同，则路径A和路径B同构，此时可采用子图同构技术进行同构检查。
优选的，如图10所示，可以在进行步骤S1之后、步骤S2之前对路径进行准同构检查，以简并同构路径，从而减少后续处理的路径数量。所述路径准同构是指路径的拓扑结构及节点属性接近一一对应，即路径A和路径B去除(旁路)个别节点之后拓扑结构相同，且对应节点的单元类型和属性相同；或路径A和路径B拓扑结构相同，且对应节点的单元类型相同、主要属性相同、但个别属性略有差异，则路径A和路径B准同构，此时可采用子图同构技术进行同构检查。若路径上存在低延时单元，可将其忽略，然后进行同构检查，属性差异不大的同类延时单元可近似为等同，由此得到的同构路径为准同构路径，并以含有被忽略的低延时单元的路径作为其他准同构路径。
优选的，对于准同构路径，可基于已检查路径的时序分析数据计算得到未检查路径的时序分析数据，从而加速时序分析、节省时序分析时间。例如：路径A和路径B中仅有一个逻辑门的延时特性存在差异，在路径A中该逻辑门的延时为1ns，而路径B中对应逻辑门的延时为1.5ns，则可通过将路径A的时序分析数据偏移0.5ns即可得到路径B的时序分析数据，用于路径B的时序检查，以加速时序分析、节省时序分析时间。
优选的，若路径A中逻辑门的连接关系出现在路径B中，则可将路径B中逻辑门的连接关系与路径A中相同的部分组合为一个宏逻辑门，以路径A的时序分析数据作为该宏逻辑门的延时数据，与路径B中其他逻辑门的延时数据共同计算得到路径B的时序分析数据。
优选的，若路径A中部分逻辑门的连接关系出现在路径B中，则可将路径B中与路径A中连接关系相同的部分逻辑门组合为一个宏逻辑门，以路径A的这部分逻辑门连接所对应的时序分析数据作为该宏逻辑门的延时数据，与路径B中其他逻辑门的延时数据共同计算得到路径B的时序分析数据。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种加速芯片级电路时序分析方法，其特征在于，步骤如下：
步骤S1：通过对需要分析时序芯片级电路进行路径划分；
步骤S2：确定路径之间的覆盖关系；
步骤S3：根据路径之间的覆盖关系构建多叉树；
步骤S4：基于所构建多叉树的层次关系检查路径时序；
在步骤S4中，若两条路径中有连接关系相同的逻辑门，则将该连接关系相同的逻辑门组合为一个宏逻辑门，该宏逻辑门的在第一条路径中的时序分析数据复用于第二条路径中，与第二条路径中其他逻辑门的延时数据共同计算得到第二条路径的时序分析数据。
2.根据权利要求1所述的一种加速芯片级电路时序分析方法，其特征在于，在步骤S4中，在多叉树父节点上的路径满足时序要求的情况下省略其子节点及其以下节点上的路径的时序检查。
3.根据权利要求1所述的一种加速芯片级电路时序分析方法，其特征在于，在步骤S4中，在多叉树父节点上的路径不满足时序要求的情况下，对其子节点及其以下节点上的路径进行时序检查。
4.根据权利要求1所述的一种加速芯片级电路时序分析方法，其特征在于，在步骤S1与步骤S2之间，检查路径是否同构，当两条路径同构时，第一条路径的时序分析结果复用于第二条路径，而无需对第二条路径进行比较耗时的实际时序分析。
5.根据权利要求1所述的一种加速芯片级电路时序分析方法，其特征在于，在步骤S1与步骤S2之间，检查路径是否准同构，当两条路径准同构时，第一条路径的时序分析结果复用于第二条路径，仅需根据第一条路径和第二条路径的差异，对复用所得第二条路径的时序分析数据进行校正以获得第二条路径的精确时序分析数据。
6.根据权利要求1所述的一种加速芯片级电路时序分析方法，其特征在于，在步骤S4中，若一条路径的最坏时序分析满足时序要求，则不需要对该路径进行精确的时序分析。
7.根据权利要求1所述的一种加速芯片级电路时序分析方法，其特征在于，遍历多叉树时，从其根节点开始，按广度优先策略检查多叉树节点上的路径时序。
8.根据权利要求1所述的一种加速芯片级电路时序分析方法，其特征在于，在步骤S4中，在对一个路径进行时序检查时，首先采用基于块(block-based)的时序分析方法对路径进行时序检查，若该路径满足时序要求，则结束该路径的时序检查，否则继续采用基于路径(path-based)的时序分析方法对路径进行时序检查，若该路径满足时序要求，则结束该路径的时序检查，否则继续采用统计时序分析方法或MC电路仿真方法对路径进行时序检查。
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