CN104698370A - 芯片中电路的时序测试方法、装置及rtl仿真设备 - Google Patents
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Abstract
一种芯片中电路的时序测试方法、装置及RTL仿真设备。所述方法包括：接收测试所述芯片中电路的时序的控制指令，并发送与所述控制指令对应的测试信号至待测试电路，所述测试信号与一条时序约束信息相对应，所述待测试电路的时序受所述时序约束信息的约束；获取所述待测试电路的测试结果；判断所述测试结果与预设的结果是否一致，并输出所判断的结果。应用所述方法可以提高测试的覆盖率。
Description
技术领域
本发明涉及芯片设计领域，具体涉及一种芯片中电路的时序的测试方法、装置及RTL仿真设备。
背景技术
寄存器传输级（Register Transfer Level，RTL）文件以及时序约束文件均是在芯片的设计过程中产生的。其中，RTL文件包括RTL描述信息，根据所述RTL描述信息可以对芯片的设计方案进行RTL仿真。所述时序约束文件包括若干时序约束信息，所述时序约束文件是用于表征所述芯片的时序信息的文件。根据所述RTL文件以及所述时序约束文件可以生成带时序信息的门级网表，进而可以根据所述门级网表对所述芯片进行门级仿真，并对所述时序信息进行验证。
现有的芯片设计流程中，由于在对门级网表所携带的时序信息进行测试时，是对所述时序信息进行功能性测试，即每次测试均对具有相同功能的多条时序约束信息同时测试，因此导致测试的覆盖率较低。
发明内容
本发明实施例解决的问题是如何提高芯片中电路的时序测试覆盖率。
为解决上述问题，本发明实施例提供一种芯片中电路的时序测试方法，所述方法可以包括：
接收测试所述芯片中电路的时序的控制指令，并发送与所述控制指令对应的测试信号至待测试电路，所述测试信号与一条时序约束信息相对应，所述待测试电路的时序受所述时序约束信息的约束；
获取所述待测试电路的测试结果；
判断所述测试结果与预设的结果是否一致，并输出所判断的结果。
可选地，与所述控制指令对应的测试信号包括以下至少一种：
将所述待测电路的时序中的某一时钟信号设置延时；
在所述待测试电路的时序中的多周期时钟路径信号的某一时钟沿到来时，将所述某一时钟沿的数据值改变；
监测所述待测试电路的时序中的虚假路径信号。
可选地，所述测试信号为：将所述待测试电路的时序中的某一时钟信号设置延时，所述某一时钟信号为所述时序约束信息中与所选择的基准时钟信号异步的时钟信号；
所述获取所述待测试电路的测试结果为：获取所述待测试电路输出的与所述延时对应的结果。
可选地，所述测试信号为：在所述待测试电路的时序中的多周期时钟路径信号的某一时钟沿到来时，将所述某一时钟沿的数据值改变，所述某一时钟沿为除所述多周期时钟路径信号的第一个时钟沿以及所述多周期时钟路径信号的有效时钟沿以外的时钟沿；
所述获取所述待测试电路的测试结果为：获取所述待测试电路输出的与改变后的数据值对应的结果。
可选地，所述测试信号为：监测所述待测试电路的时序中的虚假路径信号；
所述获取所述待测试电路的测试结果为：获取所监测的虚假路径信号是否发生变化。
可选地，所述时序约束信息在寄存器传输级RTL仿真阶段或门级仿真阶段形成。
可选地，所述测试在RTL仿真阶段进行。
本发明的实施例还提供了一种芯片中电路的时序测试装置，所述装置包括：
接收单元，用于接收测试所述芯片中电路的时序的控制指令；
发送单元，用于发送与所述控制指令对应的测试信号至待测试电路，所述测试信号与一条时序约束信息相对应，所述待测试电路的时序受所述时序约束信息的约束；
获取单元，用于获取所述待测试电路的测试结果；
判断单元，用于判断所述测试结果与预设的结果是否一致，并输出所判断的结果。
可选地，所述发送单元发送的与所述控制指令对应的测试信号包括以下至少一种：
将所述待测试电路的时序中的某一时钟信号设置延时；
在所述待测试电路的时序中的多周期时钟路径信号的某一时钟沿到来时，将所述某一时钟沿的数据值改变；
监测所述待测试电路的时钟中的虚假路径信号。
可选地，所述发送单元发送的测试信号为：将所述待测试电路的时序中的某一时钟信号设置延时，所述某一时钟信号为所述时序约束信息中与所选择的基准时钟信号异步的时钟信号；
所述获取单元获取的测试结果为：获取所述待测试电路输出的与所述延时对应的结果。
可选地，所述发送单元发送的测试信号为：在所述待测试电路的时序中的多周期时钟路径信号的某一时钟沿到来时，将所述某一时钟沿的数据值改变，所述某一时钟沿为除所述多周期时钟路径信号的第一个时钟沿以及所述多周期时钟路径信号的有效时钟沿以外的时钟沿；
所述获取单元获取的测试结果为：获取所述待测试电路输出的与改变后的数据值对应的结果。
可选地，所述发送单元发送的测试信号为：发送监测所述待测试电路的时序中虚假路径信号；
所述获取单元获取的测试结果为：获取所监测的虚假路径信号是否发生变化。
可选地，所述时序约束信息在RTL仿真阶段或门级仿真阶段形成。
本发明的实施例还提供了一种RTL仿真设备，所述设备包括上述的芯片中电路的时序测试装置。
与现有技术相比，本发明实施例的技术方案具有以下优点：
由于用于测试芯片中电路的测试信号与一条时序约束信息相对应，因而可以在待测电路中对每条时序信息进行测试，而非在待测电路中对所述时序信息进行功能性测试，从而可以提高测试的覆盖率。
附图说明
图1是本发明实施例中芯片电路中时序的测试方法的流程图；
图2是本发明实施例中芯片电路中时序测试装置的结构示意图。
具体实施方式
现有的芯片中电路的时序测试过程中，是对时序信息进行功能性测试，测试的覆盖率较低。针对上述问题，本发明的实施例提供了一种芯片中电路的时序测试方法，应用所述测试方法，在对芯片中电路进行时序测试时，由于用于测试的测试信号与一条时序约束信息相对应，因此，应用所述测试方法，可以在待测电路中对时序约束信息进行逐条测试，从而有效地提高测试的覆盖率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参见图1，本发明的实施例中，所述测试方法可以包括如下步骤：
步骤110：接收测试所述芯片中电路的时序的控制指令，并发送与所述控制指令对应的测试信号至待测试电路，所述测试信号与一条时序约束信息相对应，所述待测试电路的时序受所述时序约束信息的约束。
在具体实施中，所述测试信号与所述控制指令相对应。其中，所述测试信号可以包括多个，每个测试信号唯一对应一条时序约束信息。当所述时序约束信息有多条时，可以相应地增加所述测试信号的数量，从而可以对每条时序信息均进行测试。
例如，所述测试信号可以是将待测电路的时序中的某一时钟信号设置延时的信号，也可以是在待测试电路的时序中的多周期时钟路径信号的某一时钟沿到来时，将所述某一时钟沿的数据值改变的信号，还可以是监测待测试电路的虚假路径信号，只要所述测试信号与一条时序约束信息对应即可。
需要说明的是，所述待测电路可以为所述芯片的部分电路，也可以为所述芯片的全部电路，只要所述待测电路的时序受所述时序约束信息的约束即可。
其中，所述时序约束信息可以是在RTL仿真阶段形成的，此时，所述时序约束信息可以保存在时序约束文件中。所述时序约束信息也可以是在门级仿真阶段形成的，此时，所述时序约束信息可以携带在门级网表中。所述时序约束信息既可以是设计人员手工输入的，也可以是自动生成的。
例如，所述时序约束信息可以是在获取所述时序信息的属性信息以及所述属性信息的属性值以后，对所获取的属性信息、所述属性信息的属性值以及与所述属性信息对应的RTL描述信息进行转换，获得对应的时序约束信息。其中，所述时序信息的属性信息可以是所述时序信息的时钟信息、输入延时信息、输出延时信息以及虚假路径信息等，相应地，所述属性值可以是所述时钟信息、输入的延时信息、输出的延时信息以及虚假路径信息的属性值。例如，所述时钟信息可以包括时钟名称、时钟周期、时钟波形以及时钟的类别。
当所述时序约束信息在RTL仿真阶段形成时，对芯片中电路的时序进行测试的工作即可以在RTL仿真阶段进行。由于RTL仿真的速度较快，可以有效地提高测试的效率，缩短所述芯片的设计周期。并且，由于RTL仿真阶段处于芯片的整个设计流程中较早的阶段，而门级仿真阶段处于芯片的整个设计流程中较晚的阶段，因此，在RTL仿真阶段进行时序测试，相对于在门级仿真阶段进行测试，可以更早地发现时序问题，避免在门级仿真阶段或者流片后才发现时序问题，有效地提高芯片的质量。
步骤120：获取所述待测试电路的测试结果。
在具体实施中，当所述测试信号为将所述待测试电路的时序中的某一时钟信号设置延时的信号时，即改变所述某一时钟信号的相位，相应地，获取的测试结果可以为所述待测试电路输出的与所述延时对应的结果。所述某一时钟信号为所述时序约束信息中与所选择的基准时钟信号异步的时钟信号。所述测试信号用于测试所述芯片电路的时序中，所述基准时钟信号与所述某一时钟信号之间的异步关系是否设置正确。
其中，所述待测试的电路可以包括多个与所述基准时钟信号异步的时钟信号，此时，既可以针对其中一个与所述基准时钟信号异步的时钟信号发出设置延时的测试信号，也可以是针对其中多个与所述基准时钟信号异步的时钟信号，分别发出设置延时的测试信号。每一个测试信号对应一个测试结果。所述基准时钟信号由设计人员选定。
需要说明的是，在具体实施中，可以根据实际情况设置与所述某一时钟信号异步的信号的延时时间，此处不作限定。
在具体实施中，如果所述测试信号为在所述待测试电路的多周期时钟路径信号的某一时钟沿到来时，将所述某一时钟沿的数据值改变的信号，相应地，获取到的测试结果为所述待测电路输出的与改变后的数据值对应的结果。所述测试信号用于测试所述芯片电路的时序中，将某一信号设置为多周期时钟路径信号的设置是否正确。
其中，所述多周期时钟路径信号指的是从第一时钟沿起至有效时钟沿止的一个信号序列，所述有效时钟沿指数据有效时所对应的时钟沿，所述第一时钟沿与所述有效时钟沿之间间隔了多个时钟周期。所述时钟周期可以由设计人员指定。所述某一时钟沿可以为所述多周期路径信号中除所述第一时钟沿以及有效时钟沿以外的时钟沿。
需要说明的是，由于所述多周期时钟路径信号的第一时钟沿以及有效时钟沿之间的时钟沿可能有多个，因此，在具体实施中，可以只对第一时钟沿以及有效时钟沿之间的一个时钟沿发送数据值的改变的测试信号，也可以对第一时钟沿以及有效时钟沿之间的多个时钟沿分别发送数据值的改变的测试信号。每个测试信号对应一个测试结果。
需要说明的是，在具体实施中，所述某一时钟沿的数据值可以改变至任意数值，只要所述改变后的数据值与原数据值不同即可，此处不作限定。
在具体实施中，当所述测试信号为监测所述待测试电路的时序中的虚假路径信号，相应地，所述测试结果即所述虚假路径信号是否发生变化。所述测试信号用于测试所述待测电路的时序中的虚假路径信号是否设置错误。
其中，所述虚假路径信号可以分为两种类型的信号。其中，第一种类型的信号在处于正常工作状态时，一直保持不变，第二种类型的信号在处于正常工作状态时，虽然可能变化，但是它的变化不受与所述第二种类型的信号相邻的前一信号的影响。在具体实施中，无论是第一种类型的虚假路径信号还是第二种类型的虚假路径信号，都可以通过监测所述虚假路径信号是否发生变化以及获取相应的测试结果，来测试所述芯片电路的时序中的虚假路径信号是否设置错误。
需要说明的是，在具体实施中，所述待测电路的时序中的虚假路径信号可能有多个，因此，既可以只对其中的一个虚假路径信号进行监测，也可以分别对多个虚假路径信号进行监测。每个测试信号对应一个测试结果。
步骤130：判断所述测试结果与预设的结果是否一致，并输出所判断的结果。
在具体实施中，当将所述待测试电路的某一时钟信号设置延时时，所述某一时钟信号的相位发生变化。若所述某一时钟信号与所述基准信号同步，则所述基准信号的相位必然发生变化，此时，所述待测电路输出的与所述延时对应的结果也会发生变化。
因此，若获取到的测试结果与预设的结果不一致，即与所述延时对应的结果发生了变化，则所述某一时钟信号与所述基准信号为同步信号，即将所述某一时钟信号设置成与所述基准信号异步的时钟信号是错误的。若获取到的测试结果与预设的结果一致，即与所述延时对应的结果没有发生变化，即所述某一时钟信号与所述基准信号为异步信号，则在芯片电路的时序中，将所述某一时钟信号设置成与所述基准信号异步的时钟信号是正确的。
在具体实施中，在所述待测试电路的多周期时钟路径信号的某一时钟沿到来时，将所述时钟沿的数据值改变，此时，由于所述某一时钟沿非有效时钟沿，即所述某一时钟沿所对应的数据值无效，因此，若所述测试结果与预设的结果一致，即测试结果没有发生变化，则将所述时序约束信息中的对应路径设置为多周期时钟路径信号是正确的。反之，若所述测试结果与预设的结果不一致，即测试结果发生了变化，则在芯片电路的时序中，将所述时序约束信息中的对应信号设置为多周期时钟路径信号是错误的。
在具体实施中，当所监测的信号为第一种类型的虚假路径信号时，即所述信号一直保持不变，因此，若获取到所述信号发生了变化，则所述芯片电路的时序中将所述信号设置为虚假路径信号是错误的。若获取到所述信号没有发生变化，则所述芯片电路的时序中将所述信号设置为虚假路径信号是正确的。
在具体实施中，当所监测的信号为第二种类型的虚假路径信号时，即所述信号的变化不受与所述信号相邻的前一信号的影响，因此，若获取到所述信号发生了变化，并且根据所述信号的变化可以得出是由于所述前一信号的变化所影响的，则所述芯片电路的时序中将所述信号设置为虚假路径信号是错误的。若获取到所述信号没有发生变化，则所述芯片电路的时序中将所述信号设置为虚假路径信号是正确的。
为了使本领域技术人员更好地理解和实现本发明的实施例，以下对上述芯片中电路的时序测试方法所对应的装置进行详细描述。
参见图2，本发明的实施例提供了一种芯片中电路的时序测试装置，所述装置可以包括：接收单元210，发送单元220，获取单元230以及判断单元240。
其中，所述接收单元210用于接收测试所述芯片中电路的时序的控制指令。所述发送单元220用于发送与所述控制指令对应的测试信号至待测试电路。所述获取单元230用于获取所述待测试电路的测试结果。所述判断单元240用于判断所述测试结果与预设的结果是否一致，并输出所判断的结果。
需要说明的是，所述测试信号与一条时序约束信息相对应，并且，所述待测电路的时序受所述时序约束信息的约束。
在具体实施中，所述发送单元220发送的与所述控制指令对应的测试信号可以包括以下至少一种：将所述待测试电路的时序中的某一时钟信号设置延时；在所述待测试电路的时序中的多周期时钟路径信号的某一时钟沿到来时，将所述某一时钟沿的数据值改变；监测所述测试电路的虚假路径信号。
其中，如果所述发送单元220发送将所述待测试电路的时序中的某一时钟信号设置延时的测试信号，相应地，所述获取单元230获取所述待测试电路输出的与所述延时对应的测试结果。其中，所述某一时钟信号为所述时序约束信息中与所选择的基准时钟信号异步的时钟信号。
如果所述发送单元220发送在所述待测试电路的时序中的多周期时钟路径信号的某一时钟沿到来时，将所述某一时钟沿的数据值改变的测试信号，相应地，所述获取单元230获取与所述待测试电路输出的与改变后的数据值对应的测试结果。其中，所述某一时钟沿为除所述多周期的时钟路径信号的第一个时钟沿以及有效时钟沿以外的时钟沿。
如果所述发送单元220发送监测所述待测试电路的时序中虚假路径信号的测试信号，相应地，所述获取单元230获取所监测的虚假路径信号是否发生变化的测试结果。
在具体实施中，所述时序约束信息可以在RTL仿真阶段形成，也可以在门级仿真阶段形成。当所述时序约束信息在RTL仿真阶段形成时，上述测试过程可以在RTL仿真阶段进行。
本发明的实施例还提供了一种RTL仿真设备，所述RTL仿真设备包括上述的芯片中电路的时序测试装置。
本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于一计算机可读存储介质中，存储介质可以包括：ROM、RAM、磁盘或光盘等。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (14)
1.一种芯片中电路的时序测试方法，其特征在于，包括：
接收测试所述芯片中电路的时序的控制指令，并发送与所述控制指令对应的测试信号至待测试电路，所述测试信号与一条时序约束信息相对应，所述待测试电路的时序受所述时序约束信息的约束；
获取所述待测试电路的测试结果；
判断所述测试结果与预设的结果是否一致，并输出所判断的结果。
2.如权利要求1所述的芯片中电路的时序测试方法，其特征在于，与所述控制指令对应的测试信号包括以下至少一种：
将所述待测电路的时序中的某一时钟信号设置延时；
在所述待测试电路的时序中的多周期时钟路径信号的某一时钟沿到来时，将所述某一时钟沿的数据值改变；
监测所述待测试电路的时序中的虚假路径信号。
3.如权利要求2所述的芯片中电路的时序测试方法，其特征在于，所述测试信号为：将所述待测试电路的时序中的某一时钟信号设置延时，所述某一时钟信号为所述时序约束信息中与所选择的基准时钟信号异步的时钟信号；
所述获取所述待测试电路的测试结果为：获取所述待测试电路输出的与所述延时对应的结果。
4.如权利要求2所述的芯片中电路的时序测试方法，其特征在于，所述测试信号为：在所述待测试电路的时序中的多周期时钟路径信号的某一时钟沿到来时，将所述某一时钟沿的数据值改变，所述某一时钟沿为除所述多周期时钟路径信号的第一个时钟沿以及所述多周期时钟路径信号的有效时钟沿以外的时钟沿；
所述获取所述待测试电路的测试结果为：获取所述待测试电路输出的与改变后的数据值对应的结果。
5.如权利要求2所述的芯片中电路的时序测试方法，其特征在于，所述测试信号为：监测所述待测试电路的时序中的虚假路径信号；
所述获取所述待测试电路的测试结果为：获取所监测的虚假路径信号是否发生变化。
6.如权利要求1所述的芯片中电路的时序测试方法，其特征在于，所述时序约束信息在寄存器传输级RTL仿真阶段或门级仿真阶段形成。
7.如权利要求1所述的芯片中电路的时序测试方法，其特征在于，所述测试在RTL仿真阶段进行。
8.一种芯片中电路的时序测试装置，其特征在于，包括：
接收单元，用于接收测试所述芯片中电路的时序的控制指令；
发送单元，用于发送与所述控制指令对应的测试信号至待测试电路，所述测试信号与一条时序约束信息相对应，所述待测试电路的时序受所述时序约束信息的约束；
获取单元，用于获取所述待测试电路的测试结果；
判断单元，用于判断所述测试结果与预设的结果是否一致，并输出所判断的结果。
9.如权利要求8所述的芯片中电路的时序测试装置，其特征在于，所述发送单元发送的与所述控制指令对应的测试信号包括以下至少一种：
将所述待测试电路的时序中的某一时钟信号设置延时；
在所述待测试电路的时序中的多周期时钟路径信号的某一时钟沿到来时，
将所述某一时钟沿的数据值改变；
监测所述待测试电路的时钟中的虚假路径信号。
10.如权利要求9所述的芯片中电路的时序测试装置，其特征在于，所述发送单元发送的测试信号为：将所述待测试电路的时序中的某一时钟信号设置延时，所述某一时钟信号为所述时序约束信息中与所选择的基准时钟信号异步的时钟信号；
所述获取单元获取的测试结果为：获取所述待测试电路输出的与所述延时对应的结果。
11.如权利要求9所述的芯片中电路的时序测试装置，其特征在于，所述发送单元发送的测试信号为：在所述待测试电路的时序中的多周期时钟路径信号的某一时钟沿到来时，将所述某一时钟沿的数据值改变，所述某一时钟沿为除所述多周期时钟路径信号的第一个时钟沿以及所述多周期时钟路径信号的有效时钟沿以外的时钟沿；
所述获取单元获取的测试结果为：获取所述待测试电路输出的与改变后的数据值对应的结果。
12.如权利要求9所述的芯片中电路的时序测试装置，其特征在于，所述发送单元发送的测试信号为：发送监测所述待测试电路的时序中虚假路径信号；所述获取单元获取的测试结果为：获取所监测的虚假路径信号是否发生变化。
13.如权利要求8所述的芯片中电路的时序测试装置，其特征在于，所述时序约束信息在RTL仿真阶段或门级仿真阶段形成。
14.一种RTL仿真设备，其特征在于，包括如权利要求8至13任一项所述的芯片中电路的时序测试装置。
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