CN112084742A - 集成电路设计方法与其非瞬时计算机可读介质 - Google Patents

Abstract

本发明涉及集成电路设计方法与其非瞬时计算机可读介质。一种集成电路设计方法，包含：自集成电路设计档获取频率树结构；以正反器为出发点，判断频率树结构中的各频率单元所位于的分支相对正反器的分支阶层数；计算每两个正反器间最接近的共同分支的共同分支阶层数；自集成电路设计档获取扫描链结构；判断每两个正反器间的布线距离及频率差异；根据每两个正反器间的共同分支阶层数、布线距离及频率差异，计算成本；根据扫描链结构判断正反器中的起点及终点，进一步根据成本，计算正反器由起点至终点具有最小成本的路径；以及更新集成电路设计档的扫描链结构的串接顺序。

Description

集成电路设计方法与其非瞬时计算机可读介质

技术领域

本发明是有关于一种集成电路技术，且特别是有关于一种集成电路设计方法与其非瞬时计算机可读介质。

背景技术

在集成电路的设计流程中，会通过串接扫描链(scan chain)的方式来增加电路测试的可观察性与可控制性。然而，当扫描链上的正反器(flip-flop)组件顺序并不理想时，可能会导致绕线(route)无法完成，或是造成时序违反(timing violation)等问题。随着半导体制程的演进，在片飘移(On-chip Variation；OCV)现象包含制程漂移(processvariation)、电压飘移(voltage variation)和温度飘移(temperature variation)，对芯片上时序(timing)的影响变得不可忽略，间接造成持续时间违反(hold time violation)的问题也比以往更为棘手。在扫描链上的正反器排序不理想的状况下，容易使时序收敛(timing closure)的面积(area)成本增加，收敛时间也会增加，进而影响芯片送交制造(tape-out)的时程。

因此，如何设计一个新的集成电路设计方法与其非瞬时计算机可读介质，以解决上述的缺点，乃为此一业界亟待解决的问题。

发明内容

发明内容旨在提供本公开内容的简化摘要，以使阅读者对本公开内容具备基本的理解。此发明内容并非本公开内容的完整概述，且其用意并非在指出本发明实施例的重要/关键组件或界定本发明的范围。

为达上述目的，本发明内容的一技术方面是关于一种集成电路设计方法，包含：自集成电路设计档(design file)中，获取包含多个正反器及多个频率单元(clock cell)的频率树(clock tree)结构；以正反器为出发点，判断频率树结构中的各频率单元所位于的分支相对正反器的分支阶层数；计算每两个正反器间最接近彼此的共同分支的分支阶层数，作为共同分支阶层数；自集成电路设计档中，获取正反器的扫描链(scan chain)结构；根据扫描链结构判断每两个正反器间的布线距离以及频率差异；根据每两个正反器间的共同分支阶层数、布线距离以及频率差异，计算每两个正反器间的成本；根据扫描链结构判断正反器中的起点以及终点，进一步根据每两个正反器间的成本，计算正反器由起点至终点具有最小成本的路径；以及根据路径更新集成电路设计档的扫描链结构的串接顺序。

本发明内容的另一技术方面是关于一种非瞬时计算机可读介质，包含多个计算机可读取指令，其中当计算机可读取指令由计算机系统的处理器执行时，使处理器执行集成电路设计方法，集成电路设计方法包含下列步骤。自集成电路设计档中，获取包含多个正反器及多个频率单元的频率树结构；以正反器为出发点，判断频率树结构中的各频率单元所位于的分支相对正反器的分支阶层数；计算每两个正反器间最接近彼此的共同分支的分支阶层数，作为共同分支阶层数；自集成电路设计档中，获取正反器的扫描链结构；根据扫描链结构判断每两个正反器间的布线距离以及频率差异；根据每两个正反器间的共同分支阶层数、布线距离以及频率差异，计算每两个正反器间的成本；根据扫描链结构判断正反器中的起点以及终点，进一步根据每两个正反器间的成本，计算正反器由起点至终点具有最小成本的路径；以及根据路径更新集成电路设计档的扫描链结构的串接顺序。

本发明的集成电路设计方法与其非瞬时计算机可读介质可依据频率树中的频率单元架构相对的正反器的影响、正反器间的布线距离以及正反器间的频率差异产生每两个正反器间的成本，并决定在所有正反器间产生最小成本的路径，对正反器进行更有效率的顺序排列，达到降低使时序收敛的面积成本以及降低收敛时间的功效。

附图说明

为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式的说明如下：

图1为本发明一实施例中，一种集成电路设计装置的方块图；

图2为本发明一实施例中，一种集成电路设计方法的流程图；

图3为本发明一实施例中，一种包含多个正反器及多个频率单元的频率树结构的示意图；

图4为本发明一实施例中，一种包含正反器的扫描链结构的示意图；

图5为本发明一实施例中，由正反器形成的图论模型的示意图；以及

图6为本发明一实施例中，一种更新后的扫描链结构的示意图。

具体实施方式

请参照图1。图1为本发明一实施例中，一种集成电路设计装置1的方块图。集成电路设计装置1包含：内存100、处理器102、网络单元104、储存单元106及输入输出单元108。上述的组件可通过例如，但不限于总线110与彼此进行通信。

内存100为可用以储存数据的任何储存装置，可为例如，但不限于随机存取内存(random access memory；RAM)、只读存储器(read only memory；ROM)、闪存、硬盘或其他可用以储存数据的储存装置。内存100配置以至少储存多个计算机可读取指令101及集成电路设计档103。于一实施例中，内存100亦可用以储存处理器102进行运算时产生的暂存数据。

处理器102电性耦接于内存100，配置以自内存100存取计算机可读取指令101，以控制集成电路设计装置1中的组件执行集成电路设计装置1的功能。

其中，网络单元104配置以在处理器102的控制下进行网络的存取。储存单元106可为例如，但不限于磁盘或光盘，以在处理器102的控制下储存数据或是指令。输入输出单元108为可由用户操作以与处理器102通信，进行数据的输入与输出。

请参照图2。图2为本发明一实施例中，一种集成电路设计方法200的流程图。集成电路设计方法200可应用于图1所示的集成电路设计装置1中。更详细地说，集成电路设计装置1可由处理器102获取内存100的计算机可读取指令101后，执行集成电路设计方法200。

集成电路设计方法200包含下列步骤(应了解到，在本实施方式中所提及的步骤，除特别叙明其顺序者外，均可依实际需要调整其前后顺序，甚至可同时或部分同时执行)。

于步骤201，从集成电路设计档103中，获取包含多个正反器及多个频率单元的频率树结构。

于一实施例中，集成电路设计档103可储存于例如，但不限于内存100中，并由处理器102获取。集成电路设计档包含多个不同的电路组件的设计数据。其中，此些电路组件中，可包含用以形成一个扫描链(scan chain)的正反器及频率单元。

请参照图3。图3为本发明一实施例中，一种包含多个正反器FF1-FF9及多个频率单元C1-C13的频率树结构300的示意图。

如图3所示，频率树结构300包含由频率单元C1所形成的一个根节点(root)，自频率单元C1分支出并包含频率单元C2-C13的多个分支节点，以及由正反器FF1-FF9形成的多个叶节点(leaf)。其中，作为根节点的频率单元C1是频率信号的源头，以将频率信号传送出去，经由作为分支节点的频率单元C2-C13传递至作为叶节点的正反器FF1-FF9，以尽可能使正反器FF1-FF9间的延迟以及频率差异降低。

需注意的是，图3所示的频率树结构300所包含的正反器以及频率单元的结构与数目仅为一范例。于其他实施例中，可依集成电路的实际需求而有所不同。

针对频率树结构300，可以从作为叶节点的正反器FF1-FF9为出发点，判断频率树结构300中的各频率单元C1-C13所位于的分支相对正反器FF1-FF9的分支阶层数。

于一实施例中，距离正反器FF1-FF9最近的频率单元，例如频率单元C11、C5、C9、C12及C13为第一阶层(标示为L1)。第二接近的频率单元，例如频率单元C8、C6及C10为第二阶层(标示为L2)。第三接近的频率单元，例如频率单元C4及C7为第三阶层(标示为L3)。

往下一阶层的分支中，距离正反器最近的频率单元，例如频率单元C2及C3为第四阶层(标示为L4)。接着，在下一阶层的分支中，仅剩作为根节点的频率单元C1，其为第五阶层(标示为L5)。

于步骤202，计算每两个正反器FF1-FF9间最接近彼此的共同分支的分支阶层数，作为共同分支阶层数。

请参照表1。表1为本发明一实施例中，每两个正反器FF1-FF9间的共同分支阶层数。

表1

	FF1	FF2	FF3	FF4	FF5	FF6	FF7	FF8	FF9
										FF1
FF2	5
										FF3	5	4
FF4	1	5	5
										FF5	1	5	5	1
FF6	4	5	5	4	4
										FF7	4	5	5	4	4	4
FF8	5	1	4	5	5	5	5
										FF9	5	1	4	5	5	5	5	1

以正反器FF1及FF2为例，其最接近彼此的共同分支，是频率单元C1所在的分支。于一实施例中，如表1所示，可使用在此分支中最接近正反器FF1及FF2的频率单元的阶层数作为共同分支阶层数。由于频率单元C1是第五阶层，因此共同分支阶层数是设置为5。

以正反器FF1及FF4为例，其最接近彼此的共同分支，是频率单元C4、C8及C11所在的分支。当如表1所示，使用在此分支中最接近正反器FF1及FF4的频率单元，即频率单元C11的阶层数作为共同分支阶层数时，共同分支阶层数是设置为1。

另一方面，再以正反器FF1及FF7为例，其最接近彼此的共同分支，是频率单元C2所在的分支。当如表1所示，使用在此分支中最接近正反器FF1及FF7的频率单元，即频率单元C2的阶层数作为共同分支阶层数时，共同分支阶层数是设置为4。

因此，根据上面的方式，步骤202可计算出表1所示的每两个正反器FF1-FF9间的共同分支阶层数。

需注意的是，于另一实施例中，亦可将无分支的频率单元阶层化简，采用更少的阶层系统去定义共同分支阶层数。以正反器FF1及FF2为例，频率单元C4、C8与C11可以简化为一阶层，频率单元C7、C10与C12可简化为一阶层，此时，最接近正反器FF1及FF2的频率单元C1所在的分支是第三阶层的分支，因此共同分支阶层数亦可选择性地设置为3。本发明并不为此所限。

于步骤203，自集成电路设计档103中，获取正反器FF1-FF9及频率单元C1-C13的扫描链(scan chain)结构。

请参照图4。图4为本发明一实施例中，一种包含正反器FF1-FF9的扫描链结构400的示意图。

如图4所示，正反器FF1-FF9是依照正反器FF1、正反器FF2、…、正反器FF8至正反器FF9的顺序排列。因此，正反器FF1为起点，正反器FF9为终点。其中，于本实施例中，正反器FF5及正反器FF6间的顺序为固定而不可重新排序，并在图4中以虚线绘示两者之间的连接关系。

于步骤204，根据扫描链结构400判断每两个正反器FF1-FF9间的布线距离以及频率差异。

于一实施例中，由于布线仅能以相互垂直的第一方向及第二方向排列，因此每两个正反器FF1-FF9间的布线距离为曼哈顿距离。而频率差异则可能因任两个正反器间的距离长度、耦合效应等而有所不同。

于步骤205，根据每两个正反器FF1-FF9间的共同分支阶层数、布线距离以及频率差异，计算每两个正反器FF1-FF9间的成本。

于一实施例中，用以计算成本的成本函式(cost function)是由上述共同分支阶层数、布线距离以及频率差异等三个参数相加，并以总和作为成本。

于另一实施例中，可设定多个权重，分别对应于共同分支阶层数、布线距离以及频率差异，以对每两个正反器FF1-FF9间的共同分支阶层数、布线距离以及频率差异计算加权总和，以计算每两个正反器FF1-FF9间的成本。

因此，当正反器FFi-FFj的成本为COST(i，j)，共同分支阶层数为C(i，j)，布线距离为D(i，j)，频率差异为S(i，j)，且对应共同分支阶层数、布线距离以及频率差异的权重分别为W1、W2及W3时，成本函式将可以下式表示：

COST(i，j)＝W1×C(i，j)+W2×D(i，j)+W3×S(i，j)

于步骤206，根据扫描链结构400，使顺序固定的两个正反器相对其他正反器的成本为无限大。

于前述的实施例中，由于正反器FF5以及正反器FF6间的顺序是固定的，因此正反器FF5以及正反器FF6分别相对正反器FF1-FF4以及FF7-FF9的成本，都是设定为无限大。

于步骤207，根据扫描链结构400判断正反器FF1-FF9中的起点以及终点，进一步根据每两个正反器FF1-FF9间的成本，计算正反器FF1-FF9由起点至终点具有最小成本的路径。

请参照图5。图5为本发明一实施例中，由正反器FF1-FF9形成的图论模型500的示意图。

于一实施例中，各个正反器FF1-FF9是设置为图论模型500上的其中一个节点，每两个正反器FF1-FF9间的成本则设置为每两个节点间的边线。接着，根据图论模型500，将可计算出正反器FF1-FF9由起点至终点，例如从正反器FF1至正反器FF9，在图论模型上具有最小成本的路径。

于一实施例中，最小成本的路径是依据例如，但不限于旅行推销员问题(travelling salesman problem；TSP)算法进行计算。

于步骤208，根据路径更新集成电路设计档103的扫描链结构的串接顺序。

请参照图6。图6为本发明一实施例中，一种更新后的扫描链结构600的示意图。在一实施例中，当图5的图论模型500所计算出的最小成本是以粗黑线绘示的路径时，将排列为如图6所示的扫描链结构600，以正反器FF1、正反器FF4、正反器FF5、正反器FF6、正反器FF7、正反器FF3、正反器FF2、正反器FF8及正反器FF9的顺序排列。

进一步地，集成电路可根据更新的集成电路设计档103进行制造。

于一实施例中，集成电路的制造，可由相关的制造设备，根据集成电路设计档103进行。于一实施例中，根据集成电路设计档103所制造的集成电路，将包含以图6所示形式排列的正反器FF1-FF9。

因此，本发明的集成电路设计方法与其非瞬时计算机可读介质可依据频率树中的频率单元架构相对的正反器的影响、正反器间的布线距离以及正反器间的频率差异产生每两个正反器间的成本，并决定在所有正反器间产生最小成本的路径，对正反器进行更有效率的顺序排列，达到降低使时序收敛的面积成本以及降低收敛时间的功效。

虽然上文实施方式中公开了本发明的具体实施例，然其并非用以限定本发明，本发明所属技术领域中具有通常知识者，在不悖离本发明的原理与精神的情形下，当可对其进行各种更动与修饰，因此本发明的保护范围当以附随申请专利范围所界定者为准。

【符号说明】

1：集成电路设计装置

101：计算机可读取指令

103：集成电路设计档

106：储存单元

110：总线

201-208：步骤

400：扫描链结构

600：扫描链结构

FF1-FF9：正反器

L2：第二阶层

L4：第四阶层100：内存

102：处理器

104：网络单元

108：输入输出单元

200：集成电路设计方法

300：频率树结构

500：图论模型

C1-C13：频率单元

L1：第一阶层

L3：第三阶层

L5：第五阶层。

Claims (10)

1.一种集成电路设计方法，包含：

自一集成电路设计档中，获取包含多个正反器及多个频率单元的一频率树结构；

以该多个正反器为出发点，判断该频率树结构中的各该频率单元所位于的一分支相对该多个正反器的一分支阶层数；

计算每两个该多个正反器间最接近彼此的一共同分支的该分支阶层数，作为一共同分支阶层数；

自该集成电路设计档中，获取该多个正反器的一扫描链结构；

根据该扫描链结构判断每两个该多个正反器间的一布线距离以及一频率差异；

根据每两个该多个正反器间的该共同分支阶层数、该布线距离以及该频率差异，计算每两个该多个正反器间的一成本；

根据该扫描链结构判断该多个正反器中的一起点以及一终点，进一步根据每两个该多个正反器间的该成本，计算该多个正反器由该起点至该终点具有一最小成本的一路径；以及

根据该路径更新该集成电路设计档的该扫描链结构的一串接顺序。

2.根据权利要求1所述的集成电路设计方法，其中计算该多个正反器具有该最小成本的该路径的步骤还包含：

使各该多个正反器设置为一图论模型上的多个节点其中之一，将每两个该多个正反器间的该成本设置为每两个该节点间的一边线；以及

计算该多个正反器由该起点至该终点，在该图论模型上具有该最小成本的该路径。

3.根据权利要求2所述的集成电路设计方法，其中该最小成本的该路径是依据一旅行推销员问题算法进行计算。

4.根据权利要求1所述的集成电路设计方法，还包含：

根据该扫描链结构判断两个顺序固定的该多个正反器；以及

使该两个顺序固定的多个正反器相对其他该多个正反器的该成本为无限大。

5.根据权利要求1所述的集成电路设计方法，其中每两个该多个正反器间的该布线距离为一曼哈顿距离。

6.根据权利要求1所述的集成电路设计方法，还包含：

设定多个权重，分别对应于该共同分支阶层数、该布线距离以及该频率差异；以及

对每两个该多个正反器间的该共同分支阶层数、该布线距离以及该频率差异计算一加权总和，以计算每两个该多个正反器间的该成本。

7.一种非瞬时计算机可读介质，包含多个计算机可读取指令，其中当该计算机可读取指令由一计算机系统的一处理器执行时，使该处理器执行一集成电路设计方法，该集成电路设计方法包含下列步骤：

自一集成电路设计档中，获取包含多个正反器及多个频率单元的一频率树结构；

以该多个正反器为出发点，判断该频率树结构中的各该频率单元所位于的一分支相对该多个正反器的一分支阶层数；

计算每两个该多个正反器间最接近彼此的一共同分支的该分支阶层数，作为一共同分支阶层数；

自该集成电路设计档中，获取该多个正反器的一扫描链结构；

根据该扫描链结构判断每两个该多个正反器间的一布线距离以及一频率差异；

根据每两个该多个正反器间的该共同分支阶层数、该布线距离以及该频率差异，计算每两个该多个正反器间的一成本；

根据该扫描链结构判断该多个正反器中的一起点以及一终点，进一步根据每两个该多个正反器间的该成本，计算该多个正反器由该起点至该终点具有一最小成本的一路径；以及

根据该路径更新该集成电路设计档的该扫描链结构的一串接顺序。

8.根据权利要求7所述的非瞬时计算机可读介质，其中计算该多个正反器具有该最小成本的该路径的步骤还包含：

使各该多个正反器设置为一图论模型上的多个节点其中之一，将每两个该多个正反器间的该成本设置为每两个该节点间的一边线；以及

计算该多个正反器由该起点至该终点，在该图论模型上具有该最小成本的该路径。

9.根据权利要求7所述的非瞬时计算机可读介质，其中该集成电路设计方法还包含：

根据该扫描链结构判断两个顺序固定的该多个正反器；以及

使该两个顺序固定的多个正反器的该成本为无限大。

10.根据权利要求7所述的非瞬时计算机可读介质，其中该集成电路设计方法还包含：

设定多个权重，分别对应于该共同分支阶层数、该布线距离以及该频率差异；以及

对每两个该多个正反器间的该共同分支阶层数、该布线距离以及该频率差异计算一加权总和，以计算每两个该多个正反器间的该成本。

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