CN107862154A - 一种时序调整方法 - Google Patents
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Abstract
本发明公开了一种时序调整方法,设计集成电路设计技术领域。该方法包括以下步骤:S1、将待处理的违例文件配置于软件操作系统终端内;S2、执行第一脚本,搜索配置于软件操作系统终端内的违例文件的待调整路径,产生第一违例文件;S3、执行第二脚本,调用第一违例文件进行格式调整,并产生第一替换文件;S4、执行第四脚本,调用第一替换文件执行替换操作,以输出替换后的时序信息文件报告;S5、执行第五脚本,比较第一违例文件与替换后的时序信息文件报告,判断违例路径是否存在,若存在,则返回步骤S2;若不存在,则输出替换后的时序信息文件报告并结束。本发明通过对违例文件进行调整,以改变数据传输路径的时延、满足时序收敛。
Description
技术领域
本发明涉及集成电路设计技术领域,特别是涉及一种时序调整方法。
背景技术
对数字后端而言,对时序的调整即是满足时序路径上寄存器的建立时间和保持时间,如图1所示:定义路径a为时钟到DFF1和DFF2的公共时钟路径,命名为Tc;定义路径b为时钟到DFF1的时钟路径, 命名为T1;定义路径c为时钟到DFF2的时钟路径,命名为T2;定义路径d为DFF1到DFF2的数据传输路径,命名为Td。定义DFF建立时间为Ts,DFF保持时间为Th。定义DFF的ck端到Q的延时为Tq。定义一个时钟周期时间为T。
对建立时间而言,需满足T-(T1-T2)-(Ts+Tq+Td)>0。即在调整时序时,需减小Td的延时或加大T2的延时或减小T1的延时。对保持时间而言,需满足(T1-T2)+(Tq+Td-Th)>0。即在调整时序时,需加大Td的延时或减小T2的延时或增大T1的延时。
目前,现有的数字后端流程中,EDA(Electronics Design Automation,电子设计自动化)工具自动调整时序后,如果前期对芯片的时钟树做得不好、或对芯片的面积预估不够等因素,会造成后期EDA工具对时序收敛更难把控,导致剩余时序不能满足设计要求。
发明内容
本发明的主要目的在于提供一种时序调整方法,旨在改变数据传输路径的时延、满足时序收敛。
为实现上述目的,本发明提供一种时序调整方法,包括以下步骤:
S1、将待处理的违例文件配置于软件操作系统终端内;
S2、执行第一脚本,搜索配置于所述软件操作系统终端内的违例文件的待调整路径,产生第一违例文件;
S3、执行第二脚本,调用所述第一违例文件进行格式调整,并产生第二违例文件;执行第三脚本,根据所述第二违例文件进行格式调整并产生第一替换文件;
S4、执行第四脚本,调用所述第一替换文件执行替换操作,以输出替换后的时序信息文件报告;
S5、执行第五脚本,比较所述第一违例文件与所述替换后的时序信息文件报告,判断违例路径是否存在,若存在,则返回步骤S2;若不存在,则输出替换后的时序信息文件报告并结束。
优选地,所述第一违例文件为待调整的违例路径及其参数。
优选地,所述第二违例文件为每一条违例路径中所需替换的逻辑单元及其对应的连线网络。
优选地,所述步骤执行第三脚本,根据所述第二违例文件进行格式调整并产生第一替换文件还包括:
所述第三脚本对所述第二违例文件进行调整,以得到所述软件操作系统终端能识别的文件格式的第一替换文件。
优选地,所述第一替换文件包括对违例路径、相关逻辑单元以及其对应的连线网络的替换方法。
优选地,所述步骤S4还包括:所述软件操作系统终端调用所述第一替换文件,对违例路径、相关逻辑单元及其对应的连线网络按照所述第一替换文件内容进行替换。
优选地,所述步骤S4还包括:对替换后的逻辑单元及其连线网络进行绕线、布局,并输出替换后的时序信息文件报告。
优选地,所述步骤S5还包括:执行第一脚本,调用并搜索所述替换后的时序信息文件报告中的待调整路径,产生第三违例文件;
执行第五脚本,比较所述第一违例文件与所述第三违例文件,判断违例路径是否存在,若存在,则返回步骤S2;若不存在,则输出替换后的时序信息文件报告并结束。
本发明在数字后端流程中,通过对寄存器到寄存器的数据传输路径进行调整,对违例文件中不同的违例路径、不同的逻辑单元进行逐渐调整,将违例路径中相关逻辑单元替换为延时不同的相同类型的逻辑单元,并保证逻辑不变,以改变数据传输路径的时延、满足时序收敛。
附图说明
图1为现有技术中寄存器到寄存器模型的原理示意图;
图2为本发明的流程示意图。
本发明目的的实现、功能特点及优点将结合实施例,参照附图做进一步说明。
具体实施方式
应当理解,此处所描述的具体实施例仅仅用以解释本发明,并不用于限定本发明。
下面结合附图对本发明进一步说明。
一种时序调整方法,如图2所示,包括以下步骤:
S1、将待处理的违例文件配置于软件操作系统终端内。
在具体实施例中,该软件操作系统可以为EDA(Electronic Design Automatic,电子设计自动化)设计工具,是本技术领域内常用的芯片设计辅助类软件、可编程芯片辅助设计类软件、系统设计辅助类软件。使用者需要在方法实施的预设目录下配置好违例路径的报告文件。
S2、执行第一脚本,搜索配置于所述软件操作系统终端内的违例文件的待调整路径,产生第一违例文件。
具体地,第一违例文件为待调整的违例路径及其参数。第一违例文件是在配置好的违例路径的报告文件中搜索、整理,并得出的整理好的时序文件信息。
S3、执行第二脚本,调用所述第一违例文件进行格式调整,并产生第二违例文件;执行第三脚本,根据所述第二违例文件进行格式调整并产生第一替换文件。
在具体实施例中,第二脚本以第一违例文件为输入文件,对第一违例文件进行格式调整,以得到违例路径报告文件中每一条违例路径所需替换的逻辑单元及其对应的连线网络。具体地,第二违例文件为每一条违例路径中所需替换的逻辑单元及其对应的连线网络。
在具体实施例中,执行第三脚本,根据所述第二违例文件进行格式调整并产生第一替换文件还包括:所述第三脚本对所述第二违例文件进行调整,以得到所述软件操作系统终端能识别的文件格式的第一替换文件。具体地,第三脚本用于将第二位文件内容进行格式调整,以得到EDA工具能识别并执行的格式语言。
具体地,第一替换文件的内容包括对违例路径、相关逻辑单元以及其对应的连线网络的替换方法。
S4、执行第四脚本,调用所述第一替换文件执行替换操作,以输出替换后的时序信息文件报告。
在具体实施例中,第一替换文件的内容包括对违例路径的替换方法,第四脚本根据第一替换文件中的替换方法对违例路径、该违例路径相关的逻辑单元及其对应的连线网络进行替换,得到替换后的时序路径、相关的逻辑单元及其对应的连线网络。
在具体实施例中,步骤S4还包括:所述软件操作系统终端调用所述第一替换文件,对违例路径、相关逻辑单元及其对应的连线网络按照所述第一替换文件内容进行替换。对替换后的逻辑单元及其连线网络进行绕线、布局,并输出替换后的时序信息文件报告。
具体地,在EDA工具调用第一替换文件进行替换后,再依次执行重新绕线以及重新布局的操作,以满足芯片的设计要求。具体的,绕线以及布局操作可根据不同的芯片设计需求进行。
S5、执行第五脚本,比较所述第一违例文件与所述替换后的时序信息文件报告,判断违例路径是否存在,若存在,则返回步骤S2。
S6、若不存在,则输出替换后的时序信息文件报告并结束。
优选地,所述步骤S5、S6还包括:执行第一脚本,调用并搜索所述替换后的时序信息文件报告中的待调整路径,产生第三违例文件;
执行第五脚本,比较所述第一违例文件与所述第三违例文件,判断违例路径是否存在,若存在,则返回步骤S2;若不存在,则输出替换后的时序信息文件报告并结束。
在具体实施例中,比较第一违例文件和第三违例文件,查看违例路径是否依然存在,若已消除违例现象,则退出EDA工具环境。若未消除违例现象,则可查看第三违例文件的内容,根据具体芯片设计要求判断是否需要继续调整。
在人为干预时序的阶段,为了满足建立时间和保持时间,需要对不同路径逻辑单元进行调整,由于工艺的不同,相同逻辑单元具有不同的延时类型。对逻辑单元的调整即为换成延时不同的同一类型的逻辑单元,同时保证逻辑不变。本发明通过调整替换逻辑单元类型,即在Td路径上调整延时大小,减少时序违例路径。
应当理解的是,以上仅为本发明的优选实施例,不能因此限制本发明的专利范围,凡是利用本发明说明书及附图内容所作的等效结构或等效流程变 换,或直接或间接运用在其他相关的技术领域,均同理包括在本发明的专利保护范围内。
Claims (8)
1.一种时序调整方法,其特征在于,包括以下步骤:
S1、将待处理的违例文件配置于软件操作系统终端内;
S2、执行第一脚本,搜索配置于所述软件操作系统终端内的违例文件的待调整路径,产生第一违例文件;
S3、执行第二脚本,调用所述第一违例文件进行格式调整,并产生第二违例文件;执行第三脚本,根据所述第二违例文件进行格式调整并产生第一替换文件;
S4、执行第四脚本,调用所述第一替换文件执行替换操作,以输出替换后的时序信息文件报告;
S5、执行第五脚本,比较所述第一违例文件与所述替换后的时序信息文件报告,判断违例路径是否存在,若存在,则返回步骤S2;若不存在,则输出替换后的时序信息文件报告并结束。
2.根据权利要求1所述的时序调整方法,其特征在于,所述第一违例文件为待调整的违例路径及其参数。
3.根据权利要求1所述的时序调整方法,其特征在于,所述第二违例文件为每一条违例路径中所需替换的逻辑单元及其对应的连线网络。
4.根据权利要求1所述的时序调整方法,其特征在于,所述步骤执行第三脚本,根据所述第二违例文件进行格式调整并产生第一替换文件还包括:
所述第三脚本对所述第二违例文件进行调整,以得到所述软件操作系统终端能识别的文件格式的第一替换文件。
5.根据权利要求4所述的时序调整方法,其特征在于,所述第一替换文件包括对违例路径、相关逻辑单元以及其对应的连线网络的替换方法。
6.根据权利要求1所述的时序调整方法,其特征在于,所述步骤S4还包括:所述软件操作系统终端调用所述第一替换文件,对违例路径、相关逻辑单元及其对应的连线网络按照所述第一替换文件内容进行替换。
7.根据权利要求6所述的时序调整方法,其特征在于,所述步骤S4还包括:
对替换后的逻辑单元及其连线网络进行绕线、布局,并输出替换后的时序信息文件报告。
8.根据权利要求7所述的时序调整方法,其特征在于,所述步骤S5还包括:执行第一脚本,调用并搜索所述替换后的时序信息文件报告中的待调整路径,产生第三违例文件;
执行第五脚本,比较所述第一违例文件与所述第三违例文件,判断违例路径是否存在,若存在,则返回步骤S2;若不存在,则输出替换后的时序信息文件报告并结束。
Priority Applications (1)
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Applications Claiming Priority (1)
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Family
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Country Status (1)
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