KR102039901B1 - 시험 장치 및 시험 방법 - Google Patents
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Abstract
시험 장치는 전송 인터페이스, 시험기, 제 1 소켓군 및 제 2 소켓군을 포함한다. 상기 제 1 소켓군은 직렬로 연결된 복수의 피시험 장치들을 포함하고, 상기 제 2 소켓군은 직렬로 연결된 복수의 피시험 장치들을 포함한다. 상기 시험기는 상기 소켓군에 전송 인터페이스를 통해 전기적으로 접속된다. 상기 전송 인터페이스는 2중 주파수 시험 신호를 생성하도록 제 1 시험 신호와 제 2 시험 신호를 머징하도록 설정된다. 상기 2중 주파수 시험 신호 및 복수의 제어 신호들은 동일한 피시험 장치의 쌍의 피시험 장치들에 대해 시험 절차가 동시에 행해지고, 피시험 장치의 쌍에 대해서는 순차적으로 시험 절차가 행해지도록, 제 1 소켓군 및 제 2 소켓군의 피시험 장치들에 제공된다.
Description
본 발명은 일반적으로 시험 장치 및 시험 방법에 관한 것이다. 보다 구체적으로, 본 발명은 시험 절차의 시험 효율성 및 스루풋을 개선시킬 수 있는 시험 장치 및 시험 방법에 관한 것이다.
IC 제작, 웨이퍼 인수 시험(WAT, wafer acceptance test), 칩 프로빙(CP, chip probing) 및 패키지 어셈블리 후에, 메모리 장치의 전기 기능에 대한 최종 시험(FT)을 행하기 위해서는 적당한 시험기가 채용되어야만 한다. 일반적으로, 시험기에 의해 제공되는 최고 시험 주파수는 고정된다. 그러나, 메모리 장치의 동작 주파수는 계속적으로 증가하여, 기존의 시험기로는 차세대의 고주파수 메모리 장치를 시험할 수 없다. 종래의 주파수 체배(frequency multiplication) 방법은 회로 기판 인터페이스 또는 소위 디바이스 스페시픽 어댑터(DSA, Device Specific Adapter)를 변경하는 것이 제안된다. 그러한 것으로, 주파수 체배 목적을 달성하기 위해서 시험기의 2개의 입력/출력(I/O) 단자가 회로 기판 인터페이스의 하나의 핀에 접속된다. 그러나, 시험 효율성 및 스루풋은 크게 저하될 수 있다. 더욱이, 단일의 고주파 시험 신호를 주파수 체배를 거친 시험 신호와 비교했을 때, 시험 정확도가 크게 저하되고, 또한 잠재적 오류가 발견된다.
그러므로, 시험 주파수가 높고 스루풋이 높음으로써, 시험 절차의 시험 효율성을 개선시키는 시험 장치 및 시험 방법이 필요로 되고 있다.
따라서, 본 발명은 시험 절차의 시험 효율성 및 시험 스루풋을 개선시킬 수 있는 시험 장치 및 시험 방법에 대한 것이다.
본 발명은 시험기, 전송 인터페이스, 제 1 소켓군 및 제 2 소켓군을 포함하는 시험 장치를 제공한다. 시험기는 제 1 입력/출력(I/O) 단자 및 제 2 I/O 단자를 갖고, 여기서 제 1 I/O 단자는 제 1 시험 신호를 공급하도록 설정되고, 제 2 I/O 단자는 제 2 시험 신호를 공급하도록 설정된다. 전송 인터페이스는 시험기에 연결되고, 2중 주파수 시험 신호를 생성하도록 시험기로부터 수신된 제 1 시험 신호와 제 2 시험 신호를 머지(merge)하도록 설정된다. 제 1 소켓군은 직렬로 연결된 복수의 제 1 피시험 장치들을 갖고, 2중 주파수 시험 신호를 수신하도록 전송 인터페이스에 연결된다. 제 2 소켓군은 복수의 직렬로 연결된 복수의 제 2 피시험 장치들을 갖고, 2중 주파수 시험 신호를 수신하도록 전송 인터페이스에 연결된다.
본 발명의 일 실시형태에 있어서, 제 1 피시험 장치들은 제 2 피시험 장치들에 각각 대응하고, 제 1 피시험 장치들 및 대응하는 제 2 피시험 장치들은 각각 복수의 피시험 장치의 쌍들을 형성하고, 여기서 동일한 피시험 장치의 쌍의 제 1 피시험 장치 및 제 2 피시험 장치는 2중 주파수 시험 신호를 동시에 수신한다.
본 발명은 제 1 I/O 단자로부터 제 1 시험 신호를 수신하고, 제 2 I/O 단자로부터 제 2 시험 신호를 수신하는 단계; 2중 주파수 시험 신호를 생성하도록 제 1 시험 신호와 제 2 시험 신호를 머지하는 단계; 제 1 소켓군에 직렬로 접속되는 복수의 제 1 피시험 장치들을 그룹화하고, 제 2 소켓군에 직렬로 접속되는 복수의 제 2 피시험 장치들을 그룹화하는 단계; 및 2중 주파수 시험 신호 및 복수의 제어 신호들이 제 1 소켓군 및 제 2 소켓군을 통해 피시험 장치들에 공급되는 제 1 시험 절차를 행하는 단계를 포함하는 시험 방법을 제공한다.
상술한 설명에 의거하면, 시험 절차를 행하기 위해서, 시험 신호들을 2중 주파수 시험 신호에 머지하고, 이 2중 주파수 시험 신호를 이용함으로써, 시험기는 시험 장치들을 고주파수에서 시험할 수 있다. 또한, 제 1 소켓군 및 제 2 소켓군에 있어서 피시험 장치를 직렬 연결하여 피시험 장치의 쌍들을 형성함으로써, 시험기는 복수의 피시험 장치들에 대해 고주파수로 병렬 시험을 행할 수 있으므로, 시험 절차의 효율성 및 시험 스루풋을 향상시킬 수 있다.
첨부하는 도면은 본 발명의 이해를 더욱 제공하기 위해 포함되며, 본 명세서의 일부에 포함되고 또한 본 명세서의 일부를 구성한다. 도면은 본 발명의 실시형태를 예시하고, 설명과 함께 본 발명의 원리를 설명하는 것이다.
도 1은 본 발명의 일 실시형태에 따른 시험 장치의 블럭 다이어그램이다.
도 2는 본 발명의 다른 실시형태의 시험 장치의 블럭 다이어그램이다.
도 3a∼3d는 본 발명의 실시형태들에 따른 제 1 시험 절차 시의 제 1 시험 신호, 제 2 신호 및 2중 주파수 시험 신호의 예의 타이밍 다이어그램이다.
도 3e는 본 발명의 일 실시형태에 따른 제 2 시험 절차 시의 상이한 I/O 단자들에서 검출된 동일한 피드백 신호들의 타이밍 다이어그램이다.
도 4는 본 발명의 일 실시형태에 따른 시험 방법의 블럭 다이어그램이다.
도 1은 본 발명의 일 실시형태에 따른 시험 장치의 블럭 다이어그램이다.
도 2는 본 발명의 다른 실시형태의 시험 장치의 블럭 다이어그램이다.
도 3a∼3d는 본 발명의 실시형태들에 따른 제 1 시험 절차 시의 제 1 시험 신호, 제 2 신호 및 2중 주파수 시험 신호의 예의 타이밍 다이어그램이다.
도 3e는 본 발명의 일 실시형태에 따른 제 2 시험 절차 시의 상이한 I/O 단자들에서 검출된 동일한 피드백 신호들의 타이밍 다이어그램이다.
도 4는 본 발명의 일 실시형태에 따른 시험 방법의 블럭 다이어그램이다.
첨부된 도면을 참조하여, 이하에 본 발명에 대해서 하기 실시형태(들)에 의해 설명한다. 그 점에서, 첨부된 도면은 본 발명에 있어서의 구성요소와 어셈블리 간의 관계를 설명함으로써 본 발명의 구조체 또는 방법을 단지 설명하기 위해서 예시 목적으로 간략화된 것이다. 그러므로, 도면에 나타낸 구성요소는 실제 개수, 실제 형상, 실제 치수로 표시되는 것이 아니고, 또한 실제 비율로 표시되는 것도 아니다. 일부의 치수 또는 치수 비율은 설명을 보다 우수한 설명을 제공하기 위해서 확대 또는 간략화되었다. 실제 개수, 실제 형상 또는 실제 치수 비율은 선택적으로 설계 및 배치될 수 있고, 세부 구성요소의 레이아웃은 더욱 복잡해질 수도 있다.
도 1을 참조하면, 시험 장치(100)는 시험기(120), 및 전송 인터페이스(110) 및 소켓 회로(130)를 포함하는 소켓 보드(SB)를 포함한다. 전송 인터페이스(110)는 하이픽스(Hi-Fix) 소켓 보드에 포함될 수 있고, 시험기(120)와 소켓 회로(130) 사이에 접속된다.
시험기(120)는 제 1 I/O 단자(IO1) 및 제 2 I/O 단자(IO2)를 포함한다. 제 1 I/O 단자(IO1)는 제 1 시험 신호를 전송 인터페이스(110)에 공급하도록 설정되고; 제 2 I/O 단자(IO2)는 제 2 시험 신호를 전송 인터페이스(110)에 공급하도록 설정된다. 제 1 시험 신호의 주파수와 제 2 시험 신호의 주파수는 같아도 좋고 또는 달라도 좋다. 일 실시형태에 있어서, 제 1 시험 신호와 제 2 시험 신호는 동일한 주파수를 갖지만, 시험기(120)에 의해 송신되었을 때에는 시간차를 갖는다. 본 발명은 시험기(120)의 I/O 단자들의 수를 임의의 특정한 수에 한정하지 않는다는 것에 유의해야 한다.
전송 인터페이스(110)는 신호 교차점(111), 제 1 버스(112), 제 2 버스(113), 제 3 버스(114) 및 제 4 버스(115)를 포함한다. 제 1 I/O 단자(IO1)는 제 1 시험 신호가 제 1 버스(112)를 통해 제 1 I/O 단자(IO1)로부터 신호 교차점(111)으로 송신되도록, 제 1 버스(112)를 통해 신호 교차점(111)에 연결된다. 제 2 I/O 단자(IO2)는 제 2 시험 신호가 제 2 버스(113)를 통해 제 2 I/O 단자(IO2)로부터 신호 교차점(111)으로 송신되도록, 제 2 버스(113)를 통해 신호 교차점(111)에 연결된다. 전송 인터페이스(110)가 제 1 시험 신호 및 제 2 시험 신호를 수신한 후, 신호 교자점(111)은 2중 주파수 시험 신호를 생성하도록 제 1 시험 신호와 제 2 시험 신호를 머지한다. 2중 주파수 시험 신호는 제 1 시험 신호 주파수의 2배 또는 제 2 시험 신호 주파수의 2배일 수 있다.
제 1 버스(112)의 송신 경로 및 제 2 버스(113)의 송신 경로는 신호 교차점(111)이 임의의 시간 지연 없이 제 1 시험 신호 및 제 2 시험 신호를 수신하여, 송신 시간 지연으로 인한 오류가 머지되는 것을 회피할 수 있도록, 도 1에 도시한 바와 실질적으로 동일해도 좋다.
소켓 회로(130)는, 도 1에 나타낸 바와 같이, 제 1 소켓군(131) 및 제 2 소켓군(132)을 더 포함해도 좋다. 제 1 소켓군(131) 및 제 2 소켓군(132)은 시험할 복수의 피시험 장치들을 수용하도록 구성된다. 제 1 소켓군(131) 및 제 2 소켓군(132)의 소켓들의 각각은 피시험 장치들 중 하나를 수용하도록 구성되어도 좋고, 또한 피시험 장치들의 각각은 그 안에 조립된 하나 이상의 칩들(도시하지 않음)을 포함한다.
제 1 소켓군(131)은 직렬로 연결되는 복수의 피시험 장치들(1311∼131n)을 수용하기 위한 복수의 소켓들을 포함할 수 있다. 제 2 소켓군(132)은 직렬로 연결되는 복수의 피시험 장치들(1321∼132n)을 각각 수용하기 위한 복수의 소켓들을 포함할 수 있다. 제 1 소켓군(131)의 피시험 장치들(1311∼131n)은 각각 제 2 소켓군(132)의 피시험 장치들(1321∼132n)에 대응한다. 제 1 소켓군(131)의 피시험 장치들(1311∼131n) 및 대응하는 제 2 소켓군(132)의 피시험 장치들(1321∼132n)은 각각 복수의 피시험 장치의 쌍들(133)을 형성한다. 동일한 피시험 장치의 쌍의 제 1 소켓군(131)의 피시험 장치 및 제 2 소켓군(132)의 피시험 장치는 시험 절차를 동시에 행하도록 2중 주파수 시험 신호를 동시에 수신한다.
본 출원의 일 실시형태에 있어서, 시험기(120)는 제 1 소켓군(131) 및 제 2 소켓군(132)에 복수의 제어 신호들(CS0∼CSn)을 공급한다. 동일한 제어 신호가 피시험 장치들의 시험 절차를 가능하게 하도록 동일한 쌍들의 피시험 장치들에 제공된다. 도 1에 나타낸 바와 같이, 피시험 장치의 쌍(133)의 피시험 장치(1311) 및 피시험 장치(1321)는 동일한 제어 신호(CS0)를 수신하여, 피시험 장치들(1311 및 1321)에 시험 절차를 동시에 행할 수 있다. 유추에 의해 추론되는 바와 같이, 피시험 장치들(131n 및 132n)에 시험 절차를 동시에 행할 수 있도록, 피시험 장치들(131n 및 132n)은 동일한 피시험 장치의 쌍에 속하고 동일한 제어 신호(CSn)를 수신하며, 여기서 n은 1 보다 큰 정수이다.
시험 절차를 행하도록, 2중 주파수 시험 신호 및 제어 신호들(CS0∼CSn)이 제 1 소켓군(131) 및 제 2 소켓군(132)의 복수의 피시험 장치들로 더 송신된다. 피시험 장치들은 복수의 피드백 신호들을 출력할 수 있다. 여기에서, 제 1 소켓군(131)의 피시험 장치들(1311∼131n)은 적어도 하나의 제 1 피드백 신호를 신호 교차점(111)으로 송신한다. 제 2 소켓군(132)의 피시험 장치들(1321∼132n)은 적어도 하나의 제 2 피드백 신호를 신호 교차점(111)으로 송신한다. 전송 인터페이스(110)는 복수의 동일한 피드백 신호들을 생성하도록 제 1 피드백 신호 또는 제 2 피드백 신호 중 하나를 복제한다. 동일한 피드백 신호들의 일부는 제 1 버스(112)를 통해 신호 교차점(111)으로부터 제 1 I/O 단자(IO1)로 송신되고, 동일한 피드백 신호의 다른 일부는 제 2 버스(113)를 통해 제 1 교차점(111)으로부터 제 2 I/O 단자(IO2)로 송신된다. 시험기(120)는 피시험 장치들의 시험을 완료하기 위해서 상이한 I/O 단자들(IO1 및 IO2)에서 피시험 장치들로부터 동일한 피드백 신호를 수신하고, 제 1 시험 신호들을 제 2 시험 신호들과 연관시킨다.
도 1에 나타낸 바와 같이, 제 3 버스(114)의 송신 경로 및 제 4 버스(115)의 송신 경로는 실질적으로 동일하여, 신호 교차점(11)은 제 1 시험 신호와 제 2 시험 신호의 결합 2중 주파수 시험 신호를 임의의 시간 지연 없이 송신할 수 있다. 제 1 버스(112) 및 제 2 버스(113)의 송신 경로들은 실질적으로 동일하기 때문에, I/O 단자(IO1) 및 I/O 단자(IO2)는 시험 결과에 대한 시간 지연의 영향을 회피하도록 신호 교차점(111)에 의해 송신된 동일한 피드백 신호들을 동시에 수신할 수 있다. 도 1에 있어서, 제 1 소켓군(131)은 제 1 종단 라인(termination line)(134)에 연결되고, 제 2 소켓군(132)은 제 2 종단 라인(135)에 연결된다. 종단 라인들(134 및 135)의 각각은 저항값(Rterm) 및 전압값(Vterm)을 갖는다. 전압값(Vterm)은 시험할 시험 장치들의 타입에 따라 달라질 수 있다. 예를 들면, Vterm은 피시험 장치들이 더블 데이터 레이트(DDR, double data rate) 메모리(DDR1, DDR2, DDR3) 또는 저전력 DDR(LPDDR) 메모리(LPDDR1, LPDDR2, LPDDR)일 경우에는 메모리칩(VDDQ)의 출력 버퍼에 대한 공급 전압의 절반(1/2 * VDDQ)이도록 설정될 수 있다. Vterm은 피시험 장치들이 DDR4일 경우에는 VDDQ와 동등하도록 설정될 수 있고; Vterm은 피시험 장치가 LPDDR4일 경우에는 0V와 동등하도록 설정될 수 있다.
피시험 장치의 쌍(133)에 시험 절차를 행하기 위해서, 피시험 장치의 쌍(133)의 피시험 장치들(1311 및 1321)에는 시험기(120)로부터 제어 신호(CS0) 및 전송 인터페이스로부터 2중 주파수 시험 신호가 버스들(114 및 115)을 통해 공급된다. 제어 신호(CS0)는 동일한 피시험 장치의 쌍(133)에 있어서의 피시험 장치들(1311 및 1321)이 2중 주파수 시험 신호를 이용하여 시험 절차를 동시에 행할 수 있게 한다.
시험 절차는 피시험 장치의 쌍에 대해서 순차로 행해진다. 다시 말하면, 피시험 장치들(1311 및 1321)을 포함하는 피시험 장치의 쌍에 대해 시험 절차가 완료된 후, 피시험 장치들(1312 및 1322)을 포함하는 그 다음의 피시험 장치의 쌍에 대해 시험 절차가 행해진다. 이러한 방식으로, 시험 절차가 피시험 장치의 쌍들에 대해 순차로 행해진다.
도 2를 참조하면, 시험 장치(200)는 시험기(220)와, 전송 인터페이스(210) 및 소켓 회로(230)를 포함하는 소켓 보드(SB)를 포함한다. 시험기(220) 및 전송 인터페이스(210)는 도 1의 시험기(120) 및 전송 인터페이스(110)와 유사하므로, 이들 요소의 상세한 설명은 여기에서는 생략한다. 소켓 회로(230)는 제 1 소켓군(231) 및 제 2 소켓군(232)을 포함하고, 여기서 제 1 소켓군(231)은 직렬로 연결된 복수의 피시험 장치들(2311∼231n)을 포함하고; 제 2 소켓군(232)은 직렬로 연결된 복수의 피시험 장치들(2321∼232n)을 포함한다. 제 1 소켓군(231)의 피시험 장치들(2311∼231n)과 제 2 소켓군(232)의 피시험 장치들(2321∼232n)은 복수의 피시험 장치의 쌍(233)을 형성하고, 여기서 시험 절차는 동일한 피시험 장치의 쌍의 피시험 장치들에 대해 동시에 행해지고, 또한 피시험 장치의 쌍들에 대해서는 순차로 행해진다. 제 1 소켓군(231) 및 제 2 소켓군(232)은 동일한 종단 라인(234)에 연결된다.
도 3a∼도 3d를 참조하면, 다른 실시형태에 따른 피시험 장치에 대한 시험 절차(기록 절차) 시의 제 1 시험 신호, 제 2 시험 신호 및 2중 주파수 시험 신호의 타이밍 다이어그램이 나타내어져 있다. 제 1 시험 신호 및 제 2 시험 신호는 다른 레벨(예를 들면, 고레벨 펄스들 및 저레벨 펄스들)의 복수의 펄스들을 포함할 수 있다. 2중 주파수 시험 신호의 주파수는 제 1 시험 신호의 주파수의 2배 또는 제 2 시험 신호의 주파수의 2배일 수 있다.
도 1 및 도 3a∼도 3d를 참조하면, 시험 장치(100)를 이용한 시험 방법에 대해서는 하기와 같이 설명된다. 시험기(120)는 제 1 시험 신호 및 제 2 시험 신호를 버스들(112 및 113)을 통해서 전송 인터페이스(110)에 각각 제공한다. 전송 인터페이스(110)의 신호 교차점(111)은 2중 주파수 시험 신호를 생성하도록 제 1 및 제 2 시험 신호를 머지하고, 이 2중 주파수 시험 신호를 제 1 소켓군(131) 및 제 2 소켓군(132)에 제공한다. 한편, 시험기(120)는 제어 신호들(CSO∼CSn)을 제 1 소켓군(131) 및 제 2 소켓군(132)의 피시험 장치들에 제공한다. 동일한 피시험 장치의 쌍에 있어서의 피시험 장치들은 2중 주파수 시험 신호를 동시에 수신하고; 동일한 피시험 장치의 쌍에 있어서의 피시험 장치들은 동일한 제어 신호를 동시에 수신한다. 이와 같이, 동일한 피시험 장치의 쌍의 피시험 장치들은 시험 절차를 동시에 행한다. 제어 신호들(CS0∼CSn)은 피시험 장치의 쌍들에 대해 시험 절차를 순차로 행하도록 설정된다. 예를 들면, 시험 절차를 행하기 위해서, 제어 신호들(CS0∼CSn)이 피시험 장치의 쌍들을 순차로 활성화할 수 있도록 제어 신호들(CS0∼CSn)은 서로 지연된다. 그러나, 본 발명은 이것에 한정되지 않고, 제어 신호들(CS0∼CSn)은 피시험 장치의 쌍들을 순차로 활성화하도록 다른 방식으로 사용될 수 있다.
도 3a에 있어서, 제 1 시험 신호의 각각은 고레벨 펄스 후 저레벨 펄스를 포함할 수 있다. 그러나, 본 발명은 제 1 시험 신호 및 제 2 시험 신호를 임의의 특정 파형 또는 크기 레벨로 한정하지 않는다. 제 1 시험 신호 및 제 2 시험 신호는 시험 요구조건에 따라 제공된다.
예를 들면, 도 3b에 있어서, 제 1 시험 신호는 저레벨 펄스 후 고레벨 펄스를 포함할 수 있고, 제 2 시험 신호는 고레벨 펄스 후 저레벨 펄스를 포함할 수 있다. 대안적으로, 도 3c에 있어서는 제 1 시험 신호는 2개의 저레벨 펄스들에 의해 형성된 펄스 후 3상태를 포함하고, 제 2 시험 신호는 3상태 후 다른 2개의 고레벨 펄스들에 의해 형성된 펄스를 포함할 수 있다. 도 3d에 있어서, 제 1 시험 신호는 3상태 다음에 2개의 고레벨 펄스들에 의해 형성된 펄스를 포함할 수 있고, 제 2 시험 신호는 2개의 고레벨 펄스에 의해 형성된 펄스 다음에 3상태를 포함할 수 있다. 2중 주파수 시험 신호는 제 1 시험 신호 및 제 2 시험 신호에 따라 생성되고, 여기서 2중 주파수 시험 신호의 주파수는 제 1 시험 신호의 주파수의 2배 또는 제 2 시험 신호의 주파수의 2배일 수 있다.
도 3e는 판독 절차 시의 상이한 I/O 단자들에서 검출된 피시험 장치로부터 판독된 동일한 피드백 신호들의 타이밍 다이어그램을 나타낸다. 여기에서, 도 3e에 있어서 검출된 타이밍은 상방을 가리키는 화살표로서 나타낸다. 도 3e에 나타낸 동일한 피드백 신호들의 파형은 단지 예시를 목적으로 한 것이고, 동일한 피드백 신호들의 상이한 파형도 본 발명의 범위 내에 포함되는 것임을 유의해야 한다.
도 1 및 도 3e를 참조하면, 제 1 소켓군(131)에 배열된 피시험 장치들 중 하나에 의해 송신된 제 1 피드백 신호는 제 3 버스(114)를 통해 신호 교차점(111)으로 송신된다. 전송 인터페이스(110)는 복수의 동일한 제 1 피드백 신호들을 생성하도록 제 1 피드백 신호를 복제 및 공유한다. 동일한 제 1 피드백 신호들 중 하나가 신호 교차점(111) 및 제 1 버스(112)를 통해 I/O 단자(IO1)로 송신되고, 동일한 제 1 피드백 신호들 중 다른 하나가 신호 교차점(111) 및 제 2 버스(113)를 통해 I/O 단자(IO2)로 송신된다. 시험기(120)는 상이한 I/O 단자들(IO1 및 IO2)로부터 복수의 동일한 제 1 피드백 신호들을 수신하고, 제 1 소켓군(131)에 배열된 피시험 장치들 중 하나를 시험하는 판독 절차를 완료하도록 동일한 제 1 피드백 신호들을 제 1 시험 신호들 및 제 2 시험 신호들과 연관시킨다. 제 1 소켓군(131)의 피시험 장치들 중 하나에 대한 판독 절차 시, 동기식 또는 비동기식으로 제 2 소켓군(132)에 배열된 또 다른 피시험 장치에 의해 송신된 제 2 피드백 신호가 제 4 버스(115)를 통해 신호 교차점(111)으로 송신된다. 전송 인터페이스(110)는 복수의 동일한 제 2 피드백 신호들을 생성하도록 제 2 피드백 신호를 복제하고, 여기서 동일한 제 2 피드백 신호들 중 하나는 신호 교차점(111) 및 제 1 버스(112)를 통해 I/O 단자(IO1)로 송신되고, 동일한 제 2 피드백 신호들 중 다른 하나는 신호 교차점(111) 및 제 2 버스(113)를 통해 I/O 단자(IO2)로 송신된다. 시험기(120)는 복수의 동일한 제 2 피드백 신호들을 상이한 I/O 단자들로부터 수신할 수 있고, 제 2 소켓군(132)에 배열된 또 다른 피시험 장치를 시험하는 판독 절차를 완료하도록 동일한 제 2 피드백 신호들을 제 1 시험 신호 및 제 2 시험 신호와 연관시킨다.
도 4는 본 발명의 일 실시형태에 따른 시험 방법을 나타낸다. S401 단계에 있어서, 제 1 시험 신호는 제 1 I/O 단자로부터 수신되고, 제 2 시험 신호는 제 2 I/O 단자로부터 수신된다. S403 단계에 있어서, 제 1 시험 신호와 제 2 시험 신호는 2중 주파수 시험 신호를 생성하도록 머지된다. S405 단계에 있어서, 복수의 피시험 장치들은 제 1 소켓군 및 제 2 소켓군으로 그룹화되고, 여기서 제 1 소켓군은 직렬로 접속되는 복수의 제 1 피시험 장치들을 포함하고, 제 2 소켓군은 직렬로 접속되는 복수의 제 2 피시험 장치들을 포함한다. S407 단계에 있어서, 제 1 시험 절차가 행해지고, 여기서 2중 주파수 시험 신호 및 복수의 제어 신호들이 제 1 소켓군 및 제 2 소켓군을 통해 피시험 장치들에 공급된다.
본 발명의 실시형태들에 있어서, 시험 신호들은 2중 주파수 시험 신호를 생성하도록 전송 인터페이스의 신호 교차점에 의해 머지된다. 그 다음, 생성된 2중 주파수 시험 신호들 및 대응하는 피드백 신호는 고주파수 기록 및 판독을 위해 복제 및 공유된다. 그러므로, 시험기는 고주파수로 시험 절차를 동시에 행할 수 있다. 또한, 직렬로 연결된 복수의 피시험 장치들을 포함하는 제 1 소켓군 및 직렬로 연결된 복수의 피시험 장치들을 포함하는 제 2 소켓군이 있다. 제 1 소켓군의 피시험 장치들과 제 2 소켓군의 대응하는 피시험 장치들은 복수의 피시험 장치의 쌍을 형성하고, 여기서 각각의 피시험 장치의 쌍의 각각은 2중 주파수 시험 신호를 동시에 수신하고, 또한 동일한 제어 신호를 수신한다. 이러한 방식으로, 동일한 피시험 장치의 쌍의 피시험 장치에 시험 절차가 동시에 행해진다. 또한, 동일 피시험 장치의 쌍의 피시험 장치들에 대한 시험 절차가 동시에 행해지고, 또한 피시험 장치의 쌍들에 대한 시험 절차가 순차로 행해짐으로써, 시험 절차의 시험 효율 및 시험 스루풋이 개선된다.
본 발명의 범위 또는 정신으로부터 벗어나지 않고 본 발명의 구조에 대해 각종의 수정 및 변경이 이루어질 수 있는 것은 당업자에게 있어서 명백할 수 있다. 상술한 관점에서, 본 발명은 본 발명의 수정 및 변경이 하기의 청구범위 및 그 등가물의 범위에 속하는 것이면 이들을 포함한다.
Claims (10)
- 제 1 I/O(입력/출력) 단자 및 제 2 I/O 단자를 갖는 시험기로서, 상기 제 1 I/O 단자는 제 1 시험 신호를 공급하도록 설정되고, 상기 제 2 I/O 단자는 제 2 시험 신호를 공급하도록 설정된 시험기;
상기 시험기에 연결되고, 2중 주파수 시험 신호를 생성하도록 상기 시험기로부터 수신된 제 1 시험 신호와 제 2 시험 신호를 머지하도록 설정된 전송 인터페이스;
직렬로 연결된 복수의 제 1 피시험 장치들을 갖고, 상기 2중 주파수 시험 신호를 수신하도록 상기 전송 인터페이스에 연결된 제 1 소켓군;
직렬로 연결된 복수의 제 2 피시험 장치들을 갖고, 상기 2중 주파수 시험 신호를 수신하도록 상기 전송 인터페이스에 연결된 제 2 소켓군을 포함하는 시험 장치. - 제 1 항에 있어서,
제 1 피시험 장치들은 제 2 피시험 장치들에 각각 대응하고, 제 1 피시험 장치들 및 대응하는 제 2 피시험 장치들은 복수의 피시험 장치의 쌍들을 각각 형성하고,
동일한 피시험 장치의 쌍의 제 1 피시험 장치와 제 2 피시험 장치는 2중 주파수 시험 신호를 동시에 수신하는 시험 장치. - 제 2 항에 있어서,
상기 시험기는 상기 복수의 피시험 장치의 쌍들에 복수의 제어 신호들을 공급하고, 동일한 피시험 장치의 쌍의 제 1 피시험 장치 및 제 2 피시험 장치는 동일한 제어 신호를 수신하는 시험 장치. - 제 3 항에 있어서,
복수의 피시험 장치의 쌍들에 시험 절차를 순차로 행하도록 상기 2중 주파수 시험 신호가 순차로 공급되고,
제어 신호들은 상기 시험 절차에 따라 순차로 각각 활성화되는 시험 장치. - 제 1 항에 있어서,
상기 2중 주파수 시험 신호는 제 1 시험 신호의 주파수의 2배 또는 상기 제 2 시험 신호의 주파수의 2배인 시험 장치. - 제 1 항에 있어서,
상기 제 1 시험 신호의 주파수 및 상기 제 2 시험 신호의 주파수는 동일한 시험 장치. - 제 1 항에 있어서,
상기 제 1 소켓군은 제 1 종단 라인에 전기적으로 연결되고, 상기 제 2 소켓군은 제 2 종단 라인에 전기적으로 연결되고, 상기 제 1 종단 라인은 상기 제 2 종단 라인과 다른 시험 장치. - 제 1 항에 있어서,
상기 제 1 소켓군과 제 2 소켓군은 동일한 종단 라인에 전기적으로 연결되는 시험 장치. - 제 1 항에 있어서,
상기 전송 인터페이스는:
제 1 시험 신호를 수신하도록 제 1 I/O 단자에 연결된 제 1 버스;
제 2 시험 신호를 수신하도록 제 2 I/O 단자에 연결된 제 2 버스;
제 1 소켓군에 2중 주파수 시험 신호를 공급하도록 제 1 소켓군에 연결된 제 3 버스;
제 2 소켓군에 2중 주파수 시험 신호를 공급하도록 제 2 소켓군에 연결된 제 4 버스; 및
제 1 시험 신호를 제 1 버스를 통해 수신하고, 제 2 시험 신호를 제 2 버스를 통해 수신하고, 2중 주파수 시험 신호를 생성하도록 상기 제 1 시험 신호와 상기 제 2 시험 신호를 머지하고, 또한 제 1 소켓군 및 제 2 소켓군에 각각 제 3 버스 및 제 4 버스를 통해 2중 주파수 시험 신호를 공급하도록 설정된 신호 교차점을 포함하는 시험 장치. - 제 1 I/O(입력/출력) 단자로부터 제 1 시험 신호를 수신하고, 또한 제 2 I/O 단자로부터 제 2 시험 신호를 수신하는 단계;
2중 주파수 시험 신호를 생성하도록 상기 제 1 시험 신호와 상기 제 2 시험 신호를 머지하는 단계;
제 1 소켓군에 직렬로 연결되는 복수의 제 1 피시험 장치들을 그룹화하고, 또한 제 2 소켓군에 직렬로 연결되는 복수의 제 2 피시험 장치들을 그룹화하는 단계; 및
상기 2중 주파수 시험 신호 및 복수의 제어 신호들이 제 1 소켓군 및 제 2 소켓군을 통해 상기 피시험 장치들에 공급되는 제 1 시험 절차를 행하는 단계를 포함하는 시험 장치에 적합한 시험 방법.
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7689897B2 (en) * | 2005-05-19 | 2010-03-30 | Freescale Semiconductor, Inc. | Method and device for high speed testing of an integrated circuit |
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| CN104914346B (zh) * | 2015-05-07 | 2017-11-17 | 中国电子科技集团公司第三十八研究所 | 一种通用数字插件的非原理性测试装置及其测试方法 |
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Patent Citations (3)
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|---|---|---|---|---|
| US7689897B2 (en) * | 2005-05-19 | 2010-03-30 | Freescale Semiconductor, Inc. | Method and device for high speed testing of an integrated circuit |
| JP2012002509A (ja) * | 2010-06-14 | 2012-01-05 | Elpida Memory Inc | テストボード |
| JP2017084434A (ja) * | 2015-10-22 | 2017-05-18 | 力成科技股▲分▼有限公司 | 高周波メモリの試験装置及び試験方法 |
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