CN1144926A - 时钟产生电路，锁相环电路，半导体装置以及设计方法 - Google Patents

时钟产生电路，锁相环电路，半导体装置以及设计方法 Download PDF

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Abstract

作级联连接的多个延时线各自包含有由输入和切断时钟的二个开关元件和共同连接到开关元件的延迟元件组成的、作级联连接的多个延时单元的时钟产生电路。以及包含有这种时钟产生电路的PLL电路和半导体装置。此时钟产生电路的一个延时线中的延时单元的数量K可按下式计算：K≥[{1/(2·N·Fref)}-(Tmul)]/(Tdmin)。

Description

时钟产生电路，锁相环电路， 半导体装置以及设计方法
本发明是关于时钟产生电路，PLL电路和半导体装置，以及时钟产生电路的设计方法。
促成微处理机运作的时钟频率随着微处理机运行的高速化趋势，近来正在成为超过100MHz以上的频率。这样高频率的时钟很难在印刷电路板上传送，而且易受到因此种信号传播产生的电磁波的影响。因此，在半导体芯片中是由外部提供低频率的低速时钟，在微处理机中设置PLL(锁相环)电路，以在半导体芯片内进行时钟倍频来产生频率非常高的时钟。
另一方面，微处机的操作电压则趋向于低压化，为利用迄今已颇有成效的模拟PLL电路产生超过100MHz的时钟，就必须有增益高的VCO(压控振荡器)。增益大的VCO，由于因控制电压上重叠有噪声信号可能使操作不稳定，为降低这些噪声而必需要有大容量的电容。因而，为在半导体芯片上集成大面积的大容量电容或者在外部连接电容，而使得时钟产生电路成为很庞大。
因此出现了采用数字PLL电路代替模拟PLL电路的时钟产生电路。
图1为时钟产生电路组成的方框图。时钟CLKin顺次沿着作级联连接的延时线DL1、DL2、DL3传送。脉冲生成电路PG由三个“异或”电路EO1、EO2、EO3构成。延时线DL1的输入时钟CLA和延时线DL1的输出时钟CLB被分别输入到“异或”电路EO1的输入端(P1)。延时线DL2的输出时钟，亦即延时线DL3的输出时钟CLC和延时线DL3的输出时钟CLD被分别输入到“异或”电路EO2的输入端(P1)。“异或”电路EO1、EO2的输出时钟分别输入到“异或”电路EO3的输入端(P1)。经过倍频的时钟CLKout由“异或”电路EO3输出。
此时钟产生电路的操作由图2所示的各部分时钟的定时图加以说明。时钟CLKin被输入到延时线DL1后，此时钟CLKin即顺次沿着延时线DL1、DL2、DL3传送，由各延时线DL1、DL2、DL3加以延时。如图2中所示，经过逐次延时的时钟CLA、CLB、CLC、CLD被输入给脉中生成电路PG，每当时钟CLA、CLB、CLC、CLD中的一个由H电平翻转到L电平，或由L电平翻转到H电平，时钟CLK-out的电平即翻转。就这样来产生将时钟CLKin频率作倍频的时钟。
图3为表示一延时线结构的方框图。延时单元U1、U2、U3、U4……U15各自由二个反相器串联构成。时钟输入端IN连接到延时单元U1的输入侧，其输出侧连接到延时单元U2的输入侧。延时单元U2的输出侧连接到延时单元U3的输入侧，其输出侧连接到延时单元U4的输入侧。
同样地作成多个延时单元U5、U6……U15加以级联连接。时钟输入端IN与延时单元U1的连接点中连接有作成门结构G0的“与非”电路的一个输入端，其另一输入端则连接到输入延时选择信号的延时选择端SEL0。延时单元U1与U2的连接点中连接有作成门结构G1的“与非”电路的一个输入端，其另一输入端被连接到输入延时信号的延时选择端SEL1。
延时单元U2与U3的连接点中连接有作成门结构G2的“与非”电路的一个输入端，其另一输入端连接到输入延时选择信号的延时选择端SEL2。延时单元U3与U4的连接点中连接有作成门结构G3的“与非”电路的一个输入端，其另一输入端被连接到输入延时选择信号的延时选择端SEL3。
延时U4与U5的连接点中连接作成门结构G4的“与非”电路的一个输入端，其另一输入端被连接到输入延时选择信号的延时选择端SEL4。下面同样地设置门G5、G6……G15和延时选择端SEL5、SEL6……SEL15。门G20、G21、G22、G23、G30作成将“与非”电路的输出端连接到反相器的输入端的结构。
门G0、G1、G2、G3的各输出端与门G20的四输入“与非”电路的输入端分别连接，门G4、G5、G6、G7的各输出端则分别连接到门G21的四输入“与非”电路的输入端。门G8、G9、G10、G11的各输出端连接到门G22的四输入“与非”电路G22的各输入端，门G12、G13、G14、G15的各输入端则分别连接到门G23的四输入“与非”电路的输入端。门G20、G21、G22，G23的各输出端各自连接到门30的四输入“与非”电路的输入端。门G30的输出端连接到由反相器构成的门G40的输入端，其输出端则连接到时钟输出端OUT。
下面对这种延时线的操作加以说明。
延时线选择端SEL0、SEL1，……SEL15通常均被控制成为其中的一个成为H电平状态。例如延时线选择端SEL1成为H电平时，时钟输入端IN上输入的时钟即经由延时单元U1、门G1、G20、G30、G40向输出端OUT传送。
而在延时选择端SEL4成为H电平时，时钟输入端1N所输入的时钟通过延时单元U1、U2、U3、U4及门G4、G21、G30、G40传送到时钟输出端OUT。在延时选择端SEL1为H电平的情况时，由时钟输入端IN至时钟输出端OUT的时钟传送延迟时间，与在延时选择端SEL4为H电平的情况下由时钟输入端IN至时钟输出端OUT的时钟传送延迟时间的时间差为延时单元U2、U3、U4各延迟时间之和。
这样，借助选择使成为H电平的延时选择端而使得由时钟输入端IN至时钟输出端OUT的时钟传送延迟时间按延时单元作整数倍延时变化。由这样促成的延迟时间的变化，来改变所产生时钟CLKout的脉冲幅值和脉冲间隔。
但是，即使在延时选择端SEL0成为H电平使时钟的传输延时时间为最小的情况下，由于输入到时钟输入端IN的时钟要通过门G0、G20、G30、G40传送到时钟输出端OUT，延迟时间也不可能缩短到小于门G0、G20、G30、G40的时钟传送时间，因而无法使得所产生的时钟的频率更高。而且就连使延时选择端SEL0成为H电平的情况，时钟也要通过延时单元U1、U2传输经过作级联连接的延时单元U3、U4……U15全体。因此，构成延时单元的反相器进行开关操作，所有的延时单位U1～U15均耗费电力，而致存在有电力消耗巨大的问题。
本发明就是为解决上述这些问题，发明的第一目的在于提供尽可能缩短时钟传送延迟时间且电力消耗最小的时钟产生电路。
本发明所涉及到的时钟产生电路的特点就在于，作级联连接的多个延时线各自包含有由通断时钟的二个开关元件和共同连接到开关元件的延时元件组成的多个作级联连接的延时单元。由各延时线输出的时钟被输入到逻辑电路。第一时钟被输入到多个延时单元，使一个延时单元一方的开关元件闭合，另一方的开关元件断开。剩下的延时单元一方的开关元件断开，另一方的开关元件闭合。第一时钟通过闭合一方的开关元件和延时元件顺次经由下一段的延时单元另一方的开关元件和延时元件传送。据此，第一时钟的延迟时间仅取决于延时元件的延迟时间。而第一时钟不在较开关元件闭合的延时单元之前段侧的延时单元中传输。
在上述时钟产生电路中设置有由多个延时单元中选择一个的选择手段。这种情况下，如将第一时钟输入到选择手段，第一时钟即通过输入其的延时单元的一方的开关元件和延时元件顺序传送到下一段的延时单元。这样就缩短了将第一时钟输入给延时单元所需的时钟传输路径的长度，减少寄生电容。
在上述时钟产生电路中，代替设置逻辑电路部分，而是将延时线与逻辑电路交叉连接，将第一时钟输入到各个逻辑电路的一个输入端。此时，第一时钟一翻转各逻辑电路的输出时钟即翻转。经过由延时线产生的延迟时间后，前段延时线的输出时钟翻转，各逻辑电路的输出时钟翻转。由此来产生频率为第一时钟频率的整数倍的时钟。
设置以将最后一段延时线输出的时钟输入的相位比较器，和根据其输出信号控制延时线的延迟时间的控制电路。各延时线的输出被输入到逻辑电路部分。在这种情况下进行第一时钟与最后一段延时线的输出时钟间的相位比较。控制电路按照其比较结果控制延时线的延迟时间。由此产生第一时钟的频率的整数倍的时钟，使占空比成为50％。
延时线与逻辑电路交替连接，将第一时钟输入到各逻辑电路的一输入端。而且还与前述的相位比较器及控制电路一齐，设置有输入各延时线输出的时钟的频率比较部分。在这种情况下，第一时钟一翻转各逻辑电路的输出时钟即翻转。在经过延时线产生的延迟时间后，前段延时线的输出时钟翻转，各逻辑电路的输出时钟即翻转。按照各延时线输出时钟的相位比较时的逻辑电平检测所存在的规定的频率范围，根据相位比较器的输出信号来控制延时线的延迟时间。这样来产生第一时钟频率的作整数倍倍频的时钟。
并在延时线的前段中设置将第一时钟作二分频的二分频电路。这样，即使第一时钟的占空比低于50％在经过二分频后的时钟其占空比亦成为50％。当此经过二分频的时钟输入到延时线时，即根据各延时线的输出时钟产生第一时钟频率作倍频的时钟。由此能与第一时钟的占空比无关地，使经过倍频后的时钟的占空比成为50％。
而且还将各延时线分成为第一、第二延时线部分，使第一延时线部分的延时单元延迟时间与第二延时线部分的延时单元延迟时间不相同。由此来以少量的延时单元在很宽的范围内改变延迟时间。
设置有：输入第一时钟和由最后一段延时线输出的时钟的第一、第二相位比较器，根据第一相位比较器的输出信号控制第一延时线部分的延迟时间的第一控制电路，根据第二相位比较器的输出信号控制第二延时线部分的延迟时间的第二控制电路，和根据第一相位比较器的输出信号检测时钟的同步、控制第二相位比较器及第二控制电路的输出信号的通断的同步检测电路。第一相位比较器和第二相位比较器分别对第一时钟相位与最后段延时线的输出时钟的相位进行比较。直至检测到输出时钟为同步状态前由第一控制电路控制第一延时线部分的延迟时间。一旦检测到同步状态，第二控制电路即按照第二相位比较器的输出信号控制第二延迟线部分的延迟时间。由此，在成为同步状态前对延时线的延迟时间作粗略的控制，而在到达同步状态之后对延迟时间进行细致的控制。而后产生第一时钟频率作整数倍频的时钟。
本发明的再一个目的是提供能使产生的时钟频率更高、耗费电力更少的半导体装置。
本发明所涉及到的半导体装置，由于设置具有上述结构之一的时钟产生电路，延时线的延迟时间仅仅在延时线内延时单元的延迟时间上产生变化。产生具有对应于延时线的延迟时间的脉冲幅值和脉冲间隔的、输入时钟频率整数倍频率的时钟。与延迟时间相应地限制时钟传送的延时单元的数量。
另外，本发明的目的还在于提供能对时钟频率作整数倍频的时钟产生电路的设计方法。
本发明中，一个延时线内作级联连接的延时单元数K按下式计算：
K≥〔{1/(2·N·Fref)}－(Tmu1)〕/(Tdmin)。
本发明的再一目的是提供一能进行时钟频率倍频、且倍频前时钟与作倍频后时钟相同步的、耗费电力少的PLL电路。
在本发明的PLL电路中，相位同步电路的前段设置有上述时钟发生电路、第一时钟和由时钟产生电路所输出的时钟以及相位同步电路输出的时钟均输入给相位同步电路。也可以作成将时钟产生电路设置在相位同步电路的后段这样的结构。此时将第一时钟和由时钟产生电路输出的时钟输入给相位同步电路。时钟产生电路利用作级联连接延时单元构成的延时线对输入时钟作延时处理。根据经过延时的时钟产生作倍频的时钟。在所产生的时钟和输入至时钟产生电路的时钟输入到相位同步电路时，就使所产生的时钟与向时钟产生电路输入的时钟同步。
由下面结合附图的详细说明将会较全面地清楚地理解本发明的上述及其他的目的和特点。
所列附图为：
图1为说明历来的时钟产生电路组成的方框图；
图2为各部分时钟的定时图；
图3为表示延时线的结构的方框图；
图4为表示本发明实施例1有关的时钟产生电路的方框图；
图5为各部分时钟的定时图；
图6为表示延时线的实施例的方框图；
图7为表示延时单元的实施例的方框图；
图8为表示延时线的另一实施例的方框图；
图9为说明本发明实施例2有关的时钟产生电路的方框图；
图10为各部分时钟的定时图；
图11为说明本发明的实施例3有关的时钟产生电路方框图；
图12为表明相位比较器结构的方框图；
图13为时钟、电平增减信号的定时图；
图14为时钟、电平增减信号的定时图；
图15为表示延时线控制电路的结构的方框图；
图16为时钟、电平增减信号、计数数据的定时图；
图17为时钟、电平增减信号、计数数据的定时图；
图18为时钟、电平增减信号、计数数据的定时图；
图19为表示相位比较器的另一结构的方框图；
图20为说明本发明实施例4有关时钟产生电路的方框图；
图21为表示频率比较电路的结构的方框图；
图22为时钟、比较结果信号的定时图；
图23为说明本发明实施例5有关的时钟产生电路的方框图；
图24为表示二分频电路结构的方框图；
图25为表示延时线实施例的方框图；
图26为说明本发明实施例6有关的时钟产生电路的方框图；
图27为表示相位比较器结构的方框图；
图28为表示延时线控制电路结构的方框图；
图29为表示同步检测电路结构的方框图；
图30为说明按半导体的工艺、周围温度等决定的延迟时间的分布的分布曲线图；
图31为说明本发明的实施例7有关的PLL电路的方框图；
图32为说明本发明的实施例8有关的PLL电路的方框图；
下面按照表明其实施例的附图对本发明进行说明。
图4为表示本发明实施例1有关的时钟产生电路的结构型式方框图。时钟CLKin顺次沿作级联连接的延时线DL1、DL2、DL3传输。脉中产生电路PG由三个“异或”电路EO1、EO2和EO3构成。延时线DL1的输入时钟CLA、延时线DL1的输出时钟CLB分别输入到“异或”电路EO1的相应输入端。延时线DL2的输出时钟、亦即延时线DL3的输入时钟CLC和延时线DL3的输出时钟CLD分别输入到“异或”电路EO2的相应输入端。“异或”电路EO1、EO2的输出时钟分别输入到“异或”电路EO3的相应输入端。经过倍频的时钟CLKin的频率的时钟CLKout由“异或”电路EO3输出。
下面与表示各部分时钟的定时图的图5一起来说明这样组成的时钟产生电路的操作。被输入到延时线DL1的时钟CLKin顺次经延时线DL1、DL2、DL3传送由各延时线DL1、DL2、DL3加以延时。输入至延时线DL1的时钟CLA和由延时线DL1、DL2、DL3输出的时钟CLB、CLC、CLD即如图5中所示。经过这样延时的时钟CLA、CLB、CLC、CLD被送至脉中产生电路PG后，在取决于时钟CLA、CLB的逻辑运算的一方为H电平时，时钟CLKout成为H电平，取决于时钟CLC、CLD的逻辑运算的一方为H电平时时钟CLKout成为H电平。这样来产生时钟CLKin的频率经倍频的时钟。
图6为表示延时线举例的方框图。时钟输入端IN与延时单元U0、U1、U2、……U15的各个第一输入端A、A、A、……A被连接在一齐。延时单元U15的第二输入端B接地。延时单元U15的输入端C与下一段延时单元的第二输入端连接，顺次作同样的接线，延时单元U4的输出端C与延时单元U3的第二输入端B连接。延时单元U3的输出端C与延时单元U2的第二输入端B连接，延时单元U2的输出端C与延时单元U1的第二输入端B连接。延时单元U1的输出端C与延时单元U0的第二输入端B连接，延时单元U0的输出端C连接到时钟输出端OUT。延时单元U0、U1、U2、……U15的控制端D、D、D、……D各自与输入延时选择信号的延时选择端SEL0、SEL1、SEL2……SEL15各自连接。
图7为表示延时单元举例的方框图。延时单元U0、U1、U2……U15的第一输入端A通过传输门TG1与作延时操作的反相器I1的输入端相连，第二输入端B通过传输门TG3与反相器I1的输入端相连。
与前述延时选择端相连接的控制端D与传输门TG1的N沟道晶体管NT的栅极和传输门TG3的P沟道晶体管PT的栅极相连接，并通过反相器I2与传输门TG1的P沟道晶体管PT的栅极和传输门TG3的N沟道晶体管NT的栅极相连接。反相器I1的输出端与反相器I3的输入端相连接，其输出端则连接到输出端C。
下面说明这样构成的延时线的操作。
延时单元中在当控制端D为H电平时，传输门TG1导通，输入到第一输入端A的时钟在经作延时操作的反相器I1、I2作一定延迟时间的延时后被传送至输出端C。在控制端D为L电平时，传输门TG3导通，输出端C被固定为地电位。延时线DL1、DL2、DL3各自的延时选择端SEL0、SEL1、SEL2……SEL15中的一个被控制成H电平。在延时选择端SEL1成为H电平时，仅有延时单元U1由第一输入端A取入时钟，其他的延时单元U0、U2、U3、……U15输入第二输入端B的信号。在延时单元U1前面段的延时单元U2、U2、U4……U15的输出端C被固定为地电位。
延时单元U0取进延时单元U1取入的时钟。这样，此时的时钟延迟时间即成为延时单元U1所决定的延迟时间与延时单元U0所决定的延迟时间之和的延迟时间。而在仅仅延时选择端SEL2成为H电平时，时钟的延迟时间则成为延时单元U0、U1、U2各延迟时间之和的延迟时间。因而由选取延时选择端即可改变延时线中的延迟时间。例如在仅有延时选择端SEL1为H电平时，时钟传输的延时单元仅有U0、U1，其他延时单元U2……U15中不传送时钟，所以仅有延时单元U1、U0消耗电力。
而且使延迟时间愈短，亦即产生的时钟频率愈高，即可实现使电力消耗愈低的消耗目的。由于延时线无需通过延时单元以外的门直接输出经延时单元延迟的时钟，因而可能将时钟的延迟时间缩短到一个延时单元的延迟时间，从而能大幅度提高时钟倍频的倍数，产生频率极高的时钟。
图8为说明延时线另一例的方框图。多路分配器DMX的共用端输入时钟CLKin。此共用端通过多个转换端分别与具有图7所示相同结构的延时单元U15、U14……U1、U0的第一输入端A相连。此多个转换端由延时选择信号SL作择一选择控制。延时单元U15的第二输入端B接地。延时单元U15的输出端C通过作延时操作的缓存器BF15与延时单元U14的第二输入端B相连接。延时单元U14的输出端C通过作延时操作的缓存器BF14与下一段的延时单元的第二输入端连接。同样地作顺次连接，延时单元U1的输出端C通过作延时动作的缓存器BF1与延时单元U0的第二输入端B连接。延时单元U0的输出端C通过缓存器BF0连接到时钟输出端OUT。
下面说明该时钟产生电路的操作。由延时选择信号SL控制多路分配器DMX的选择，例如说，将时钟CLKin输入到延时单元U1的第一输入端A，延时选择信号SL使延时选择端SEL1成为H电平。这样，与图6中情况相同，被输入到延时单元U1的时钟经延时单元U1延时，输入至缓存器BF1时作再一次的延时。而后被输入到延时单元U0进行延时，经缓存器BF0作进一步延时后输出到时钟输出端OUT。
而在由多路分配器DMX的选择控制将时钟输入到其他延时单元时也同样地以规定的延迟时间输出时钟，亦即与图6中所示延时线同样地操作。
由这一延时线也能改变延迟时间，而借助这种延时线的应用同样如前所述能降低电力消耗。而且也能提高时钟频率倍频的倍数。另外，由于将输入至多路分配器的时钟输入到所需的延时单元，也缩短了时钟传输途径。因此该传输途径中所含有的寄生电容降到最低，而能减少流过寄生电容的电流，由此来降低电力消耗。
图9为说明本发明实施例2有关的时钟产生电路的方框图。时钟CLKin(CLA)被输入到延时线DL1，延时线DL1的输出时钟输入到“异或”电路EO4的一输入端。“异或”电路EO4的输出时钟CLB被输入到延时线DL2，延时线DL2的输出时钟输入到“异或”电路EO5的一输入端。“异或”电路EO5的输出时钟CLC输入至延时线DL3，延时线DL3的输出时钟被输入到“异或”电路EO6的一输入端。时钟CLKin还输入给“异或”电路EO4、EO5、EO6的各自的另一输入端。
此时钟产生电路如图10中的时钟定时图所示那样，各延时线DL1、DL2、DL3的各个输入(CLA、CLB、CLC)在时钟CLKin由L电平变成H电平时一齐翻转。此后，经过延时线的一个延迟时间Td之后，由于前段延时线的输出时钟由L电平变成为H电平，各“异或”电路的输出时钟，亦即延时线的输入时钟翻转。这些操作重复进行，就产生时钟CLKin频率整数倍的频率的时钟CLD。
图11为说明本发明实施例3有关的时钟产生电路的方框图。延时线DL1、DL2、DL3、DL4作级联连线。时钟CLKin输入到相位比较器PD的第一输入端，延时线DL4的输出时钟D0被输入到相位比较器PD的第二端。相位比较器PD输出的增减信号U/D被输入给输入有复位信号RST的延时线控制电路DLC。延时线控制电路DLC输出的延时选择信号SL被输入至延时线DL1、DL2、DL3、DL4。除此以外的结构与图4中所示相同，相同结构部分均标以相同符号。延时线DL1、DL2、DL3、DL4各自均为与图6相同的结构。
图12为相位比较器PD的方框图，由锁存电路组成。由最后段的延时线DL4(见图11)输出的输出时钟D0被输入给传输门TG5的一端，其另一端连接到反相器I5的输入端，其输出端与反相器I6的输入端相连。反相器I6的输出端与传输门TG6的一端相连接。传输门TG6的另一端与反相器I7的输入端相连接，其输出端与反相器I8的输入端相连。由反相器I8的输出端输出增减信号U/D。
反相器I5、I6的串联电路上并联连接有传输门TG7，反相器I7、I8的串联电路上并联连接有传输门TG8。反相器I9的输入端与传输门TG5的P沟道晶体管PT5、传输门TG6的N沟道晶体管NT6和传输门TG8的P沟道晶体管的各个栅极相连接。反相器I9的输出端与传输门TG5的N沟道晶体管NT5、传输门TG7的P沟道晶体管PT7、传输门TG6的P沟道晶体管PT6和传输门TG8的N沟道晶体管NT8的各个栅极相连接。传输门TG7的N沟道晶体管NT7被输入有输出时钟D0。
此相位比较器PD输出的增减信号U/D在时钟CLKin由L电平改变到H电平时将延时线DL4的输出时钟D0的逻辑电平加以锁存。亦即，在针对时钟CLKin的输出时钟D0的相位如图13所示那样时，成为L电平。另一方面，在如图14所示那样时，则成为H电平。
图15为表示延时线控制电路DLC的结构的方框图。增减信号U/D、时钟信号CLKin、复位信号RST被分别输入到增减计数器UDC的输入端UD1、时钟端CK和复位端RS。时钟可以是时钟CLKin，亦可以是与时钟CLKin同步变化的其他时钟。增减计数器UDC的计数数据UD(0～3)被输入给译码电路DEC，按计数数据UD(0～3)在延时选择端SEL0～SEL15中选择一个使之成为H电平。
在此延时线控制电路DLC中，增减计数器UDC在复位信号RST成为L电平时，使计数数据UD(0～3)的4毕特值成为0、0、0、0。当增减信号U/D为H电平时与时钟CLKin同步地使计数数据值减“1”。当增减信号U/D为L电平时使计数数据值增“1”。译码电路DEC对计数数据UD(0～3)的值进行译码，使得延时选择端SEL0～SEL15中的一个成为H电平。在计数数据UD(0～3)的值为0、0、0、0时，选取延时选择端SEL0，而在计数数据UD(0～3)的值为1、1、1、1时延时选择端被选择为SEL15。
下面对这样构成的时钟产生电路的操作加以说明。
在被供给有时钟CLKin的状态下，延时线控制电路DLC的复位信号RST至少有一个周期成为L电平。由此，延时线控制电路DLC的增减计数UDC的计数数据UD(0～3)值成为0，仅延时选择端SEL0成为高电平。在紧接着复位后的状态中，各延时线的延迟时间成为最小，亦即，成为图6中的仅仅通过延时单元U0的传输延迟时间。
现在当如图16中所示传送延迟时间成为Tdo时，时钟产生电路即产生如图17中所示的时钟CLKout。此时相位比较器PD输出的增减信号U/D如前述成为L电平。因而计数数据UD(0～3)值与下一时钟CLKin同步地增加“1”。计数数据UD(0～3)的值增“1”，就使各延时线的延迟时间增长一个延时单元的延迟时间。然后，虽然由时钟产生电路产生的时钟的时间宽和间隔增长，而增减信号U/D仍为L电平，计数数据UD(0～3)的值进一步增“1”成为“2”。其形状如图18中所示。
增减信号U/D照样为L电平，增减计数器UDC的计数值再加“1”成为“3”。而后如图18中所示，在这种状态下时钟CLKin由L电平转变到H电平时，增减信号U/D即变成H电平。这样，增减计数器UDC的计数数据UD(0～3)即减“1”成为“2”。时钟CLKin的下一周期中增减信号U/D变成为L电平，增减计数器UDC的计数数据UD(0～3)的值成为“3”。在此后的周期中增减计数器UDC的计数数据UD(0～3)交替地重复值“2”、“3”。一当成为这种状态就以时钟CLKin频率的整数倍产生占空比约50％的时钟，成为所谓同步状态。
图19为表示相位比较器PD的另一结构的方框图。输入以最后段延时线DL4(见图11)的输出时钟D0的端子与反相器I10的输入端连接，并通过锁存电路L1的晶体管T10连接到反相器I11的输入端。反相器I11的输出端与“与非”电路NA的一输入端相连接。反相器I10的输出端与反相器I12的输入端相连接，其输出端连接到反相器I13的输入端。反相器I13的输出端被接到反相器I14的输入端。反相器I14的输出端通过锁存器L2的晶体管T11与反相器I15的输入端连接。反相器I15的输出端通过“与非”电路NA的另一输入端和锁存电路L3的晶体管T12与反相器I16的输入端相连接。由反相器I16输出下降信号DW。“与非”门NA的输出端通过锁存电路L4的晶体管T13连接到反相器I17的输入端。由反相器I17输出上升信号UP。
输入时钟CLKin的端子与晶体管T10、T11的栅极连接，通过反相器I18与晶体管T12、T13的栅极相连接。此相位比较器PD分别地输出下降信号DW和上升信号UP。上升信号UP为H电平时使得增减计数器UDC的计数数据UD(0～3)增加“1”，下降信号DW为H电平时使得计数数据UD(0～3)减少“1”，在当上升信号UP和下降信号DW同时为L电平时，增减计数器UDC可能保持当前的计数数据。
图12中所示的相位比较器PD中当增减信号U/D在成为重复交替的H电平、L电平状态时，图19中所示的相位比较器PD中上升信号UP和下降信号UW即同时成为L电平。因而增减计数器UDC的计数数据UD(0～3)的值不再交替增减“1”，而达到规定值。在采用图19所示的相位比较器时，这样的状态就称为同步状态。
而在时钟CLKin频率很高、不能忽视延时线之外的门延迟时间时，也可将输入到相位比较器PD的时钟作成为时钟CLKin的二分频时钟，二个周期进行一次相位比较。在此实施例3中虽然是将频率的倍频比作为4倍，在要取得N倍倍频时可以将级联连接的延时线数作成N来达到。
图20为说明本发明实施例4有关的时钟产生电路的方框图。时钟CLKin，亦即时钟CLA被输入到相位比较器PD的第一端、延时线DL1的输入端、“异或”电路EO10、EO11、EO12的一输入端和频率比较电路FD。延时线DL1的输出时钟输入到“异或”电路EO10的另一输入端，其输出时钟CLB被输入到延时线DL2的输入端和频率比较电路FD。延时线DL2的输出时钟输入到“异或”电路EO11的另一输入端，其输出时钟CLC被输入到延时线DL3的输入端和频率比较电路FD。
延时线DL3的输出时钟输入至“异或”电路EO12的另一输入端，其输出时钟CLD被输入到延时线DL4的输入端和频率比较电路FD。延时线DL4的输出时钟D0被输入至相位比较器PD的第二端。频率比较电路FD的比较结果信号FDET输入到相位比较器PD。相位比较器PD输出的增减信号U/D被输入给延时线控制电路DLC。延时线控制电路DLC输出的延时选择信号SL输入至延时线DL1、DL2、DL3、DL4的延时选择端。“异或”电路EO12输出经过倍频的时钟CLKout。
延时线DL1、DL2、DL3、DL4为与图6所示延时线同样的结构。相位比较器PD的基本操作与图19所示的相位比较器PD相同。而在比较结果信号FDET为H电平时，与时钟CLKin和延时线DL4的输出时钟D0的相位无关地使下降信号DW成为H电平。
图21为表示频率比较电路FD的结构的方框图。输入到延时线DL1的时钟CLA被输入至“异或”电路EO20的一输入端。“异或”电路EO10的输出时钟CLB通过反相器I20输入给三输入“与非”电路NA20的第一输入端。“异或”电路EO11的输出时钟CLC通过反相器I21输入至“异或”电路EO20的另一输入端。“异或”电路EO20的输出时钟CLF被输入给三输入“与非”电路NA20的第二输入端。“异或”电路EO12的输出时钟CLD通过反相器I22被输入到三输入“与非”电路NA20的第三输入端。
三输入“与非”电路NA20的输出时钟通过反相器I23输入至反相器I24，由反相器I24输出比较结果信号FDET。此频率比较电路FD如图22中所示，在非规定频率倍数(这里的情况是四倍)期间的I、II、III中，时钟CLKin的上升沿时刻输出H电平的比较结果信号FDET。
因此，借助频率比较电路FD与相位比较器PD的组合，增减信号U/D在输出时钟CLD的频率来达到规定的倍频数时，与时钟CLKin和延时线DL4的输出时钟D0的相位无关地使下降信号DW总是成为H电平。在输出时钟CLD的频率达到规定的倍频数时，则与图19中所示相位比较器PD同样，按照时钟CLKin与输出时钟D0的相位关系，上升信号UP、下降信号DW中之一成为H电平。或者若其中一个成为L电平。依靠这样的操作能防止陷入在小于规定倍频数的倍比时锁住的状态，而在到达锁住(同步)状态时输出时钟CLKout的频率成为规定的倍频数。
图23为说明本发明实施例5有关的时钟产生电路的方框图。时钟CLKin被输入到二分频电路FA。经二分频的时钟CLA输入至延时线DL1。除此以外的构成均与图4中所示时钟产生电路的相同，并在相同构成部分标以同样的符号。而且延时线也与图6所示的结构具有同样的结构。
在此时钟产生电路将时钟CLKin作二分频后，即与时钟CLKin的占空比无关地产生占空比为50％的时钟CLA。将此时钟CLA顺次输入至延时线DL1、DL2、DL3，从而即能与图4中所示时钟产生电路同样地操作输出占空比为50％的时钟CLKout。
二分频电路FA如图24中所示构成。锁存电路L5与锁存电路L6作级联连接，锁存电路LA的锁存数据通过反相器INV输入至锁存电路L5。各锁存电路L5、L6由传输门TG21与反相器I21及反相器I22作串联连接，在反相器I21与I22的串联电路上并联连接以传输门TG22所构成。从而，经反相器I23将作二分频的时钟CLKin反相后的时钟被加到锁存电路L5的传输门TG21的N沟道晶体管、传输门TG22的P沟道晶体管、锁存电路L6的传输门TG21的P沟道晶体管和传输门TG22的N沟道晶体管。由反相器I23反相的时钟再经反相器I24反相得的时钟则被加到锁存电路L5的传输门TG21的P沟道晶体管、传输门TG22的N沟道晶体管、锁存电路L6的传输门TG21的N沟道晶体管和传输门TG22的P沟道晶体管。
在此二分频电路FA中，时钟CLKin成为H电平时锁存电路L5的传输门TG22和锁存电路L6的传输门TG21导通，时钟CLA成为H电平。接着时钟CLKin成为L电平时，锁存电路L5的传输门TG21和锁存电路L6的传输门TG22导通，锁存电路L5锁存经反相器INV反相的L电平。此时锁存电路L6的传输门TG21截止，时钟CLA保持为H电平。
接着时钟CLKin成为H电平时，如前述锁存电路L5的传输门IG21截止，锁存电路L6的传输门TG21导通，时钟CLA反相成L电平。亦即，时钟CLKin每次反相成H电平，时钟CLA即反相而将时钟CLKin作二分频，时钟CLA的占空比即成为50％。
图25为表示延时线另一实施例的方框图。延时线DL由第一延时线部分DLa和第二延时线部分作级联连接构成。第一、第二延时线部分DLa、DLb与图6所示延时线为相同结构，唯第一延时线部分DLa的延时单元的延迟时间与第二延时线部分DLb的延时单元的延迟时间作成不相同。亦即，第二延时线部分DLb的最大延迟时间至少要大于第一延时线部分DLa的延时单元的延迟时间，就这样来确定各个延时线的延时单元的延迟时间。例如，在将第一延时线部分DLa的延时单元的延迟时间作为2nsec时，第二延时线部分DLb就可以由至少20段的具有延迟时间0.2nsec的延时单元作级联连接组成。
下面说明此延时线的操作。由第一延时选择信号SL1设定第一延时线部分DLa的延迟时间。在将第一延时线部分DLa的延时单元的延迟时间作成2nsec时，由第一延时选择信号SL11就可以2nsec的时间宽度来选择由第一延时线部分DLa的输入侧到输出侧的延迟时间。
而由第二延时选择信号SL2设定第二延时线部分DLb的延迟时间。由于构成第二延时线部分DLb的延时单元的延迟时间为0.2nsec，所以能以0.2nsec的时间宽度来选择第二延时线部分DLb的输入侧至输出侧的延迟时间。
因此，就整个延时线DL来说，即能以第二延时线部分DLb的延迟时间宽度来产生第一延时线部分DLa所能产生的最大延迟时间与第二延时线部分DLb所能产生的最大延迟时间之和这样的延迟时间范围的延迟时间。例如，将第一延时线部分DLa的延时单元作成作级联连接的40段，如忽略由延时单元以外的门所产生的延迟时间的话，就可能以0.2nsec的时间宽度来产生从0nsec到最大82nsec范围的延迟时间。
因而如要以单一的延时单元来产生与上述同样的时间范围的延迟时间，就需要将0.2nsec的延时单元作成410段作级联连接，而依靠这样采用二个延迟时间的时间宽度不同的延时线部分就能大大地缩小所需延时线的电路规模。
图26为说明本发明实施例6有关的时钟产生电路的方框图。延时线DL1、DL2、DL3、DL4各自相当于图25中所示的延时线DL，作成由延迟时间的时间宽度不同的第一延时线部分DLa和第二延时线部分DLb作级联连接的结构。其中第一延时线部分DLa的延时单元的延迟时间选定为使得与第二延时线部分DLb所能产生的最大延迟时间相等。
时钟CLKin被输入给第一相位比较器PD1和第二相位比较器PD2的各自的第一端、延时线DL1和脉冲产生电路PG的“异或”电路EO1的一个输入端。
输入至延时线DL1的时钟CLKin通过延时线DL2、DL3、DL4输入给第一相位比较器PD1和第二相位比较器PD2的各自的第二端。第一相位比较器PD1输出的增减信号U/D被输入到同步检测电路RD和第一延时线控制电路DLC1。由第一延时线控制电路DLC1输出的延时选择信号SL1被输入至延时线DL1、DL2、DL3、DL4的第一延时线部分DLa。
同步检测电路RD输出的同步检测信号RDET作为控制信号被输入给第二相位比较器PD2和第一延时线控制电路DLC2。第二相位比较器PD2输出的增减信号U/D输入至第二延时线控制电路DLC2，由第二延时线控制电路DLC2输出的延时选择信号SL2被输入到延时线DL1、DL2、DL3、DL4的第二延时线部分DLb。延时线DL1的输出时钟CLB输入至脉冲生成电路PG的“异或”电路EO1的另一输入端，延时线DL2的输出时钟CLC输入至“异或”电路EO2的一输入端，延时线DL3的输出时钟CLD输入至“异或”电路EO2的另一输入端。“异或”电路EO1、EO2的输出时钟各自输入给“异或”电路EO3的输入端(P1)。由“异或”电路EO3输出时钟CLK-out。
在第一、第二延时线控制电路DLC1、DLC2和同步检测电路RD中还输入时钟CLKin及其反相时钟#CLKin。第一延时线控制电路DLC1输入有复位信号RST。
图27为表示相位比较器PD1、PD2的构成的方框图。锁存电路LA1、LA2、LA3、LA4、LA5分别由传输门TG30与反相器I30及反相器I31的串连电路和与反相器I30、I31串联电路并联连接的传输门TG31所组成。注反相器I32反相的时钟CLKin的反相时钟#CLKin作为通、断信号被加给锁存电路LA1、LA2、LA3、LA4、LA5的传输门TG30、TG31。延时线DL4(见图26)的输出时钟D0通过四个串联连接反相器的延时元件DLE输入给锁存电路LA1的传输门TG30、输出时钟D0直接被输入至锁存电路LA2的传输门TG30。
同步检测电路RD(见图26)输出的同步检测信号RDET被输入给锁存电路LA3的传输门TG30。锁存电路LA1的反相器I30的输出、锁存电路LA2的反相器I30的输出、锁存电路LA3的反相器I30的输出被分别输入给三输入“与非”电路NA30的第一、第二、第三输入端。而锁存电路LA3的反相器I30的输出被输入到“与非”电路NA32的一输入端。锁存电路LA1、LA2的反相器I31的输出被分别输入给“与非”电路NA31的输入端(P1)。
“与非”电路NA31的输出被输入给“与非”电路NA32的另一输入端。“与非”电路NA30的输出输入到锁存电路LA4的传输门TG30，反相器I30的输出作为上升信号UP输出。“与非”电路NA32的输出被输入至锁存电路LA5的传输门TG30，而将反相器I31的输出作为下降信号DW输出。
此相位比较器PD1、PD2的延时元件DLE各自至少级联连接二个第一延时线部分DLa的延时单元、第二延时线部分DLb的延时单元，由此而能改变相位比较器PD1、PD2的相位差的检测灵敏度。而在将第一延时线部分DLa的延时单元的延迟时间作为2nsec、第二延时线部分DLb的延时单元的延迟时间作为0.2nsec时，第一相位比较器PD1即对±2nsec的相位误差不会有反应。而第二相位比较器PD2在检测到±0.2nsec的相位误差时才产生增减信号U/D。
延时控制电路DLC1、DLC2虽然可以是与图15中所示结构相同的，但也可以作成还输入同步检测信号RDET那样的结构。这时当同步检测信号RDET为L电平时，将予定的特定值作为延时选择信号输出，而当同步检测信号RDET为H电平时，则按照第二相位比较器PD2的增减信号U/D增减延时选择信号SL2的值。
这里，予定的值可以作为例如选择第二延时线部分DL6可能产生的最大延迟时间的1/2的延迟时间的值。这样的延时线控制电路可以由图27中所示那样构成的增减计数器和按照此增减计数器的计数数据如图15中所示那样输出延时线的延时选择信号中之一的译码器电路所构成。
图28为表示延时线控制电路DLC1、DLC2的结构的方框图。由与时钟CLKin、反相时钟#CLKin同步地锁存复位信号RST或同步检测信号RDET的锁存电路LA40、LA41、LA42、LA43、LA44、LA45，根据下降信号DN、上升信号UP择一地选择锁存电路LA40、LA41、LA42、LA43、LA44、LA45的锁存数据或反相锁存数据的选择电路SE40、SE41、SE42、SE43、SE44、SE45和选择电路SE50、SE51、SE52、SE53、SE54、SE55，以及与时钟CLKin、反相时钟#CLKin同步地锁存被择一地选择的数据的锁存电路LA50、LA51、LA52、LA53、LA54、LA55的多个逻辑电路组成。
图29为表示同步检测电路RD的结构的方框图。由与时钟CLKin、反相同步信号#CLKin相同步地锁存下降信号DW的作级联连接的锁存电路LA60、LA61、LA62，与时钟CLKin、反相时钟#CLKin同步地锁存上升信号UP的作级联连接的锁存电路LA63、LA64、LA65，根据锁存电路LA62及LA65的锁存数据的逻辑值锁存数据的作级联连接的锁存电路LA66、LA67、LA68、LA60、LA70、LA71、LA72、LA73、LA74、LA75，以及锁存锁存电路LA75的锁存数据的作级联连接的锁存电路LA76、LA77、LA78、LA79、LA80、LA81的多个逻辑电路组成。此同步检测电路RD在相位比较器PD1、PD2不产生上升信号UP及下降信号DW的状态续续超过9个周期时，使得同步检测信号RDET在时钟CLKin的二个周期中成为H电平。
下面说明这样构成的时钟产生电路的操作。
复位信号RST在将第一延时线控制电路DLC1复位后成为H电平，第一延时线控制电路DLC1成为可能动作状态。在初始状态中时钟CLKin的相位与延时线DL4的输出时钟D0的相位之间有很大差异，第一相位比较器PD1及第二相位比较器PD2使得上升信号UP或下降信号DW之一成为H电平。在同步检测电路RD检测到输出时钟D0未达到同步状态时，同步检测信号RDET成为L电平。
因此，第二延时线控制电路DLC2将第二延时线部分DLb的延时选择信号SL2固定为予定的规定值。这种情况下促使产生第二延时线部分DLb所能产生的最大延迟时间的1/2延迟时间这样的值。并由前述同样的操作，输出时钟D0达到近似于同步状态的锁住(同步)状态。
第一相位比较器PD1在相位误差检测灵敏度降低的情况下，可能发生最大±2nsec的相位误差。然而在本实施例中，由下述那样使输出时钟D0成为同步状态，而能将时钟CLKin与输出时钟D0的相位误差作成在±0.2nsec的范围之内。亦即，同步检测电路RD在检测得经过第一延时线部分DLa延时输出时钟D0达到同步状态时，同步检测信号RDET成为H电平。由此，第二延时线控制电路DLC2即成为可能操作状态。这样，经过由延时选择信号SL2选择的第一延时线部分DLb，第二延时线部分DLa，输出时钟D0即成为同步状态。
采用这样构成的相位同步电路，能以少量的电路元件实现同步，而得到倍频时钟频率范围很宽的时钟产生电路。
下面说明确定各延时线中作级联连接的延时单元的数量的方法。由于半导体制造过程中的偏差，在每一生产批量或每一芯片中，半导体集成电路中所集成的门电路的传输时间多少是会不同的。而且，半导体集成电路虽然在予定的规定电源电压范围及规定的周围温度范围内能保证其范围内的操作，但由于半导体电路的特性，也由于电源电压、周围温度的变化，所集成的门电路的传输延迟时间也要改变。
为此这里所示的就是即使在这样的条件下也能针对规定频率范围内的时钟达到同步状态的延迟时间可变的延时线的构成方法。具体说，是表明在确定输入到时钟产生电路的时钟的下限频率时，使用例如如图6中所示的延时线的延时单元作怎样的级联连接为佳。
因半导体制造中的偏差，延时单元的传输时间例如如图30中所示地分布。图30中以横轴作延迟时间以纵轴作测定的频度。按照制造的半导体的品种确定能作为高性能使用的延迟时间的上下限。由于延迟时间的上限值、下限值本身随电源电压(如3V)、周围温度(如27℃)变化，并因半导体的种类、制造过程而异，这里不能特别规定延迟时间的值。而操作电源电压范围(如2.7～3.6V)、操作周围温度范围(如0～100℃)决定于半导体的种类。由于这些范围也随半导体的种类、制造过程等决定，所以这里也不能具体规定这些范围。
这样的条件一决定，就求得含有在操作电源电压范围、操作周围温度范围内半导体制造过程中的偏差的延时单元的最小延迟时间。成为例如在CMOS电路中一般电源电压为操作电源电压范围的上限、周围温度为操作周围温度的下限时的最小延迟时间。此最小延迟时间为Tdmin。在由延迟时间可变的延时线可能产生的延迟时间中，为在各延时单元中传输不变化的部分，例如图6中的时钟所需的延迟时间在同样的条件下成为最小，此值作为Tmul。
而在将应加倍频的时钟的下限频率作为Fref、倍频的倍数作为N时，一个延迟时间可变的延时线所要求的最大延迟时间即成为
1/(2·N·Fref)    (1)。
由延迟时间可变的延时线得到的延迟时间，因为是可变的延迟时间与不可变的延迟时间Tdmin之和，所以作为可变的延迟时间所要求的最大延迟时间成为
1/(2·N·Fref)－Tmul    (2)。因而，作级联连接的延时单元数至少需要为
〔{1/(2·N·Fref)－Tmul}〕/Tdmin    (3)
例如在图18中，当下限频率为10MHz时，由于此例中倍频倍数为4，一个延迟时间可变的延时线所要求的最大延迟时间即成为12.5nsec。而在最小延迟时间Tdmin为0.2nsec时，就成为可能至少需要63段级联连接的延时单元。
当应倍频的时钟的上限频率为Fmax时，此时钟经各延时单元传输所需要的不可改变的延迟时间的最小值Tmul可以满足下式：
〔{1/(2·N·Fmax)－Tmul}〕＞0    (4)
图31为表示本发明有关的PLL电路的实施例7的方框图。经时钟产生电路100作倍频的时钟被输入到公知的相位同步电路101。由相位同步电路101输出的时钟被输入到公知的波形整形电路102。由波形整形电路102输出的时钟输入给相位同步电路101。应加倍频的时钟CLKin被输入至时钟产生电路100和相位同步电路101。时钟产生电路100由图11中所示的时钟产生电路构成。
下面说明此PLL电路的操作。在时钟CLKin输入到时钟产生电路100时，时钟产生电路100按前述操作产生将时钟CLKin的频率作倍频的时钟，所产生的时钟成为同步状态。在此状态中由时钟产生电路100得到将时钟CLKin的频率作倍频的时钟。时钟产生电路100产生的时钟被输入到相位同步电路101。由此，相位同步电路101起动被输入到它的时钟CLKin与由时钟产生电路100所输入的时钟之间的相位同步操作，使时钟产生电路100产生的时钟同步到时钟CLKin。
而后相位同步电路101输出的时钟输入到波形整形电路102，对因供给时钟的负载的变动而引起的波形畸变进行波形整形。经过波形整形的时钟输入到相位同步电路101。相位同步电路101使得波形整形后的时钟与时钟CLKin相位同步。这样即由波形整形电路100输出时钟CLKin频率的整数倍频率的、与时钟CLKin相同步的、经过波形整形的时钟。
图32为表示本发明相关的PLL电路的实施例8的方框图。由相位同步电路101输出的时钟被输入给时钟产生电路100。时钟产生电路100输出的时钟被输入至波形整形电路102。波形整形电路102输出的时钟输入到相位同步电路101。应加倍频的时钟CLKin被输入到相位同步电路101和时钟产生电路100。相位同步电路101、时钟产生电路100和波形整形电路102与图31中的相位同步电路101、时钟产生电路100和波形整形电路102结构相同。
在此PLL电路中，时钟产生电路100在输入时钟CLKin时，即产生时钟CLKin频率的倍频时钟，输入到波形整形电路102中进行时钟波形整形。相位同步电路101对时钟产生电路100及波形整形电路102中产生的相位偏离进行校正操作。从而由波形整形电路102与时钟CLKin同步地输出经过倍频的时钟。
在利用上述PLL电路的时钟产生电路100中，可采用利用图6所示延时线的图4的时钟产生电路，或者图9、20、23、26的时钟产生电路中之一。
上述实施例中，所示延时线及延迟单元的数量为单个的示例，但并不限于这样。
鉴于本发明可以多种型式来实现而不背离其基本特征的宗旨，因而上述这些实施例仅只是用于说明而不是限制性的，并由于本发明的领域由所附权利要求而不是由此前的说明书所限定的，所以在权利要求的区域之内的任何变型，或者该区域的等同物均被包括在这些权利要求之中。

Claims (16)

1.时钟产生电路，其中在多个作级联连接的延时线(DL1…)中输入第一时钟(CLKin)，根据第一时钟(CLKin)和各延时线(DL1…)所输出的第二时钟(CLB，…)的逻辑运算产生第一时钟(CLKin)频率的倍频第三时钟(CLKout)，其特征是各延时线(DL1…)包含有由通断时钟的二个开关元件(TG1，TG3)与共同连接到开关元件(TG1，TG3)的延时元件(I2)组成的、作级联连接的多个延时单元(U0…)。
2.时钟产生电路，其中在多个作级联连接的延时线(DL1…)中输入第一时钟(CLKin)，根据第一时钟(CLKin)及各延时线(DL1…)所输出的第二时钟(CLB，…)的逻辑运算产生第一时钟(CLKin)频率的倍频的第三时钟(CLKout)，其特征是设置有与延时线(DL1…)作交替级联连接的，输入第一时钟(CLKin)和由各延时线(DL1…)输出的第二时钟(CLB，…)的逻辑电路(EO4，EO5，EO6)，
各延时线(DL1…)包含有由通断时钟的二个开关元件(TG1，TG3)与共同连接到开关元件(TG1，TG3)的延时元件(I2)组成的、作级联连接的多个延时单元(U0…)。
3.时钟产生电路，其中在作级联连接的多个延时线(DL1，…)中输入第一时钟(CLKin)，根据第一时钟(CLKin)及各延时线(DL1…)所输出的第二时钟(CLB…)的逻辑运算产生第一时钟(CLKin)频率的倍频第三时钟(CLKout)，其特征是设置有：
输入第一时钟(CLKin)和由最后段延时线输出的第二时钟(D0)的相位比较器(PD)；和
根据相位比较器(PD)的输出信号控制延时线(DL1，…)的延迟时间的控制电路(DLC)。
4.时钟产生电路，其中在作级联连接的多个延时线(DL1…)中输入第一时钟(CLKin)，根据第一时钟(CLKin)及各延时线(DL1…)所输出的第二时钟(CLB…)的逻辑运算产生第一时钟(CLKin)频率的倍频的第三时钟(CLKout)，其特征是设置有：
与延时线(DL1…)作交替级联连接的，输入第一时钟(CLKin)及各延时线(DL1…)所输出第二时钟(CLB…)的逻辑电路(EO4，EO5，EO6)；
输入各延时线(DL1…)所输出的第二时钟(CLB，…)的频率比较部分(FD)；
输入第一时钟(CLKin)及最后段延时线所输出的第二时钟(D0)的相位比较器(PD)；和
根据相位比较器(PD)的输出信号控制延时线(DL1…)的延迟时间的控制电路(DLC)，
控制电路(DLC)在频率比较部分(FD)的输出信号为规定的逻辑电平时，按照相位比较器(PD)的输出信号控制延时线(DL1…)的延迟时间。
5.时钟产生电路，其中在作级联连接的多个延时线(DL1，…)中输入第一时钟(CLKin)，根据第一时钟(CLKin)及各延时线(DL1…)所输出的第二时钟(CLB…)的逻辑运算产生第一时钟(CLKin)频率的倍频第三时钟(CLKout)，其特征是设置有：
输入第一时钟(CLKin)的二分频电路(FA)；和
输入二分频电路(FA)所输出的第四时钟的作级联连接的多个延时线(DL1…)，
各延时线(DL1…)包含由通断时钟的二个开关元件(TG1，TG3)与共同连接到开关元件(TG1，TG3)的延时元件(I2)组成的、作级联连接的多个延时单元(U0)。
6.权利要求1所述的时钟产生电路，其特征是
延时线(DL1…)包含有选择多个延时单元(U0…)中的一个、将第一时钟(CLKin)输入给所选择的延时单元(U0…)的一方的开关元件(TG1，TG3)的选择手段(SEL0，…)。
7.权利要求2所述的时钟产生电路，其特征是
延时线(DL1，…)包含有选择多个延时单元(U0…)中的一个，将第一时钟(CLKin)输入给所选择的延时单元(U0，…)的一方的开关元件(TG1，TG3)的选择手段(SEL0，…)。
8.权利要求5所述的时钟产生电路，其特征是
延时线(DL1，…)包含选择多个延时单元(U0…)中的一个，将第一时钟(CLKin)输入给所选择的延时单元(U0…)的一方的开关元件(TG1，TG3)的选择手段(SEL0，…)。
9.时钟产生电路，其中在作级联连接的多个延时线(DL1，…)中输入第一时钟(CLKin)根据第一时钟(CLKin)及各延时线(DL1，…)所输出的第二时钟(CLB，…)的逻辑运算产生第一时钟(CLKin)频率的倍频第三时钟(CLKout)，其特征是设置是：
各延时线(DL1，…)具有第一延时线部分(DLa)和第二延时线部分(DLb)；
第一延时线部分(DLa)和第二延时线部分(DLb)各自由作级联连接的多个延时单元(U0…)组成；和
第一延时线部分(DLa)和第二延时线部分(DLb)的延时单元(U0，…)的延迟时间不相同。
10.时钟产生电路，其中在作级联连接的多个延时线(DL1，…)中输入第一时钟(CLKin)根据第一时钟(CLKin)及各延时线(DL1…)所输出的第二时钟(CLB，…)的逻辑运算产生第一时钟(CLKin)频率的倍频第三时钟(CLKout)，其特征是设置有：
输入第一时钟(CLKin)及由最后段延时线输出的第二时钟(D0)的第一相位比较器(PD1)和第二相位比较器(PD2)：
根据第一相位比较器(PD1)的输出信号控制第一延时线部分(DLa)的延迟时间的第一控制电路(DLC1)；
根据第二相位比较器(PD2)的输出信号控制第二延时线部分((DLb)的延迟时间的第二控制电路(DLC2)；和
根据第一相位比较器(PD1)的输出信号检测时钟的同步、控制第二相位比较器(PD2)及第二控制电路(DLC2)的输出信号的通断的同步检测电路(RD)，
各延时线(DL1，…)具有第一延时线部分(DLa)和第二延时线部分(DLb)，
第一延时线部分(DLa)及第二延时线部分(DLb)各自由作级联连接的多个延时单元(U0，…)组成，
第一延时线部分(DLa)及第二延时线部分(DLb)的延时单元(U0…)的延迟时间不相同。
11.使时钟相位同步的PLL电路，包括有：
权利要求3的时钟产生电种(100)；和
输入时钟产生电路(100)的输出时钟的相位同步电路(101)，其中
时钟产生电路(100)及相位同步电路(101)输入以相同的时钟，相位同步电路(101)输出时钟被输入到相位同步电路(101)。
12.使时钟相位同步的PLL电路，包括有：
权利要求10的时钟产生电种(100)；和输入时钟产生电路(100)的输出时钟的相位同步电路(101)，其中
时钟产生电路(100)及相位同步电路(101)输入相同的时钟，相位同步电路(101)的输出时钟被输入到相位同步电路(101)。
13.使时钟相位同步的PLL电路，包括有：
相位同步电路(101)；和
输入相位同步电路(101)输出的时钟的权利要求2的时钟产生电路(100)，其中
相位同步电路(101)和时钟产生电路(100)输入相同的时钟，时钟产生电路(100)的输出时钟被输入给相位同步电路(101)。
14.内设权利要求3中的时钟产生电路的半导体装置。
15.内设权利要求10中的时钟产生电路的半导体装置。
16.产生倍频时钟的时钟产生电路的设计方法，包括下列步骤：
设定欲予倍频的时钟的下限频率Fref；
确定倍频的倍数N；
选择构成延时线的延时单元(U0…)固有的延迟时间最小值Td-min；
确定延时线的最小延迟时间Tmul；
按下式计算构成一延时线所需的作级联连接的延时单元(U0，…)的数量K：
K≥〔{1/(2·N·Fref)}-(Tmu1)〕/(Tdmin)。
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