KR100355759B1 - 2의ｎ배 클럭 체배기 - Google Patents

Abstract

본 발명은 고속 디지탈 통신 시스템에 사용되는 2^N배 클럭 체배 발생기에 관한 것이다. 본 발명의 체배 발생기는 이전 단에서 체배된 클럭에 의하여 다시 체배되는 방식으로 전단으로부터 제공되는 입력 클럭 주파수를 체배하여 체배된 클럭 주파수를 생성하는 N 단의 2^N배 클럭 체배기와 입력되는 L(L=)비트의 제어비트를 상기 각 체배기에 필요한 비트수,(n=1, 2, ,3, . . , N)으로 나누어 상기 각 체배기단에 제공하는 선택기를 포함한다. 또한, 상기 각각의 클럭 체배기는 각 체배단에서 요구되는 만큼의 입력 클럭을 각기 대칭적으로 지연시켜주는 제 1 및 제 2 가변지연 블록; 상기 제 1 및 제 2 가변지연 블록의 출력을 논리적으로 연산하여 상기 각 체배기단의 체배된 클럭 주파수를 생성하는 논리 연산 수단을 구비한다.

본 발명의 체배 발생기는 입력 클럭을 2배에서 2^N배까지 체배할 수 있으며, 동작속도가 상이한 ROM/RAM과 같은 메모리 소자의 고속제어시에 필요한 여러가지 2^N배 클럭이 동시에 요구될때 유용하게 사용될 수 있다.

Description

2의 Ｎ배 클럭 체배기{DEVICE FOR MULTIPLYING THE N-TH POWER OF 2 CLOCK FREQUENCY}

본 발명은 고속의 디지탈 통신에서 사용하는 클럭 체배기에 관한 것으로, 보다 상세하게는 고속 통신 시스템의 2^N클럭 체배 발생기에 관한 것이다.

고속 통신 시스템의 가장 기초적인 요소중 하나는 광대역 네트워크를 위한 인터페이스이며, 이러한 인터페이스는 전송 단에서 여러개의 데이터 열을 묶어주기 위한 멀티플렉서와 수신 단에서 개개의 데이터 열을 복원하기 위한 디멀티플렉서가 필요하다. 또한, 이들 멀티플렉서/디멀티플렉서 뿐만 아니라 ROM/RAM과 같은 메모리 소자를 고속으로 컨트롤하는 방법이 요구되어 진다. 이와 같은 고속의 데이터처리를 위한 통신시장의 요구를 만족시켜 주기 위하여 고속의 클럭이 절실히 요구된다. 그러나, 불행하게도 현재의 제조 기술로는 고속의 클럭을 만들기가 어려울 뿐만 아니라 새로운 방법을 개발하여 만드는 데에는 많은 시간을 요구한다는 것과 비용면에서도 너무나 큰 부담을 준다는 문제점을 가지고 있다. 이에 따라 칩상에서 클럭을 체배하여 사용하는 기술은 제조 비용 절감과 함께 급속도로 변화해가는 통신 시장과 보조를 맞추기 위한 새로운 대안으로 제안되고 있다.

고속의 데이터 처리 기술중의 하나는 매칭 지연 기술(matched delay technique)을 포함한다. 이러한 매칭 지연 기술은 매칭된 지연 소자를 이용하여 본래의 최소 게이트 지연보다 더 정밀한 매우 높은 주파수의 데이터 패턴을 얻는데 사용된다. 그러나 이러한 방법은 근본적으로 클럭을 체배하는 기술이 아니어서 클럭 체배기로 사용하기 위해서는 약간의 수정이 불가피하며, 정밀한 데이터 패턴을 얻기 위해서 상당히 복잡한 회로를 사용하여야만 한다. 칩상에서 직접 클럭을 체배하여 사용하는 방법은 예전에도 제안되어 있으며, 이러한 예전의 클럭 체배기들은 PLL이나 DLL을 사용하여 체배된 클럭의 위상 에러를 회로내에서 자체적으로 교정하여 주는 장점이 있다. 그러나, PLL이나 DLL은 기본적으로 복잡한 회로로 구성되기때문에 구현하고자 하는 시스템의 한 부분이 되어야 할 체배기 자체가 시스템 기본 회로보다 훨씬 복잡해 질수 있다는 것이 단점이 있다.

그러므로, 본 발명은 상술한 문제를 해결하고자 안출된 것으로, 고속의 디지탈 통신 시스템에서 사용하는 클럭 체배 발생기를 제공하는 것을 그 목적으로 한다.

상술한 목적을 달성하기위한 본 발명에 따른 2^N배 클럭 체배 발생기는:

이전 단에서 체배된 클럭에 의하여 다시 체배되는 방식으로 전단으로부터 제공되는 입력 클럭 주파수를 체배하여 체배된 클럭 주파수를 생성하는 N 단의 2^N배 클럭 체배기; 입력되는 L(L=)비트의 제어비트를 상기 각 체배기에 필요한 비트수,(n=1, 2, ,3, . . , N)으로 나누어 상기 각 체배기단에 제공하는 선택기를 포함하며;

상기 각각의 클럭 체배기는:

각 체배단에서 요구되는 만큼의 입력 클럭을 각기 대칭적으로 지연시켜주는 제 1 및 제 2 가변지연 블록; 상기 제 1 및 제 2 가변지연 블록의 출력을 논리적으로 연산하여 상기 각 체배기단의 체배된 클럭 주파수를 생성하는 논리 연산 수단을 구비하는 것을 특징으로 한다.

도 1은 본 발명에 따라 구성된 주파수 체배기의 블록 구성도,

도 2는 도 1에 도시된 클럭 체배기의 상세 블록 구성도,

도 3은 도 2에 도시된 가변지연 블록의 상세 블록 구성도,

도 4는 본 발명의 주파수 체배기의 각 구성요소에서 생성된 신호의 타이밍도.

<도면의 주요부분에 대한 부호의 설명>

10, 20, 30 : 클럭 체배기 50 : 선택기

100, 200 : 가변지연 블록 150 : 버퍼 모듈

250 : 멀티플렉서 300 : 논리연산부

이하 본 발명은 첨부된 도면을 참조하여 다음과 같이 상세히 설명될 것이다.

도 1은 본 발명에 따라 구성된 주파수 체배기의 블록 구성도를 도시한다. 본 발명의 주파수 체배기는 N 단의 2^N배 클럭 체배기(10, 20, ..., 30)과 선택기(50)를 포함한다.

2^N배 클럭 체배기(10, 20, 30)는 각기 이전 체배기단에서 체배된 클럭에 의하여 다시 체배되는 방식으로 입력되는 클럭 주파수를 2^N체배하여 체배된 클럭 주파수를 출력한다. 보다 상세히 말해서, 입력 클럭 CK_ref 또는 전단에서 출력된 체배된 클럭이 제공되면, 각각의 클럭 체배기(10, 20, 30)는 입력 클럭을 2배씩 체배함으로써 CK_2, CK_4, . . . , 그리고 마지막 클럭 체배기(30)에서 CK_ref의 2^N배의 클럭율을 갖는 클럭을 출력한다. 이러한 구성에 의하면, 입력 클럭의 2 내지 2^N배의 클럭을 동시에 체배할 수 있기 때문에, 동작속도가 다른 N개의 ROM/RAM 과 같은 메모리 소자의 고속 제어시에 필요한 여러가지의 2^N배의 클럭이 동시에 요구되어질때 유용하게 사용될 수 있다.

선택기(50)는 입력되는 L(L=)비트의 제어비트를 각 클럭 체배기(10, 20, 30)의 클럭 체배에 필요한 비트수,, (n=1, 2, 3, . . , N)으로 나누어 각 클럭 체배기(10, 20, 30)에 제공한다. 즉, 선택기(50)는 단순히 와이어로 연결되어 입력되는 제어비트를 각 클럭 체배기(10, 20, 30)에 제공하는 기능을 수행한다.

도 2를 참조하면, 도 1에 도시된 각각의 클럭 체배기(10, 20, 30)의 상세 블록 구성도가 도시된다. 도 2에서, 각각의 클럭 체배기(10, 20, 30)는 각 체배기단에서 요구되는 만큼의 입력 클럭(도 4의 CK_2ⁿ및 도 4의 (CK_2ⁿ)')을 각기 대칭적으로 지연시켜주는 제 1 및 제 2 가변지연 블록(100, 200)과, 제 1 및 제 2 가변지연 블록(100, 200)의 출력(도 4의 a1 및 b1)을 논리적으로 연산하여 체배된 클럭 주파수(도 4의 CK_2ⁿ⁺¹)를 생성하는 논리 연산부(300)를 구비한다. 각각의 클럭 체배기(10, 20, 30)는 입력클럭을 대칭적으로 지연시켜 주기위하여 제 1 및 제 2 가변지연 블록(100, 200)의 전단에 각기 연결된 버퍼(110) 및 인버터(210)를 더 구비한다. 인버터(210)는 제 2 가변지연 블록(200)으로의 클럭 입력(도 4의 CK_2ⁿ)을 도 4의 (CK_2ⁿ)')으로서 제공한다.

또한, 논리 연산부(300)는 제 1 및 제 2 가변지연 블록(100, 200)의 출력과 입력 클럭을 논리곱 연산하는 AND 게이트(310, 320)와 AND 게이트(310, 320)의 출력(도 4의 a2 및 b2)을 논리합 연산함으로써 입력 클럭을 2ⁿ체배한 클럭(도 4의 CK_2ⁿ⁺¹)을 출력하는 OR 게이트(330)로 구성된다.

한편, 도 3을 참조하면, 제 1 및 제 2 가변지연 블록(100, 200)의 상세 블록 구성도가 도시된다. 실질적으로, 제 1 및 제 2 가변지연 블록(100, 200)은 각기 동일한 구성을 가지므로, 도 3에는 설명 편의상 하나의 가변지연블록, 예로, 가변지연 블록(100)의 구성만을 도시하며, 나머지 가변지연 블록(200)은 반전된 클럭(도 4의 (CK_2ⁿ)')이 제공된다는 것을 제외하고는 가변지연블록(100)과 동일한 동작을 수행하는 것으로 이해하여야 할 것이다.

지연 블록(100)은 입력 클럭을 케스케이드 방식으로 수신하도록 일렬로 연결된 2^Ln-1 개의 버퍼로 구성된 버퍼 모듈(150)와 버퍼 모듈(150)내 각각의 버퍼의 출력을 Lⁿ비트의 제어비트에 따라 선택하여 순차적으로 출력하는 하나의 멀티플렉서(250)로 구성된다. 선택기(50)로부터 제공되는 Lⁿ비트의 제어비트는 제 1 및 제 2 가변지연 블록(100, 200)의 지연시간을 정밀하게 조절하는데 사용되며, 제 1 및 제 2 가변지연 블록(100, 200)의 조절가능한 지연 시간은 하나의 표준 셀(일반적으로 인버터 또는 버퍼)이 갖는 지연 시간과 동일하다. 적절한 Lⁿ의 값은 하기 기술되는 바와 같이 결정되며, 제 1 및 제 2 가변지연 블록(100, 200)으로부터 입력클럭(도 4의 CK_2ⁿ)주기의 1/4 주기만큼 지연된 클럭(도 4의 a1)이 생성되도록 한다.

n 번째 체배기에서 필요한 L_n의 값은 가변지연 블록(100, 200)에서 사용되는 지연 소자의 수, 입력 클럭의 주기, 표준지연시간, 및 지연소자의 평균과 표준편차에 의해 결정되며, 하기 수학식 1과 같이 규정된다.

상기 수학식 1에서,은 자리 올림한 양의 정수이고, T_n은 각 체배기에서의 입력 클럭의 주기이며, τ_min은 예측되어지는 버퍼의 최소지연 시간이다.

한편, 상술한 클럭 체배기(10, 20, 30)에 있어서, 이전 체배기에서 체배된 클럭에 의하여 다시 체배되는 다음 단의 클럭 주기는 이전에 체배된 클럭 듀티비의 1/2이 된다. 표준 버퍼 지연시간을 τ_c라고 하고, 체배된 클럭이 안정적으로 동작하는 것을 보장하기 위해서는 체배된 클럭 주기의 지터가 이상적인 클럭 주기의 M% 이내에 있어야 한다고 가정하자. 그러면, 체배된 클럭이 안정적으로 동작하기 위해서는 하기 수학식 2과 같은 규정된 갯수로 선택되어야 한다.

상기 수학식 2에서,은값을 넘지않는 최대의 자연수이다. 수학식 2로부터 구한 N은 T와 τ_c자가 주어졌을때 안정적으로 체배가능한 체배단의 상향 경계값이 된다.

그러므로, 본 발명에 따라서 구성된 클럭 체배기는 기준 클럭의 2 ∼ 2^N배의클럭을 동시에 생성함으로써 MPSK나 MQAM 등의 변조방식에서 요구되는 여러개의 클럭들을 하나의 체배기로 얻을 수 있다. 또한, ASIC 표준 셀 라이브러리에서 제공하는 디지탈 셀들만을 사용하여 쉽고 간단하게 칩상에서 구현될 수 있으며, 체배기가 완전 대칭형 구조를 갖게되어 제조공정상의 오차나 동작환경상의 오차에 의한 체배된 클럭의 동작상의 오차를 최소화할 수 있다.

Claims (5)

1. 이전 단에서 체배된 클럭에 의하여 다시 체배되는 방식으로 전단으로부터 제공되는 입력 클럭 주파수를 체배하여 체배된 클럭 주파수를 생성하는 N 단의 2N 배 클럭 발생기에 있어서,

   입력되는 L(L= )비트의 제어비트를 이전단을 정확히 2배 체배시키기위해 상기 각 체배기에 필요한 비트수, (n=1, 2, ,3, . . , N)으로 나누어 상기 각 체배기단에 제공하는 선택기를 포함하며;

   상기 각각의 클럭 체배기는:

   각 체배단에서 요구되는 만큼의 입력 클럭을 각기 대칭적으로 지연시켜주는 제 1 및 제 2 가변지연 블록;

   상기 제 1 및 제 2 가변지연 블록의 출력을 논리적으로 연산하여 상기 각 체배기단의 체배된 클럭 주파수를 생성하는 논리 연산 수단을 구비하는 것을 특징으로 하는 2^N배 클럭 체배 발생기.
2. 제 1 항에 있어서, 상기 논리연산 수단은 상기 제 1 및 제 2 가변지연 블록의 대칭적으로 지연된 출력과 상기 입력 클럭을 각기 논리곱 연산하는 제 1 및 제2 AND 게이트와 상기 각 AND 게이트의 출력을 논리합 연산함으로써 상기 입력 클럭을 2ⁿ체배한 클럭을 생성하는 OR 게이트를 구비하는 것을 특징으로 하는 2^N배 클럭 체배 발생기.
3. 제 1 항에 있어서, 각각의 상기 가변지연 블록은 상기 입력 클럭을 케스케이드 방식으로 수신하도록 일렬로 연결된 2^Ln-1 개의 버퍼로 구성된 버퍼 모듈과 상기 버퍼 모듈내 각각의 버퍼의 출력을 상기비트의 제어비트에 따라 순차적으로 선택하여 출력하는 멀티플렉서로 구성된 것을 특징으로 하는 2^N배 클럭 체배 발생기.
4. 제 1 항에 있어서, 각각의 상기 가변지연블록은 상기비트의 제어 비트를 이용하여 지연되는 시간을 조절하며;

   상기은 하기 수학식을 만족하며,

   상기 수학식에서,은 자리 올림한 양의 정수이고, T_n은 각 체배기에서의 입력 클럭의 주기이며, τ_min은 예측되어지는 버퍼의 최소지연 시간인 것을 특징으로 하는 2^N배 클럭 체배 발생기.
5. 제 1 항에 있어서, 상기 N 단의 클럭 체배기의 허용가능한 최대 개수는 수학식에 의해 결정되며,은값을 넘지않는 최대의 자연수인 것을 특징으로 하는 2^N배 클럭 체배 발생기.