CN1703830A - 用于产生具有预定时钟信号性质的时钟信号的方法和装置 - Google Patents

Abstract

本发明揭示一种用于产生一个具有预定时钟信号性质的时钟信号(CLKOUT)的方法和装置，其首先预备许多时钟信号(PCLK[n－1:0])，其相对于主时钟信号(CLK)具有大体上相同的频率且具有分别不同的相位关系，以便随后基于一个根据所述待产生的时钟信号而预备的控制信号(PEN[])从所述许多所预备的时钟信号中选择预定时钟信号，并组合所述所选的时钟信号以便产生所想要的时钟信号(CLKOUT)。

Description

用于产生具有预定时钟信号性质的时钟信号的方法和装置

技术领域

本发明涉及一种用于数个不同时钟信号的一个数字合成(DCS＝数字时钟合成)的系统，且尤其涉及一种用于产生具有预定时钟信号性质的时钟信号的方法和装置，而且在本文中尤其涉及用于产生具有几乎任何想要的频率和一个想要的工作循环的时钟信号的一种方法和装置。

背景技术

传统地，通过使用已知模拟时钟合成来产生独立的时钟信号，其中按照惯例使用复数个PLL(PLL＝锁相回路)。因为常规模拟PLL受限于由PLL分配器元件接纳的离散频率，在此总体振动影响较高且时钟准确度有限，所以此类常规方法为不利的。常规方法的另一缺陷为，所用的模拟电路需要复数个电路区块，使得电路复杂性较高。此外，可以在一单一芯片上实现的PLL的数目有限，因而可用的独立时钟信号的数目也有限。而且，常规途径的另一缺点为，对于使用常规模拟途径的所述PLL中的每一个而言，必须提供一相关外部模拟电源。用于模拟电路的设计费用较高。

EP 1 137 188 A2描述一数字PLL，其中仅选择一个多相时钟的个别脉冲，所述脉冲控制一翻转触发器，其接着产生具有一个50％工作循环的时钟。使用具有一个数字相位比较器的一个“传统”PLL回路。一个相位比较同步/合成.同步(sync/synth.sync)引起样本时钟的相位和频率的一个重复的后控制。可能以一同步时钟的任何准确度(非偶数整数)倍数产生具有二进制可程序化频率、工作循环和相位的(数个)时钟。

发明内容

本发明的目的在于提供一种改良的方法和一种改良的装置，其用于产生具有预定时钟信号性质的时钟信号，所述性质能防止先前技术中的上述缺陷。

通过根据权利要求1所述的方法和根据权利要求10所述的装置来达到此目的。

本发明提供一种用于产生具有预定时钟信号性质的时钟信号的方法，其包含以下步骤：

(a)提供复数个关于一主时钟信号具有大致相同的频率和分别不同的相位关系的时钟信号；和

(b)基于一个取决于待产生的时钟信号而提供的控制信号，从所述复数个所提供的时钟信号中选择预定时钟信号，并组合所述所选时钟信号以便产生所述时钟信号。

本发明进一步提供一种用于产生具有预定时钟信号性质的时钟信号的装置，其包含：

一个多相位时钟产生器，用于提供关于一个主时钟信号具有大体上相同的频率和不同的相位关系的复数个时钟信号；和

一个相位重叠单元(phase overlay unit)，其基于一个取决于待产生的时钟信号而提供的控制信号，从所述复数个所提供的时钟信号中选择预定时钟信号，而且其组合所述所选时钟信号以产生所述时钟信号。

根据本发明的一个优选实施例，当组合所述所选时钟信号时，脉冲与所选时钟信号的一个高逻辑电平组合，以产生具有一个脉冲的时钟信号，所述脉冲具有一个高逻辑电平和一个预定脉冲长度。使用所提供的控制信号，可以控制具有一个高逻辑电平的所述个别脉冲的持续时间、具有一个低逻辑电平的所述个别脉冲的持续时间和待产生的所述时钟信号的脉冲串列的形状。具有一个高逻辑电平的一个脉冲的最短持续时间在本文中被判定为，具有所述主时钟信号的一个高逻辑电平的一个脉冲的持续时间，而具有一个低逻辑电平的一个脉冲的最短持续时间由所达到的相位分辨率来判定。

优选地，所述控制信号优选包括复数个启动信号，其中为用于复数个时钟信号中的的每一者个提供一个启动信号，而且其中延迟提供所述启动信号以便设定同等物的一其定位，从而保证待产生的时钟信号的预定时钟信号性质。优选地，所述启动信号最好以一个启动信号序列的形式被而提供，以产生具有一个预定频率和预定工作循环的一个周期性时钟信号。所述启动序列通过使用一个主要边缘内插器、一个次要边缘计算器和一个相位启动单元而产生，其中所述主要边缘内插器分别判定待产生的时钟信号中的前沿边缘的一个时间点或一个暂时位置(时间戳记)，其中所述次要时钟计算器基于前沿边缘的时间点产生待产生的时钟信号中的后沿边缘的一个时间点，而且其中所述相位启动单元基于所述前沿边缘的时间点并基于所述后沿边缘的时间点产生所述启动信号序列。

一时间戳记由一个主时钟循环和一个子循环时间的一个序列号(所述主时钟+所述主时钟的区段的整数倍)来设定。

根据本发明的一个进一步的优选实施例，产生同步的时钟信号，其中本文中一个界定相位和与同步信号的频率关系与待产生的时钟信号关联，其中额外提供一个边缘侦测单元以侦测所述同步信号中的信号状态变化，从而产生一个边缘图案。通过使用一个边缘位置解码器，在所述边缘图案中可以判定具有一个预定极性的边缘(即上升或下降边缘)。通过使用一个时钟参数计算器，基于所述同步信号的判定边缘，可以判定待产生的同步时钟信号的周期和相位，而且随后通过使用主要边缘内插器、次要边缘计算器和相位启动单元和相位覆盖单元，可以产生同步时钟信号。

根据依据根据本发明的一个进一步的优选实施例，所述产生的时钟信号的周期在频谱范围中被调变，以获得一个展频时钟信号，其中通过在每个时钟信号循环后使用一个展频内插器，使得引起所产生的周期增加达一个预定数值，直到达到一个上限。随后，引起使得所述周期减小达一个预定数值，直到达到一个下限。此在循环中重复。

根据本发明的一个进一步的优选实施例，可能产生一个任意时钟(任意时钟合成)。根据此更一般的途径，任意数目的时钟可以由相同多相位时钟信号来合成，其中时钟输出的波形可以视同步信号的任意数目而定。在此实施例中，提供一个主时钟计数器，其在每个主时钟循环中增加，借此形成一个共同时间参考系统。通过使用此参考，时间戳记可以与总体时钟产生系统中的每个实际事件或还与每个假设事件(例如上升或下降边缘)关联。为了表达离散主时钟事件之间的事件的暂时位置，可以使用具有几乎无限准确度的区段。

然而，时间戳记与外部同步事件的上升边缘和下降边缘关联，也与潜在的复杂和无规律的时钟信号的边缘位置关联。所述抽象术语“时间戳记”允许所述事件的算术处理。因此可以计算任意时钟形状，而且可以轻易地产生具有相互间的和与外部事件间的一预定关系的时钟信号。

根据本发明，也可以基于步骤(a)中提供的时钟信号产生复数个独立的时钟信号。

因此本发明提供一种系统，其用于不同独立的时钟信号的数字合成(DCS＝数字时钟合成)。作为所有合成时钟信号的一个共同基础，使用具有一个固定频率的一个时钟信号的多相位。根据本发明，采用此方法合成的时钟信号大致上比使用一个常规模拟时钟合成方法所获得的可比时钟信号更稳定。

与上述常规方法形成对比，数字时钟合成(DCS)的发明概念允许所述时钟的覆盖，以产生具有一个可变工作循环的所要的时钟脉冲。根据本发明，并非量测常规回路，而是量测所述同步事件的时间点并将所述时间点与仅“虚拟地”展现的一个理想同步事件进行比较。根据本发明，虚拟同步比较中的相位误差准确地在数量上被判定，且立即“计算”并产生所述理想时钟。

在先前技术中缺少通用时间戳记的概念，所述概念使得将相互关联的事件纯分析地置于整个系统内成为可能。因此可以省略具有一个常规回路的上述途径。

本发明的另一优势尤其存在于使用数个时钟域的一个芯片上的系统中。除此以外，本发明也使用相同途径提供同步的时钟信号，其中尤其可以产生一个用于模拟信号的取样的时钟，其具有可程序化的工作循环和一个与一个低频率同步信号的可程序化相位关系。

根据本发明的另一优势，技术的可能实施例在模块构造中为有效的，其中通过使用一组用于数字时钟合成的简单、标准化模块，可服务几乎任何应用，借此产生非常高度的复用性。

所述发明数字时钟合成提供传统模拟时钟合成所没有的复数个优势。

-经改良的时钟振动：根据本发明，可以产生具有一个具有一个很低振动水平的固定频率的一个多相时钟，使得即使具有由相位粒度引入的额外振动，总体振动也优于可由一个常规多频率PLL所达到的振动，

-改良的时钟准确度：根据本发明，可以产生一直到参考频率(即所述主时钟信号的频率)的任何目标频率，其中平均频率的准确度仅受所用的内插器的位宽度限制。相反，常规模拟PLL限于由PLL分配器元件所接纳的离散频率。

-减少的测试努力：根据本发明，模拟电路的数目减少为几个简单的和标准化的电路区块，而且电路复杂性转移到根据本发明的数字部件，标准化和自动化测试方法可以用于所述部件，

-每一芯片的更加合成的时钟信号：如常规上对每一芯片所允许的PLL的数目进行实际限制，根据本发明此限制现已取消，因为现在独立的时钟信号可得自一个而且相同的PLL，

-减小的硅区域：因为电路复杂性偏移到电路的数字部件中，与传统途径相比，可以从逻辑电路的高密度中获得优势，所述电路可以通过使用亚微米处理而获得，

-减少的插脚数：模拟PLL需要指定数目的外部模拟电源，然而根据本发明，这些电源的数目可以减少，因为仅一个具有固定频率的PLL用于所有独立的时钟信号，

-减少的模拟设计努力：仅需设计几个相对简单的模拟区块，而且所述区块可在相同技术中再用于任何芯片，

-更佳的模拟/仿真覆盖率：因为电路构造的较大部分移入数字设计领域中，通过使用一个数字模拟和仿真可以覆盖一个较高百分比的系统，以及

-电路的设计灵活性：某一时钟信号的合成可以在硬件中设计成非常具有灵活性，而且后来可以调整精确时钟性质以获得一个最佳性能或避免误差。

所述数字时钟信号合成的另一优势为，用每个改良或采用每个新数字技术，可以通过所述数字时钟信号合成来获得改良的性能和改良的准确度。所述数字时钟信号合成中的主要参数是用于改良所述多相位时钟信号的相位准确度。

在操作数字域内的所有时钟信号参数之后，因此可以主动地以很灵活的方式来调整一个时钟信号以满足固定需要。许多新应用将利用这个性质，例如通过用相位中的一个可偏移时钟进行计时来对信号进行精确延迟。

此外，还可能通过使用具有较短时钟循环的多相位时钟信号来产生具有比所述主时钟信号更高的频率的时钟信号，如基于所述主要边缘，可以以一简单方法计算具有相同循环的额外时钟边缘。较短的多相位时钟信号可以由具有二相位的逻辑组合导出。多相位时钟信号的最短可能高周期为所述相位准确度的二倍。

附图说明

下文参考相关图式来详细解释本发明的优选实施例，其中：

图1展示一个多相位时钟振荡器；

图2展示所述复数个多相位控制信号的波形；

图3展示根据本发明的一个实施例的一个相位覆盖单元；

图4展示根据图3的相位覆盖单元中的信号的波形；

图5a展示用于启动信号的延迟的波形，所述启动信号用于根据图3的相位覆盖单元；

图5b展示一个用于产生图5a中的波形的延迟单元的实例；

图6展示一个主要边缘内插器，其用于判定所述时钟信号中的前沿边缘；

图7展示一个次要边缘计算器，其用于判定所述时钟信号中的后沿边缘；

图8展示一个相位启动单元，其用于产生所述启动信号；

图9展示一个支持信号的波形；

图10展示一个时钟产生单元的一个实例，所述单元包括图3、6、7和8中的单元；

图11展示图10中的所述时钟产生单元中的信号的波形；

图12展示用于一个实际时钟信号的时钟振动；

图13展示一个边缘侦测单元，其用于侦测一个同步信号中的边缘；

图14展示一个边缘位置解码器，其用于侦测同步信号中的所述边缘的位置；

图15展示一个时钟参数计算单元；

图16展示一个IIR滤波器；

图17展示根据一个第二实施例的一个主要边缘内插器；

图18展示一个同步时钟产生单元，其用于产生一个同步时钟信号，其包括图3、7、8、13、14、15和17中的单元；

图19展示一个系统的一个方块图，所述系统用于根据本发明的一个实施例的一个任意时钟合成；图20展示一个展频内插器；

图21展示所述展频时钟的扫频性能；

图22展示本发明的时钟产生器的一个模块构造的一个实例。

具体实施方式

下文中参考附图更详细地描述优选实施例，其中在个别附图的描述中，类似或相同元件用相同参考数字表示。

图1展示用于一个多相位时钟振荡器的一个实例，其包括一个晶体振荡器100，其耦接到一个振荡晶体102以输出一个振荡器时钟信号XCLK。所述振荡器时钟信号XCLK由一个锁相回路(PLL)104所接收，所述锁相回路基于所接收的振荡器时钟信号产生一个主时钟信号CLK，所述主时钟信号被提供给延迟锁相回路(DLL)。所述DLL 106基于所应用的主时钟信号CLK产生复数个时钟信号PCLK[0]...PCLK[n-1]。所产生的时钟信号都具有相同频率，但是分别包含与所述主时钟信号CLK形成对比的不同相位关系，且因此也包含相互间的不同相位关系。

数字时钟信号合成(DCS)使用所述主控制信号CLK，通过使用所述DLL106自所述主控制信号导出具有2n-1个相位的时钟信号PCLK[n-1:0]。除使用图1所描述的方法以外，此一多相位时钟也可以通过使用其它技术(包括常规途径和图1中所示的PLL+DLL途径)而产生。

在图2中，所述个别时钟信号PCLK的波形和所述主时钟信号CLK的波形随时间流逝而加以指示。此外，说明存在于所述个别时钟信号PCLK[0]到PCLK[n-1]之间的相位偏移。从图2可以看出，在所说明的实施例中，连续时钟信号之间的相位偏移一直为相同的Φ，使得(例如)在第一时钟信号PCLK[0]的一上升时钟边缘与随后的时钟信号PCLK[1]的第一上升边缘之间存在为Φ的一个相位差。一个时钟信号的两个连续上升边缘之间的相位差一直为nxΦ。

所有合成的时钟信号的可能准确度主要取决于这些多相位时钟信号PCLK的相位分辨率Φ。最大可能“相位分辨率”为栅极延迟时间的一个函数，其中为较高频率可以使用较少延迟标记，反之亦然。对于Φ而言，以下计算规格适用：

$\mathrm{\φ}=\frac{T_{\mathrm{CLK}}}{n}=\frac{1}{n\·f_{\mathrm{CLK}}}$

其中

Φ＝相位分辨率，

TCLK＝主时钟信号的周期，

fCLK＝主时钟信号的频率，而且

n＝0，1，2，...

希望将所述主时钟信号CLK保持在一固定频率或至少在一较窄范围内，从而提供最佳化所使用的PLL电路104和所使用的DLL电路106以获得一个最大稳定性的可能性。在仅使用一个具有固定频率的时钟信号以产生用于一个系统的所有时钟信号后，所有努力旨在于使得此单个时钟尽可能地稳定，例如通过适合滤波器、分离电源端子、芯片上的最佳排列等。由此产生的所有时钟信号然后还展示此中心来源的稳定性。

在以下表格中，给出用于主时钟信号的实例以及用于所使用的相位数目n的实例，此取决于由半导体技术所给出的最小结构大小，在半导体技术中制造对应的DLL和PLL电路。

技术	最大频率fCLK	相位数目n	相位分辨率Φ
				0.25μm	166MHz	32	188ps
0.18μm	250MHz	32	125ps
					500MHz	16	125ps

下文中更详细地讨论本发明的一个第一优选实施例，通过使用其，可以基于所产生的时钟信号合成独立的时钟信号，如以上所说明。

在图3中，展示了一个发明相位覆盖单元(POU)的一个实施例。所述相位覆盖单元通过所述DLL电路106在其输入端处接收所述时钟信号PCLK[0]到PCLK[n-1]。此外，所述相同相位覆盖单元在此以复数个启动信号PEN[0]到PEN[n-1](PEN＝相位启动)的形式接收所述主时钟信号CLK和一控制信号。将所述启动信号PEN[]提供给一输入缓冲器108，并使用所述主时钟信号CLK通过所述缓冲器而计时所述启动信号。一个相位覆盖单元进一步包括复数个延迟元件110，其中所述延迟元件110的数目对应于所应用的启动信号PEN[]的数目。将一个启动信号分别提供给一个延迟元件110，而所述延迟信号在此由一个设定延迟Δ来延迟，基于所述相位偏移将一延迟额外地添加到所述设定延迟Δ。所述分别添加的相位延迟由图3所示的所述延迟元件110所致。此外，提供复数个AND栅极112，其中所述AND栅极112中的每一者接收一个延迟元件110的一个输出信号，即一延迟启动的信号PEN[]和一个时钟信号PCLK[]，并使其受一个逻辑AND链路的支配。在所述AND栅极112的输出端，应用输出信号CC[0]到CC[n-1]。这些输出信号供应到一个OR栅极114，其输出信号一次以非倒转形式然后再以倒转形式供应到一个多工器116。所述多工器116以传统控制模式被控制并输出所述非倒转时钟信号CLKOUT。如果所述多工器116通过使用所述控制信号INVCLK加以控制，则此意味着想要一个倒转时钟信号，使得在此情况下所述OR栅极114的倒转输出作为时钟输出信号CLKOUT被输出。

因此本发明的数字时钟信号合成相互覆盖所述主时钟信号的数个相位，以便分别形成或建立待产生的时钟。这是通过上述简单AND/OR电路而达到。为每一时钟信号相位PCLK[]提供一个个别启动信号PEN[]。具有主动的多相位时钟信号的一个高逻辑电平的所有基本脉冲通过使用所述OR栅极来链结，以便产生具有一高逻辑电平的更长脉冲。基本上，第一主动启动信号判定所述输出信号CLKOUT的正边缘，而第一非主动启动信号判定其负边缘。具有所述时钟信号相位的一个高逻辑电平的周期暂时偏移后，其启动信号需加以对准以保证足够的建立保持时间。此通过以下事实而达到：此外也延迟所述启动信号，其中在此存在实施此延迟的不同可能性，其中稍后将更详细地解释一个优选实施例。

使用图3中所示的电路而产生的具有一个高逻辑电平的最短脉冲将具有基本时钟脉冲的一个持续时间。具有一个低逻辑电平的脉冲可以更窄，而且仅受所述相位分辨率的限制。至于想要具有一个高逻辑电平的较窄脉冲，可选择上述时钟信号倒转。

在图4中，展示用于具有不同相位PCLK[0]到PCLK[3]的四个时钟信号的一个时钟覆盖的一个实例，其中通过对应的启动信号PEN[0]到PEN[3]的控制，说明一个非周期性时钟信号的合成。由所述启动信号PEN[]所判定的启动图案控制具有一个高逻辑电平的个别周期和具有一个低逻辑电平的周期的长度，并且形成脉冲串列，其在如上所提及的所说明的情形中并非为周期性的。在图4中，进一步呈现AND栅极112的输出信号CC[0]到CC[3]。此外，说明所述OR栅极114的输出CLKOUT，而且将INVCLK选为0。从输出时钟信号CLKOUT的波形可以看出，基于如所提供的启动信号的图案，在输出时钟信号中，具有一个高逻辑电平的周期和具有一个低逻辑电平的周期分别包含一个不同长度，而且可以看出所述输出信号也并非周期性。

下文中通过使用图5更详细地解释所述启动信号的延迟的实例，其中在图5a中说明如在图5b中所使用的所述信号的信号波形。图5为一实例，其使用任何方法展示相位覆盖单元和DLL 106中的延迟元件，使得在图5b中，对应元件用对应的参考数字来指定。事实上，图5b为可容易看见的图3的截面的一个放大说明。在图5b中说明出现在个别元件中的延迟时间。

通常，产生多相位时钟信号的DLL电路106已通过使用延迟控制缓冲器来实现。控制所述DLL缓冲器链元件的延迟的信号可再用于重复用于所述启动信号的所有延迟。所述个别延迟可根据以下计算公式而定尺寸：

tDEL(a)＝δ+a·φ＝tC2P(a)-tC2Q-tSU

tC2P(a)＝tC2P(0)+a·φ

δ＝tC2P(0)-tC2Q-tSU

tHOLD＝tCLK-tDUTY-tSU＝tCLK-tDUTY-tC2P(0)+tC2Q+δ

其中：

tDEL(a)＝启动信号PEN[a]的延迟，

Δ＝延迟，

A＝0，1，2，....n-1，

Φ＝相位，

tC2P(a)＝DLL 106的延迟，

tC2Q＝因输入缓冲器108而引起的延迟，

tsu＝用于AND栅极112的设计时间，

tHOLD＝用于AND栅极112的保持时间，

tDUTY＝时钟信号的高周期，和

tCLK＝主时钟信号的周期

此模拟延迟机械装置的优势在于，所述电路在很大程度上不受所述主时钟信号的时钟信号的变化的影响。因为所述AND栅极112较小，所以所述延迟重复不必像所述建立和保持时间(tsu，tHOLD)一样精确。

作为上述途径的替代方法，可提供使用数个时钟信号相位的一个锁存机制。然而此纯数字途径具有缺陷，即多相位时钟信号线路用一个较高负载容量来加载。

下文中更详细地解释本发明的一个第二实施例，其用于产生一个周期性时钟信号，所述信号关于频率和时钟循环几乎为可任意程序化的。采用此时钟信号内插方法，提供启动信号的一个适合序列以合成周期性信号，所述信号具有高达所述主时钟信号速度的几乎任何频率和任何时钟循环。为了产生适合的启动图案，首先，所想要的时钟的前沿边缘的位置必需被内插，为此使用主要边缘内插器PEI，其更详细地展示于图6中。

所述主要边缘内插器接收信号PERIOD，其指示所要的时钟信号的一个周期。同样，所述内插器接收信号DUTY，其指示所要的时钟信号的时钟循环。所述内插器包括复数个锁存存储器120到128，其通过使用所述主时钟信号CLK而计时，并由一个D翻转器而形成。

以下表格描述以下图式的描述中所用的符号。

符号	描述
		PERIOD	用于所产生的信号CLKOUT的参考时钟周期的单元中的所要时钟循环
DUTY	用于所产生的时钟信号CLKOUT的所要工作循环
		INIT	初始化所述相位内插器；所述内插器被停止并设定为0；在输出信号INIT后，立即输出一个前沿边缘
EDGE	旗标，其指示一个主要边缘应产生于当前主时钟信号循环中
		T_EDGE	产生所述主要边缘的时间
T_LEN	具有一个高逻辑电平的时钟脉冲的长度
		LEAD	旗标，其指示一个前沿边缘待产生于所述当前主时钟信号循环中
TRAIL	旗标，其指示一个后沿边缘应产生于所述当前主时钟信号循环中
		P_LEAD	在当前主时钟循环内形成前沿边缘的脉冲的位置
P_TRAIL	在当前主时钟循环内形成后沿边缘的脉冲的位置
		i.k	多重所述主时钟信号循环中的定时参数(整数位，分数位)的分辨率
I	所述主时钟信号计数器的分辨率[位]
		N	时钟相位的数目，2的幂
m	相位选择器的分辨率[位]，m＝log2(n)

在下文中，更详细地解释图6的所述主要边缘内插器的功能性。CMC指定一个自由运作计数器，其在每个主时钟信号循环中增加1。其为每个主时钟信号循环提供一个连续时间戳记。T_EDGE为根据所述时间戳记的时间点，下一个前沿边缘必须在此时间点出现。此时间点通过添加所述时钟周期(PERIOD)到先前前沿边缘来内插，如图6中的加法器130所示。每当下一个计数器数值和下个边缘时间戳记具有等同整数位时，下一个循环都必须含有一个前沿边缘。一个主动EDGE信号连同所述边缘产生时间T_EDGE一起指示此事件：下一个循环必须在一在输出端处具有前沿边缘。通过图6所示的电路可以仅出现用于每个主时钟信号的一个前沿边缘。所述信号PERIOD采用每个前沿边缘在所述锁存存储器126中被缓冲，以防止当此信号在因此产生的时钟信号的循环过程中改变时所产生的副作用。平行于所述时钟信号周期，所想要的时钟信号脉冲的持续时间T_LEN(即所述前沿边缘与所述后沿边缘之间的时间)被计算并经由所述锁存存储器128提供于所述输出端。此为范围在从0到1的时钟循环的一函数。还应考虑即使当所述多相位时钟停用时，先前启动时钟信号相位也仍然维持某一段时间，以下公式适用：

tsustain＝tmaster，high-φ

其中：

tsustain＝维持时间

tmaster，high＝持续时间，在此期间所述主时钟处于一高电平，

Φ＝相位

因此基于所述时钟循环计算的所产生的时钟的脉冲持续时间必须由所述维持时间来减少。

根据本发明，所要的时钟信号的周期和/或所要的时钟信号的工作循环可以随意改变，其中这些变化对下一个合成时钟信号循环生效。信号PERIOD和信号DUTY的接受通过使用一个确认信号ACK来指示。采用初始化信号INT，所产生的时钟可以立即强制为0。在将信号INIT输出到图6中所示的电路以后，在根据所述信号PERIOD的一周期后输出一个前沿边缘。

在所要的时钟信号的主要或前沿边缘已被计算后，接着后沿/次要边缘必需基于前沿/主要边缘而计算，其通过使用所说明的实施例中的次要边缘计算器SEC来执行，在图7中以详细方式说明其优选构造。可以看出，所述SEC接收复数个输入信号，其已在上述表格中加以解释。此外，所述电路包括复数个锁存存储器134到140。根据图7的一个电路如此操作使得将所要的脉冲长度通过图6中的内插器添加到所述边缘的输出的时间点，如图7中的加法器142所说明。如果一个次要边缘仍在等待用于目前主循环的输出，则由一个主循环延迟新的次要边缘时间。因为对于每个循环而言，仅接纳一个次要边缘，所以此在所述主循环中并不必需。

指示所述主时钟循环内的所述前沿边缘LEAD的产生和所述前沿边缘P_LEAD的位置的信号分别锁存在所述锁存存储器134或138中。下一个主时钟信号的时间戳记一等于所述后沿边缘的所计算的位置的整数部分，就立即设定指示所述后沿边缘的产生的信号TRAIL(因为其通过比较操作144和146所指示)。此比较也必须针对一个起始时间的延迟版本(参见比较器元件146)来执行，所述比较器接收锁存在所述存储器140中的版本，因而被延迟。通过所计算的边缘位置(子循环位置)的非整数比例来描述在一循环内的边缘的位置。

以上述方式提供所述边缘位置和所述产生旗标后，通过使用图8中所示的相位启动单元PEU可以导出所要的时钟信号的产生所需要的启动信号图案。如图8中所示，图8中所示的相位启动功能产生仅用于一个单一边缘的启动图案，且通过覆盖二个相位启动图案来产生用于一个总体脉冲结果的启动图案。

在以下表格中再次说明所述相位启动函数。

P_LEADP_TRAIL	相位	EN[0:n-1]	EN[0:n-1]
				0	0	(1111..111)2	(0000..000)2

1	Φ	(0111..111)2	(1000..000)2
				2	2Φ	(0011..111)2	(1100..000)2
…	…	…	…
				n-2	(n-2)Φ	(0000..011)2	(1111..100)2
n-1	[n-1]Φ	(0000..001)2	(1111..110)2

边缘产生旗标启动对应的边缘启动图案，其中关于所述后沿边缘进一步倒转所述图案。取决于所述信号SUSTAIN，所述两个图案通过使用一个OR功能148或一个AND功能150来加以组合。通过使用一个乘法器152来执行所述选择，所述乘法器由在锁存存储器154中提供的信号SUSTAIN来控制。所述启动信号PEN锁存在锁存存储器156内，并在主时钟信号CLK的控制下输出。

提供所述信号SUSTAIN以储存最后输出边缘是否为一前沿边缘或一后沿边缘。所述信号SUSTAIN由单个LEAD信号设定，并由单个TRAIL信号重设。当所述信号LEAD或所述信号TRAIL均未输出时，所述信号SUSTAIN维持其状态，此可以从图9中的波形看出。当两边缘出现在一个主时钟循环中时，其位置判定所述信号SUSTAIN的数值。通过所述信号SUSTAIN，因此保证正确的时钟信号极性维持在其中不存在边缘活动性的循环中。

在图10中，展示一个时钟产生单元CGU，其中上述个别模块经组合以产生一个可自由程序化的自由运作时钟。所述主要边缘内插器计算所述前沿时钟边缘的连续位置，和具有一个高逻辑电平的时钟信号的脉冲长度。所述次要边缘计算器导出所述后沿边缘的位置。所述相位启动单元从此信息组合一个相位启动图案，而且在所述相位覆盖单元内，将所启动的多循环时钟信号通过使用一个OR操作而与高逻辑脉冲进行逻辑组合，以便因此产生输出信号CLKOUT，其为所想要的时钟信号。

图11展示使用四相位PCLK[0]到PCLK[3]的一个时钟信号覆盖的波形，其中在图11中给出用于信号PERIOD、DUTY和T-LEN的二进制数值。图11展示用于使用具有仅四个相位的一个多相位主时钟信号的时钟信号合成的一个实例，其中此实例是为简洁的原因而选择。应注意需要所述内插器的分数准确度高于其被要求的值以在所述四相位之间进行区分，然而该准确度在增加平均的所产生的频率的分辨率的同时也是敏感的。并未碰撞相位栅格的相位位置经完善以用于下一个更低相位。

因为因上述原因而执行的此完善过程，一个系统的振动作为其在图12中来自一个理想输出信号与一个实际输出信号的比较的结果而被引入。此振动从峰值到峰值的数量等于所述相位分辨率。将此振动添加到所述多相位时钟信号的内在振动，使得：

t(jitter，CLKOUT)＝t(jitter，PCLK)+φ

用于所述主时钟循环的计数器的宽度(i)由可以加以合成的最大时钟循环周期判定，其中最大时钟循环周期如下计算：

$t_{\mathrm{CLKOUT},\mathrm{MAX}}=\frac{1}{f_{\mathrm{CLKOUT},\mathrm{MIN}}}=\frac{2^i}{f_{\mathrm{CLK}}}$

所需要的计数器准确度i则结果如下：

$i={\log }_2\left(\frac{f_{\mathrm{CLK}}}{f_{\mathrm{CLKOUT},\mathrm{MIN}}}\right)$

其中

fCLK＝主时钟循环的频率，而且

fCLKMIN＝要合成的最小频率

由于受到限定的内插器分辨率，所以仅可产生具有一个粒度ΔtCLKOUT的离散时钟周期。Δt如下计算：

${\mathrm{\Δt}}_{\mathrm{CLKOYT}}=\frac{1}{f_{\mathrm{CLK}}}\·2^{-k}$

可以通过使用ΔfCLKOUT的离散级来产生频率，其中用于可能值之间的更高合成的频率的级变大，使得：

ΔfCLKOUT＝fCLKOUT2·ΔtCLKOUT

为了判定所述内插器的所需要的分数分辨率，必需考虑待合成的最大频率，使得对于所述内插器的所需要的分数分辨率k，给出以下公式：

$k\≥{\log }_2\left(\frac{1}{f_{\mathrm{CLK}}\·{\mathrm{\Δt}}_{\mathrm{CLKOUT},\mathrm{MIN}}}\right)={\log }_2\left(\frac{{f_{\mathrm{CLKOUT},\mathrm{MAX}}}^2}{f_{\mathrm{CLK}}\·f_{\mathrm{CLKOUT}}}\right)$

当最大频率等于所述主时钟信号频率时，对于k的等式可以简化如下： $k\≥{\log }_2\left(\frac{f_{\mathrm{CLK}}}{\mathrm{\Δ}{f}_{\mathrm{CLKOUT}}}\right)$ 因为f_CLKOUT，MAX＝f_CLK

举例来说，假定具有250MHz的频率和32相位的一个主时钟。基于此主时钟，具有范围从1.0MHz到所述主时钟频率的频率的一个时钟将以20ppm的准确度来产生。对于此实例，提供以下公式：

${i=\log }_2\left(\frac{f_{\mathrm{CLK}}}{f_{\mathrm{CLKOUT},\mathrm{MIN}}}\right)=\left(\frac{250\mathrm{MHz}}{1\mathrm{MHz}}\right)\≈\mathrm{7,97}\→i=8$

$k\≥{\log }_2\left(\frac{f_{\mathrm{CLK}}}{{\mathrm{\Δf}}_{\mathrm{CLKOUT}}}\right)=\left(\frac{1}{\mathrm{0,00002}}\right)\≈\mathrm{15,61}\→k=16$

对于此实例，所述内插器因而需要包含8个整数位和16个分数位，即总共24位。

在以下下文中，描述本发明的一个进一步的优选实施例。希对望采用许多应用而言，希望来产生一个时钟信号，其包含与一个同步信号的一个定义相位关系和一个定义频率关系。为此关于此的一个典型实例为用于一个模拟视频接口的样本时钟。在此情况下，一般为而言向每个线路提供一个水平的同步信号。像素频率为此样本时钟的一个定义整数倍。所述同步信号和所述像素时钟不必在相位中，而且所述相位也必需可以由一个使用者设定。

根据所描述的实施例，首先必需判定在所述同步信号内的所有边缘以获得一个边缘图案。为此，提供一个边缘侦测单元EDU，所述单元在根据一个优选实施例的图13中加以说明。所述边缘侦测单元接收供应给复数个锁存存储器160的所述同步信号SYNC。每个锁存存储器160接收所述时钟信号PCLK[]中的一者。类似于图3，在此还提供延迟元件162，所述元件根据一个预定延迟而延迟从所述存储器160输出的信号，并将所述信号传送到一个输出缓冲器164，其进一步接收所述主时钟信号CLK。所述输出缓冲器164在其输出端提供信号EDP[]。通过所述多相位时钟信号，可简单地量测所述同步信号内的信号变化的暂时位置。对于每个主时钟信号循环而言，用所述存储器160中的所有时钟信号来锁存所述同步信号，且使用所述延迟元件162来在一个暂时配置中对准所述锁存结果，所述延迟元件可以为与(例如)图3中的由110所指示的元件相同。

所述锁存图案反映出采用所提供的相位分辨率的前述主时钟循环内的信号性能。此图案与自由运作的主时钟信号计数器一起启动以使时间戳记与信号变化的出现相关联。通过使用图14中作为一个实例而说明的边缘位置解码器EDP，可以关于具有一个所想要的极性POL的一个边缘检查由所述边缘侦测单元EDU所产生的边缘图案。所述边缘位置解码器一方面接收所述边缘图案[]，另一方面接收指示所述极性的所述信号POL。图14中所示的所述边缘位置函数仅搜寻正边缘，然而也可以使用所述输入图案的一个简单版本来搜寻负边缘。只要所述输入信号的暂时变化保持在一个预定临界值以下，则所述尖峰抑制对所述输入信号的暂时变化进行抑制。此需要已知前述循环中的信号的波形，其由缓存器166加以保证。信号DET或P_DET分别经由锁存器168和170而输出。

在以下表格中，给出用于所述边缘位置函数的一实例。

PREV	EDP[0:n-1]	P_DET	DET
				0	(1xxx..xxx)2	0	1

x	(01xx..xxx)2	1	1
				x	(x01x..xxx)2	2	1
x	…	…	1
				x	(xxxx..01x)2	n-2	1
(xxxx..x01)2	(0000..001)2	n-1	1
				其它		x	0

只要已知所述同步信号的连续边缘的精确时间戳记，就可以使用图15中所说明的时钟参数计算器CPC来计算用于同步输出时钟的适当参数。

所述同步边缘的量测发生在三个循环前，因此必须修正目前计数值。用于先前同步事件的时间戳记在缓存器172中记作T_SYNC。通过每个新的同步事件，所述时间戳记之间的差别，或换句话说，所述同步信号的周期被计算并在存储器174中储存为信号DT_SYNC。此外，所量测的周期通过使用一个无限脉动响应滤波器176加以滤波，以便获得滤波器输出信号DT_FILT。此可以减小所述电路对所述同步信号中的振动的敏感度。

所述同步事件(T_SYNC)的精确位置由所量测的同步周期与一个理想(滤波的)同步周期之间的差别而修正。第一时钟信号与来自所述理想(修正的)同步事件时间戳记的一个定义偏移(信号OFSET)合成。

所滤波的同步周期(信号DT_FILT)还用于判定待合成的时钟信号(信号PERIOD)的周期。此通过以下事实而有效地达到：所述同步周期除以出现在连续同步事件(信号SAMPLES)之间的合成的时钟信号的数目(如图15中的步骤178和180所示)。

参考图15中所说明的时钟信号参数计算器的电路，应注意其并非被最佳化以用于较高主时钟信号速度。特别地，二个乘法器180和182引起一个显著延迟。然而输出翻转器184将其结果锁存在一个后来循环中，或者其可以被管道化。在其中同步周期仅适当地改变的应用中，先前量测的信号DT_FILT可以用于获得更多时间以用于所述计算。样本(信号SAMPLES)的倒数可以在软件中预先计算。

用于所述同步周期的滤波器176可以以不同形式实施，所述形式采用周期量测的过程。所必需的滤波器的类型在很大程度上取决于输入同步信号的应用和稳定性。图16展示用于IIR滤波器176的一个实例，其说明所述滤波器的一个简单实施例，其根据以下等式执行滤波量测和目前量测的一个加权加法。

如果量测周期的变化大于一个可程序化临界值THRESHOLD，则所述滤波器176立即生效，结果使得振动可以得到抑制，而且频率随之发生改变而无延迟。

根据在此描述的实施例，现在使用一个新的主要边缘内插器PEI2用于所述时钟信号合成，而非采用图6中描述的主要边缘内插器。所述电路在接收所述时间戳记PHASE时一直产生一个主要边缘，然后切换到所述新的时钟信号周期。在接收此时间戳记前，前述时钟信号周期为主动的。此外，连续时钟边缘与所述信号PHASE的数值进行比较。为了防止在接收所述时间戳记PHASE前就插入一个较短时钟周期，省去此类边缘。应注意此可同步的相位边缘内插器产生一个时钟信号，所述信号具有一个50％的固定工作循环。

从图17和6的比较可以看出，所述新的内插器与图6的内插器产生相同的输出信号，所述信号随后提供给上述单元SEC、PEU和POU，用以产生所述时钟信号CLKOUT。

在图18中，说明用于根据上述实施例的一个同步时钟信号产生单元SCGU的一个实例。前述图式中所描述说明的元件概述为总体单元SCGU，其中在图18中分别说明这些所述个别元件或单元的所接收和输出的信号。上述区块或单元与图18中所说明的数字同步时钟产生器组合。侦测一个同步边缘并将指定一个时间戳记指派到为所述同步事件。随后，计算所述同步事件之间的周期。采用此信息，可以判定用于待合成的时钟的参数。了解这些参数后，可以使用上述用于自由运作时钟产生器的电路，而关于所述主要边缘内插器的使用的变化很小。

在某些应用中，可能额外需要重新构造一个理想同步信号，其与所述合成的时钟信号完美对准而无振动。此可以通过使用另一个相位覆盖单元连同某数字处理一起而达到。通过使用所述同步时间戳记、其周期和样本偏移，可以产生作为另一个时钟的一个合成的同步信号。

两个同步事件之间的每个时间戳记必须为唯一戳记，使得所述内插器的整数准确度通过最小同步频率而加以判定。

$i\≥{\log }_2\left(\frac{f_{\mathrm{CLK}}}{f_{\mathrm{CLKOUT},\mathrm{MIN}}}\right)$

在两个同步事件之间，所述同步时钟自由运作并经历一个相位误差(Δt)，所述误差为内插时钟周期的数目和所述内插器的分数分辨率的一个函数。

$\mathrm{\Δt}=\frac{f_{\mathrm{CLK},\mathrm{MAX}}}{2^k\·f_{\mathrm{CLK}}\·f_{\mathrm{SYNC},\mathrm{MIN}}}$

所述分数内插准确度可以如下判定：

$k\≥{\log }_2\left(\frac{f_{\mathrm{CLKOUT},\mathrm{MAX}}}{\mathrm{\Δt}\·f_{\mathrm{CLK}}\·{\mathrm{\Δf}}_{\mathrm{SYNC},\mathrm{MAX}}}\right),f\stackrel{\·\·}{u}\mathrm{r\Δt}=\mathrm{\φ}$

$k\≥{\log }_2\left(\frac{f_{\mathrm{CLKOUT},\mathrm{MAX}}}{\mathrm{\Δt}\·f_{\mathrm{CLK}}\·\mathrm{\Δ}{f}_{\mathrm{SYNC},\mathrm{MAX}}}\right)+m$

举例来说，可以考虑一个图形应用。在此，一个像素样本时钟(ACKL、25...210MHz)将从一个水平同步信号(HSYNC、15...115kHz)而产生，其中使用具有250MHz和32相位的一个主时钟。以下等式适用：

$i\≥{\log }_2\left(\frac{f_{\mathrm{CLK}}}{f_{\mathrm{CLKOUT},\mathrm{MIN}}}\right)={\log }_2\left(\frac{250\mathrm{MHz}}{\mathrm{0,015}\mathrm{MHz}}\right)\≈\mathrm{14,02}\→i=15$

${k\≥\log }_2\left(\frac{f_{\mathrm{CLKOUT},\mathrm{MAX}}}{\mathrm{\Δt}\·f_{\mathrm{CLK}}\·{\mathrm{\Δf}}_{\mathrm{SYNC},\mathrm{MAX}}}\right)+m={\log }_2\left(\frac{210\mathrm{MHz}}{\mathrm{0,015}\mathrm{MHz}}\right)+5\≈18,77\→k=19$

所述边缘内插器因而必需包括15个整数位和19个分数位，即总共34位。

图19展示一个系统的一个方块图，所述系统用于根据本发明的一个实施例的一个任意时钟合成。此系统提供产生复数个任意时钟(任意时钟合成)的可能性。

所述系统包括复数个边缘侦测单元EDU，所述单元分别接收一个外部同步信号SYNC[]，和基于所述主时钟信号通过所述DLL(参见图1)而产生的时钟信号PCLK[]。所述边缘侦测单元EDU的输出信号供应到一个时钟计算电路CCC，其进一步接收所述主时钟信号CLK。所述CCC包括一个主时钟计数器MCC。所述CCC输出所产生的输出信号到复数个相位覆盖单元POU，其基于所述信号和时钟信号PCLK[]而产生所要的时钟信号CLKOUT[](一个或数个)。

根据此更一般的途径，任意数目的时钟CLKOUT[]可以通过相同多相位时钟信号CLK而合成，其中时钟输出的暂时过程可以视同步信号SYNC[]的任意数目而定。在此实施例中，提供一个主时钟计数器MCC，其在每个主时钟循环中增加，因此形成一个共同时间参考系统。通过使用此参考，时间戳记可以与总体时钟产生系统中的每个实际事件或每个假设事件(例如上升或下降边缘)相关联。为了表示离散主时钟事件之间的事件的暂时位置，可以使用具有几乎无限准确度的分数。

时间戳记与所述外部同步事件的上升边缘和下降边缘关联，但是也与潜在地复杂和无规律的时钟信号的边缘位置关联。所述抽象用语“时间戳记”允许算术处理所述事件。可以采用时间戳记计算任意时钟形状，而且可以轻易产生相互之间和与外部事件之间具有一个预定关系的时钟信号。

在下文中，通过以下使用图20和21来描述本发明的一个进一步的实施例。根据此实施例，实行执行一个展频时钟信号合成。所产生的时信号的周期可以以采用一种简单方式在数字范围内调变。提供如图20所示的一个电路，所述电路用于通过发挥作用以使用一个可定义倾度在二极端数值之间移动所合成的时钟信号周期。图20中所示的电路为一个展频内插器，所述内插器接收作为输入信号的时钟信号和作为指示范围的一个信号RANGE、指示斜度的一个信号SLOPE和指示平均值的一个信号MEAN。在每个所产生的时钟循环后，所述周期增加一个周期δ值三角数值(SLOPE)，直到直到所述周期达到一个上限(MEAN+RANGE)。在达到所述上限后，目前时钟周期再增加，直到其达到一个下限(MEAN-RANGE)。此循环重复，使得导致产生图21中所指示的扫频性能。

所述频率展示随时间变化的非线性变化，但是此为只要调变范围较小(RANGE＜＜MEAN)时的情况，若同等物几乎为线性，则以下计算公式适用：

$\begin{array}{ccc}{f}_{\mathrm{mean}}=\frac{1}{t_{\mathrm{mean}}}& ,f_{\mathrm{high}}=\frac{1}{t_{\mathrm{mean}}-t_{\mathrm{range}}}& ,f_{\mathrm{low}}=\frac{1}{t_{\mathrm{mean}}+t_{\mathrm{range}}}\end{array}$

$\frac{\mathrm{\Δf}}{\mathrm{\Δt}}\≅\frac{t_{\mathrm{slope}}}{{\left(t_{\mathrm{mean}}\right)}^3}=t_{\mathrm{slope}}\·{\left(f_{\mathrm{mean}}\right)}^3$

通过使用图22，在一个模块构造中更详细地描述本发明方法和本发明装置的一个可能实施例。所述数字时钟信号合成最好通过使用一个模块途径来实施。所述DLL电路106、所述相位覆盖单元POU和所述边缘侦测单元EDU应相互对准，以启动其一个级联配置。所述DLL电路106提供所述多相位时钟信号和用于延迟元件的控制电压。所有模块均使用一个共同电源轨。

存在一个最大加载，其用于所述多相位时钟信号和延迟控制电压，因此为了连接复数个相位覆盖单元POU和边缘侦测单元EDU，可以插入一个恢复单元RU。此外，可以在所述DLL 106的另一侧面上提供额外模块。

所述相位覆盖单元POU和所述边缘侦测单元EDU原则上为数字单元，然而为了精确的延迟控制，根据模拟设计规则对所述DLL电路106进行适当调整是有利的。

Claims (20)

1.一种用于产生一个具有预定时钟信号性质(周期、工作、相位)的时钟信号(CLKOUT)的方法，其包含以下步骤：

(a)提供复数个时钟信号(PCLK[n-1:0])，所述信号关于一个主时钟信号(CLK)具有大体上相同的频率和分别不同的相位关系(Φ)；和

(b)基于一个取决于待产生的所述时钟信号(CLKOUT)而提供的控制信号(PEN[])，从所述复数个所提供的时钟信号(PLK[n-1:0])中选择预定时钟信号，并组合所述所选择的时钟信号以产生所述时钟信号(CLKOUT)。

2.根据权利要求1所述的方法，其中在步骤(b)中，组合具有所述所选择的时钟信号(PCLK)的一个高逻辑电平的所述脉冲，以产生所述时钟信号(CLKOUT)，其具有一个脉冲，所述脉冲具有一个高逻辑电平和一个预定脉冲持续时间。

3.根据权利要求1或2所述的方法，其中取决于所述所提供的控制信号(PEN)，可以控制具有一个高逻辑电平的所述个别脉冲的所述持续时间、具有一个低逻辑电平的所述个别脉冲的所述持续时间和待产生的所述时钟信号(CLKOUT)的脉冲串列的形式。

4.根据权利要求1到3中任一权利要求所述的方法，其中具有一个高逻辑电平的一个脉冲的最短持续时间通过具有所述主时钟信号(CLK)的一个高逻辑电平的所述脉冲的所述持续时间来判定，而且其中具有一个低逻辑电平的一个脉冲的最短持续时间通过所述相位分辨率来判定。

5.根据权利要求1到4中任一权利要求所述的方法，其中所述控制信号包括复数个启动信号(PEN[n-1:0])，其中为所述复数个时钟信号(PCLK[])中的每一个提供一个启动信号(PEN[])，而且其中延迟提供所述启动信号(PEN[])以便对其进行对准设定，从而保证待产生的所述时钟信号(CLKOUT)的所述预定时钟信号性质。

6.根据权利要求1到5中任一权利要求所述的方法，其中步骤(b)包括提供一个启动信号序列(PEN)，以产生具有一个预定频率和一个预定工作循环的一个周期性时钟信号。

7.根据权利要求6所述的方法，其中提供所述启动信号序列(PEN)的所述步骤包括以下步骤：

判定待产生的所述时钟信号中的所述前沿边缘的一个位置；

基于所述前沿边缘的所述位置判定待产生的所述时钟信号中的所述后沿边缘的一个位置；和

基于所述前沿边缘的所述位置和所述后沿边缘的所述位置产生所述启动信号序列(PEN)。

8.根据权利要求7所述的方法，其中待产生的所述时钟信号(CLKOUT)包含与一个同步信号(SYNCH)的一个定义相位和频率关系，在判定一个前沿边缘的所述位置之前采用以下步骤：

侦测所述同步信号(SYNC)中的信号状态变化以产生一个边缘图案；

判定所述边缘图案中具有一个预定极性(POL)的边缘；和

基于所述同步信号(SYNC)的所述判定的边缘判定待产生的所述同步时钟信号的所述周期和所述相位。

9.根据权利要求1到8中任一权利要求所述的方法，其中调变所述所产生的时钟信号(CLKOUT)的所述周期以获得一个展频时钟信号，其中所述方法在每个所产生的时钟信号循环之后包括以下步骤：

将所述周期增加一个预定数值直到达到一个上限；

将所述周期减少一个预定数值直到达到一个下限；和

循环重复所述增加和减少。

10.根据权利要求1到9中任一权利要求所述的方法，其中在所述时钟信号的所述产生期间，产生一个时间戳记或数个时间戳记。

11.根据权利要求10所述的方法，其中在所述所产生的时钟信号的一个上升边缘和/或一个下降边缘中产生一个时间戳记。

12.根据权利要求10到11中所述的方法，其中基于所述主时钟信号产生一个时间戳记或数个时间戳记，所述时间戳记与一个或数个外部同步信号和/或所述所产生的时钟信号相关联。

13.根据权利要求12所述的方法，其中在所述所产生的时钟信号的一个或数个边缘与所述外部同步信号的所述边缘之间的一个关系基于与这些信号相关联的所述时间戳记而判定。

14.根据权利要求1到13中任一权利要求所述的方法，其中基于步骤(a)中所提供的所述时钟信号产生复数个独立的时钟信号。

15.一种用于产生一个具有一个预定时钟信号性质(周期、工作、相位)的时钟信号(CLKOUT)的装置，包含：

一个多相位时钟产生器(106)，其用于提供复数个时钟信号(PCLK[n-1:0])，所述信号关于一个主时钟信号(CLK)具有大体上相同的频率和分别不同的相位关系(Φ)；和

一个相位覆盖单元(POU)，其基于取决于待产生的所述时钟信号(CLKOUT)而提供的一个控制信号(PEN)，从所述复数个所提供的时钟信号(PCLK)中选择预定时钟信号，并且组合所述所选择的时钟信号以产生所述时钟信号(CLKOUT)。

16.根据权利要求15所述的装置，包含：

一个主要边缘内插器(PEI；PEI2)，其用于判定待产生的所述时钟信号中的一个前沿边缘的一个位置；

一个次要边缘计算器(SEC)，其用于基于所述前沿边缘的所述位置判定待产生的所述时钟信号中的所述后沿边缘的一个位置；和

一个相位启动单元(PEU)，其用于基于所述前沿边缘的所述位置和所述后沿边缘的所述位置来产生一个启动信号序列。

17.根据权利要求16所述的装置，其中待产生的所述时钟信号包含与一个同步信号(SYNC)的一个定义相位和频率关系，所述装置包含：

一边缘侦测单元(EDU)，其用于侦测所述同步信号(SYNC)中的信号状态变化，以产生一个边缘图案；

一个边缘位置解码器(EPD)，其用以判定所述边缘图案中具有一个预定极性(POL)的边缘；和

一个时钟参数计算器(CPC)，其用于基于所述同步信号(SYNC)的所述所判定的边缘来判定待产生的所述同步时钟信号的所述周期和所述相位。

18.根据权利要求15到17中任一权利要求所述的装置，其中所述所产生的时钟信号的所述周期经调变以获得一个展频时钟信号，所述装置包含：

一个展频内插器，其用以在每个所产生的时钟信号循环之后将所述周期增加一个预定数值，直到达到一个上限，并且将所述周期减少一个预定数值直到达到一个下限。

19.根据权利要求15到18中任一权利要求所述的装置，其包含一个构件(CCC)，用以产生一个时间戳记或数个时间戳记。

20.根据权利要求19所述的装置，其中用以产生一个时间戳记或数个时间戳记的所述构件(CCC)包括一个时钟计算电路(CCC)，所述电路用于接收所述主时钟(CLK)并包含一个主时钟计数器(MCC)，其中所述时钟计算电路(CCC)基于所述主时钟信号产生一个时间戳记或数个时间戳记，所述时间戳记与一个或数个外部同步信号(SYNC[])和/或所述所产生的时钟信号(CLKOUT)相关联。

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