CN1703074A - 点时钟同步生成电路 - Google Patents

Abstract

本发明是关于一种点时钟同步生成电路，能够生成一种可保证被供给点时钟的元件所容许的脉冲宽度，并对外部图像信号进行同步的点时钟。在本发明中，将高频时钟进行分频并形成第1点时钟，且在水平同步信号的有效边缘的检测时，将其相位依据预先所设定的分频比的信息进行初始化。而且，依据预先所设定的容许最小期间的信息，从高频时钟形成在每容许最小期间，逻辑电平进行变化的第2点时钟，且在上述的有效边缘的检测时对相位进行修正，以即使在该检测前后也确保逻辑电平期间的容许最小期间。在上述的有效边缘的检测时，选择第2点时钟，然后当可确认第1点时钟的时序与第2点时钟的时序相同或在其后时，选择第1点时钟。

Description

点时钟同步生成电路

技术领域

本发明涉及一种点时钟同步生成电路，特别是涉及一种可适用于例如图像信号处理用的LSI(集成电路)的点时钟同步生成电路。

背景技术

作为图像信号处理用的LSI，有一种用于在LSI内部生成与外部的图像时钟同步的图像时钟的。对这种LSI，不输入外部图像时钟，而只输入外部的图像信号和水平同步信号(EXHSYNC)，并在LSI内部，根据较图像时钟高频率的由外部所输入的振荡时钟(以下称作高频时钟)和水平同步信号，生成与外部图像时钟同频率、同相位的时钟，且利用该内部生成时钟对外部图像信号进行处理。这是因为，在外部图像信号的处理中不使用外部图像时钟而使用内部生成时钟，具有可依据高频时钟执行图像处理的一部分，和不需要向LSI的图像时钟的配线的优点。

在图像时钟(以下称作点时钟，特别是称作内部生成的点时钟)的生成时，为了与外部图像时钟的频率吻合，可藉由利用寄存器等预先设定从高频时钟向点时钟的分频比而进行。而且，为了如上述那样，使点时钟的相位符合外部图像时钟的相位，可由外部输入水平同步信号EXHSYNC。另外，在LSI内部，所输入的外部水平同步信号EXHSYNC可直接作为水平同步信号HSYNC被处理。

请参阅图2所示，在包括上述那样的LSI的图像处理系统中，必须保持在外部水平同步信号EXHSYNC的下降后所产生的外部图像时钟的上升边缘数(或下降边缘数)，与在内部的水平同步信号HSYNC的下降后所产生的点时钟的上升边缘数(或下降边缘数)的关系。上升边缘数是表示在其水平线的水平方向上的像素位置的，用于在LSI内部的图像处理电路主体中，对水平线上的象素数和作为从其水平线左端开始的像素顺序进行计数。

而且，点时钟虽说作为与外部图像时钟同频率、同相位的时钟而生成，但为一种在LSI内部所生成的自行时钟，基本上与外部图像时钟是非同步的。因此，如果不具备同步化构成，则两者随着时间的推移，其偏差有可能逐渐变大。用于使点时钟同步于外部图像时钟的、与外部图像时钟同步的外部水平同步信号EXHSYNC的输入时序，对LSI也是非同步的。因此，当根据外部水平同步信号EXHSYNC进行点时钟的相位调整时，因点时钟和外部水平同步信号EXHSYNC的输入时序关系，有可能在点时钟行上附加冒险(hazard)(元件所容许的脉冲宽度以下的时钟脉冲)，而使接收了点时钟行的元件进行错误动作。

这里，适用于点时钟的同步化方法，必须为一种能够保持在内部的水平同步信号HSYNC的下降后所产生的点时钟的上升边缘数，和在外部水平同步信号EXHSYNC的下降后所产生的外部图像时钟的上升边缘数的关系的方法。

由此可见，上述现有的点时钟仍存在有诸多的缺陷，而亟待加以进一步改进。为了解决点时钟存在的问题，相关厂商莫不费尽心思来谋求解决的道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。

有鉴于上述现有的点时钟存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，积极加以研究创新，以期创设一种新型的点时钟同步生成电路，能够改进一般现有的点时钟，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明的目的在于，克服现有的点时钟存在的缺陷，而提供一种新的点时钟同步生成电路，所要解决的技术问题是使其可以保证用于接收点时钟的供给的元件所容许的脉冲宽度、并对外部图像信号进行同步，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种点时钟同步生成电路，为根据所输入的水平同步信号，及与要生成的点时钟的频率相比频率高的被输入的高频时钟，而生成与1水平扫描线上的各象素对应的点时钟的点时钟同步生成电路，其包括：存储将上述高频时钟进行分频的分频比信息的分频比信息存储装置；将由上述高频时钟的周期数所规定的且上述点时钟的各逻辑电平期间的容许最小期间的信息进行存储的容许最小期间信息存储装置；对上述水平同步信号的有效边缘进行检测的边缘检测装置；依据上述分频比信息存储装置所存储的分频比信息，将上述高频时钟进行分频并形成第1点时钟，且在上述水平同步信号的有效边缘的检测时，将上述第1点时钟的相位，依据上述分频比信息存储装置所存储的分频比信息进行初始化的第1点时钟形成装置；依据上述容许最小期间信息存储装置所存储的容许最小期间的信息，从上述高频时钟，形成在每一容许最小期间逻辑电平进行变化的第2点时钟，且在上述水平同步信号的有效边缘的检测时，对上述第2点时钟的相位进行修正，以即使在该检测前后也可确保逻辑电平期间的容许最小期间的第2点时钟形成装置；选择上述第1及第2点时钟的一个，并作为进行输出的点时钟的选择装置；以及在上述水平同步信号的有效边缘的检测时，使来自上述第2点时钟形成装置的第2点时钟由上述选择装置被选择，且在可确认上述第1点时钟的有效边缘的时序与上述第2点时钟的有效边缘的时序相比相同或在其后时，使来自上述第1点时钟形成装置的第1点时钟由上述选择装置被选择的选择控制装置。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的点时钟同步生成电路，其中所述的所有的装置都形成在同一半导体芯片上。

前述的点时钟同步生成电路，其中所述的分频比信息存储装置可将上述分频比的信息变化设定。

前述的点时钟同步生成电路，其中所述的容许最小期间信息存储装置可将上述容许最小期间的信息变化设定。

前述的点时钟同步生成电路，其中所述的分频比信息存储装置将相当于上述点时钟的1周期的上述高频时钟的周期数进行存储，而作为上述分频比的信息。

前述的点时钟同步生成电路，其中所述的分频比信息存储装置将使上述第1点时钟的各逻辑电平期间开始的时序信息，和在上述水平同步信号的有效边缘的检测时，作为上述第1点时钟的相位进行初始化的时序信息进行存储，而作为上述分频比的信息。

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述发明目的，本发明的主要技术内容如下：本发明提供了一种点时钟同步生成电路，根据所输入的水平同步信号，及与要生成的点时钟的频率相比频率高的被输入的高频时钟，而生成与1水平扫描线上的各象素对应的点时钟，其具有(1)存储将上述高频时钟进行分频的分频比信息的分频比信息存储装置，(2)将由上述高频时钟的周期数所规定的，上述点时钟的各逻辑电平期间的容许最小期间的信息进行存储的容许最小期间信息存储装置，(3)对上述水平同步信号的有效边缘进行检测的边缘检测装置，(4)依据上述分频比信息存储装置所存储的分频比信息，将上述高频时钟进行分频并形成第1点时钟，且在上述水平同步信号的有效边缘的检测时，将上述第1点时钟的相位，依据上述分频比信息存储装置所存储的分频比信息进行初始化的第1点时钟形成装置，(5)依据上述容许最小期间信息存储装置所存储的容许最小期间的信息，从上述高频时钟，形成在每一容许最小期间逻辑电平进行变化的第2点时钟，且在上述水平同步信号的有效边缘的检测时，对上述第2点时钟的相位进行修正，以即使在该检测前后也可确保逻辑电平期间的容许最小期间的第2点时钟形成装置，(6)选择上述第1及第2点时钟的一个，并作为进行输出的点时钟的选择装置，(7)在上述水平同步信号的有效边缘的检测时，使来自上述第2点时钟形成装置的第2点时钟由上述选择装置被选择，且在可确认上述第1点时钟的有效边缘的时序与上述第2点时钟的有效边缘的时序相比相同或在其后时，使来自上述第1点时钟形成装置的第1点时钟由上述选择装置被选择的选择控制装置。

如利用本发明的点时钟同步生成电路，能够生成一种可保证用于接收点时钟的供给的元件所容许的脉冲宽度(容许最小期间)的、并对外部图像信号进行同步的点时钟。

经由上述可知，本发明是关于一种点时钟同步生成电路，能够生成一种可保证被供给点时钟的元件所容许的脉冲宽度，并对外部图像信号进行同步的点时钟。在本发明中，将高频时钟进行分频并形成第1点时钟，且在水平同步信号的有效边缘的检测时，将其相位依据预先所设定的分频比的信息进行初始化。而且，依据预先所设定的容许最小期间的信息，从高频时钟形成在每容许最小期间，逻辑电平进行变化的第2点时钟，且在上述的有效边缘的检测时对相位进行修正，以即使在该检测前后也确保逻辑电平期间的容许最小期间。在上述的有效边缘的检测时，选择第2点时钟，然后当可确认第1点时钟的时序与第2点时钟的时序相同或在其后时，选择第1点时钟。

借由上述技术方案，本发明至少具有下列优点：本发明点时钟同步生成电路能够生成可保证用于接收点时钟的供给的元件所容许的脉冲宽度的、并对外部图像信号进行同步的点时钟(而且，能确保每1水平扫描线上的一定的时钟数)。

综上所述，本发明特殊结构的点时钟同步生成电路，其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在结构上或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的点时钟具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。

附图说明

图1是第1实施形态的点时钟同步生成电路的构成的框图。

图2是外部图像时钟和内部生成的点时钟的关系的时序图。

图3是第1实施形态的假想时钟的生成动作的时序图(1)。

图4是第1实施形态的假想时钟的生成动作的时序图(2)。

图5是第1实施形态的点时钟的生成动作的时序图(1)。

图6是第1实施形态的点时钟的生成动作的时序图(2)。

图7是第2实施形态的点时钟同步生成电路的构成的框图。

图8是第2实施形态的点时钟的生成动作的时序图(1)。

图9是第2实施形态的点时钟的生成动作的时序图(2)。

图10是第2实施形态的点时钟的生成动作的时序图(3)。

图11是第2实施形态的点时钟的生成动作的时序图(4)。

1：点时钟同步生成电路      2：计数器

3：假想时钟生成电路        4：分频比寄存器

5：触发器(toggle)产生电路  6：最小脉冲宽度寄存器

7、8：触发器               9：与门

10、11：时钟数计数器       12：时钟数比较电路

13：转换判断电路           14：选择器

15：初期值寄存器           16：L起始值寄存器

17：H起始值寄存器

20：图像信号处理用的LSI    21：图像处理电路主体

具体实施方式

以下结合附图及较佳实施例，对依据本发明提出的点时钟同步生成电路其具体实施方式、结构、特征及其功效，详细说明如后。

(A)第1实施形态

下面，参阅图示对利用本发明的点时钟同步生成电路的第1实施形态进行详细说明。

(A-1)第1实施形态的构成

请参阅图1所示，是第1实施形态的点时钟同步生成电路的构成框图。

在图1中，第1实施形态的点时钟同步生成电路1与图像处理电路主体21一起，被搭载于图像信号处理用的LSI20上。第1实施形态的点时钟同步生成电路1具有计数器2、假想时钟生成电路3、分频比寄存器(CLKDIV寄存器)4、触发生成电路5、最小脉冲宽度寄存器6、2个D触发器7及8、与门9、2个时钟数计数器10及11、时钟数比较电路12、转换判断电路13及选择器14。

计数器2为利用从外部所输入的高频时钟HFCLK而增加计数的计数器，为例如4比特计数器。计数器2的比特数在实际系统中，依存于在点时钟中使用多少MHz的时钟，而且作为其倍增时钟可从外部输入多少MHz的高频时钟，所以是任意的。该第1实施形态的点时钟同步生成电路1可设定所生成的点时钟DCLK的周期，而依据可设定的最长周期，可确定计数器2的比特数。反过来说，计数器2的比特数规定所生成的点时钟DCLK的可设定周期范围中的最长周期。

计数器2依据来自后述的与门9的边缘检测信号EG，可导入由分频比寄存器4的内容所确定的值。而且，计数器2在依据分频比计数器4的设定内容所确定的计数值的变化范围内，使计数值进行变化。

假想时钟生成电路3输出使计数器2的计数值在第1一定值时上升，计数器2的计数值在第2一定值时下降的假想时钟INCLK。这些第1一定值及第2一定值依据分频比寄存器4的设定内容而确定，例如可为使假想时钟INCLK的占空因数为50％这样的值。来自假想时钟生成电路3的假想时钟INCLK，形成可将高频时钟HFCLK进行分频的时钟，并作为点时钟DCLK的第1时钟候补而输入到选择器14。

分频比寄存器(CLKDIV寄存器)4用于设定并保持分频比信息，其中该分频比信息用于从高频时钟HFCLK形成假想时钟INCLK。分频比信息使用例如形成假想时钟INCLK的1时钟期间的，在高频时钟HFCLK的时钟期间的值。例如，如果为使高频时钟HFCLK的12时钟期间对应假想时钟INCLK的1时钟期间的分频比，则[12]为分频比信息。虽然在图1中进行省略，但LSI20搭载有CPU，并作为对CPU的命令的1种而具有在分频比寄存器4中对值进行设定的命令，且在CPU认知该命令时，使该命令中所存储的分频比信息在分频比寄存器4中被设定。后述的对最小脉冲宽度寄存器6的设定，和后述的对在第2实施形态的寄存器15～17的设定也同样地进行。

由以上说明可知，计数器2、假想时钟生成电路3及分频比寄存器4构成可变分频电路。

触发器产生电路5从高频时钟HFCLK，依据后述的最小脉冲宽度寄存器6中所设定的最小脉冲宽度信息，产生将所设定的最小脉冲宽度的倍数期间作为1时钟期间的占空因数50％的时钟(以下称作触发器输出时钟)TCKL，并进行输出。触发器输出时钟TCLK作为点时钟DCKL的第2时钟候补被输入到选择器14。而且，触发器产生电路5在被加以后述的来自与门9的边缘检测信号EG时，根据最小脉冲宽度寄存器6的内容和计数器2的值等，对触发器输出时钟TCLK的相位进行调整。

最小脉冲宽度寄存器6将用于规定点时钟INCLK的相前后的有效边缘间最小间隔的最小脉冲宽度信息进行设定并保持。最小脉冲宽度信息使用例如形成触发器输出时钟TCLK的1/2时钟期间的，在高频时钟HFCLK的时钟期间的值。例如，如果使高频时钟HFCLK的5时钟期间，为形成触发器输出时钟TCLK的1/2时钟期间的最小脉冲宽度，则[5]为最小脉冲信息。

2个D型触发器7及8进行级联，并利用高频时钟HFCLK进行闩锁(latch)动作。在D触发器7及8中，从外部输入水平同步信号EXHSYNC，并得到使该外部水平同步信号EXHSYNC只延迟高频率时钟HFCLK的2时钟期间的水平同步信号HSYNC，且交给图像处理电路主体21。

在与门9，使第1级的D触发器7的闩锁输出被反相输入，并使第2级的D触发器8的闩锁输出被直接输入，而与门9取这两个输入的逻辑积，并输出上述边缘检测信号EG。边缘检测信号EG对外部水平同步信号EXHSYNC的下降边缘依据高频时钟HFCLK进行检测，并从外部水平同步信号EXHSYNC的上升边缘时刻，只延迟高频时钟HFCLK的1～2时钟期间而变化为有效电平，并只取1高频时钟期间的有效电平。

从外部水平同步信号EXHSYNC的下降边缘检测的面开始，D触发器7及8以及与门9构成微分电路(边缘检测电路)。

第1时钟数计数器10，对假想时钟INCLK的数，在例如其上升边缘的时序进行计数，而第2时钟数计数器11，对触发器输出时钟TCLK的数，在例如其上升边缘的时序进行计数。另外，第1及第2时钟数计数器10及11，由例如时钟数比较电路12对第1及第2时钟数计数器10及11的计数值进行比较。

对转换判断电路13，输入计数器2的值、分频比寄存器4的设定内容、假想时钟INCLK、触发器输出时钟TCLK、最小脉冲宽度信息、来自时钟数比较电路12的比较结果等，而转换判断电路13形成对选择器14的选择控制信号。选择控制信号的形成方法将在后述的动作说明项中进行详细说明，而基本的形成概念如下所示。在转移到新的水平扫描线之后，即将相位被调整的触发器输出时钟TCLK作为点时钟DCLK进行选择，然后，从认为假想时钟INCLK与外部的图像时钟同步的时序开始，将假想时钟INCLK作为点时钟DCLK进行选择。

选择器14依据来自转换判断电路13的选择控制信号，使假想时钟INCLK及触发器输出时钟TCLK中的一个作为点时钟DCLK被选择。点时钟DCLK供给到图像处理电路主体21，且也酌情向LSI20的外部输出。

对图像处理电路主体21，除了施加水平同步信号HSYNC及点时钟DCLK以外，还从外部施加图像信号EXVID和垂直同步信号EXVSYNC，并执行一定的图像处理。另外，虽然省略了图示，但图像信号EXVID和垂直同步信号EXVSYNC等也酌情与高频时钟HFCLK进行同步化。

(A-2)第1实施形态的动作

下面，对第1实施形态的点时钟同步生成电路的动作进行说明。首先，对点时钟DCLK的生成动作的整体流程进行说明。

D触发器7及8以及与门9所组成的微分电路，在检测到外部水平同步信号EXHSYNC的下降边缘后，使边缘检测信号EG有效。

藉此，计数器2进行一定值的导入动作，且根据后继的高频时钟HFCLK的到来而进行增加计数动作，且假想时钟生成电路3在该计数值变为分频比寄存器4的设定内容所确定的第1或第2一定值时，生成使逻辑电平反相的假想时钟INCLK并进行输出。

另一方面，触发器输出电路5利用边缘检测信号EG的有效，而对相位进行重新认识，且利用后继的高频时钟HFCLK的到来，输出交互取被设定为最小脉冲宽度寄存器6的最小脉冲宽度的[H]电平期间及最小脉冲宽度的[L]电平的触发器输出时钟TCLK。

在边缘检测信号EG变成有效之后，即利用受到转换判断电路13的控制的选择器14，选择触发器输出时钟TCLK，并作为点时钟DCLK输出。然后，利用转换判断电路13，对计数器2的计数器值、点时钟DCLK的电平和假想时钟INCLK的电平的关系(是否同步)及假想时钟INCLK和触发器输出时钟TCLK的时钟计数数依次进行比较，且转换判断电路13在判断不需要具有最小脉冲宽度的触发器输出时钟TCLK的时刻，转换到选择假想时钟INCLK作为点时钟DCLK的状态。对该选择控制信号转换的见解，如下所示。

转换判断电路13利用使来自分别计数假想时钟INCLK和触发器输出时钟TCLK的计数器电路10、11的时钟数，由时钟数比较电路12进行比较的结果，管理点时钟DCLK的上升次数，并在可对1水平扫描线上的点时钟数(换言之也就是象素数)达到一定数的情况进行补偿的时序，使选择控制信号变化。而且，即使点时钟DCLK从触发器输出时钟TCLK转换到假想时钟INCLK，也可在对不产生较最小脉冲宽度短的脉冲(有效电平脉冲)的情况进行补偿的时序，使选择控制信号变化。

如上所述，外部图像时钟和点时钟DCLK的相位调整，藉由以最小脉冲宽度的触发器输出时钟TCLK进行置换，直至依据寄存器设定所生成的假想时钟INCLK的相位符合外部图像时钟的相位而进行。

下面，对假想时钟INCLK的生成动作进行说明。

请参阅图3和图4所示，图3为在分频比寄存器4中设定[12]时的假想时钟INCLK的生成时的时序图，图4为在分频比寄存器4中设定[16]时的假想时钟INCLK的生成时的时序图。

计数器2在分频比寄存器4中设定值[12]时，对依据该值的一定周期(12高频时钟期间)结算计数，而假想时钟生成电路3依据该计数器值的状态，生成假想时钟INCLK。例如，当在分频比寄存器4中设定[12]这样的值时，计数器2反复从[4]到[15]间的结算计数，且假想时钟生成电路3在计数器值为[4]～[9]期间将[L]电平作为假想时钟INCLK输出，在[10]-[15]期间将[H]电平作为假想时钟INCLK输出。藉此，生成将高频时钟HFCLK进行12分频的假想时钟INCLK。

这里，在接受外部水平同步信号EXHSYNC的下降边缘的检测信号EG的计数器2中，以与同步于外部水平同步信号EXHSYNC的外部图像时钟相位符合的形态，导入计数器值。因为外部水平同步信号EXHSYNC和外部图像时钟的相位关系，及从外部水平同步信号EXHSYNC的下降边缘到生成边缘信号并向计数器2输入的时间关系一定，所以向计数器2可输入利用向分频比寄存器4的设定值[12]所计算的值。在设定值为[12]的情况下，如图3所示，藉由利用下降边缘检测信号EG而向计数器2导入[12]这样的值，可使其后的假想时钟INCLK和外部图像时钟的相位符合。

下降边缘检测信号EG在使外部水平同步信号EXHSYNC由D触发器7而与高频时钟HFCLK同步后，利用D触发器8的输出入数据进行微分处理，所以下降边缘检测信号EG的有效边缘(下降边缘)较外部图像时钟的上升边缘，只延迟1～2高频时钟期间。因此，输入较用于规定假想时钟INCLK的[H]电平的最小值[10]只大2的值[12]。

而且，例如当在分频比计数器4设定[16]这样的值时，如图4所示，计数器2反复从[0]到[15]期间的结算计数，且假想时钟生成电路3在计数器值为[0]～[7]期间将[L]电平作为假想时钟INCLK输出，在[8]～[15]期间将[H]电平作为假想时钟INCLK输出。藉此，生成将高频时钟HFCLK进行16分频的假想时钟INCLK。计数器2利用边缘检测信号EG，导入由设定值[16]所计算的值[10(＝8+2)]。

请参阅图3及图4所示，在刚检测到外部水平同步信号EXHSYNC的下降边缘后的假想时钟INCLK的[H]电平期间变短，当图像处理电路主体21将图像时钟的下降边缘作为有效边缘进行动作时，有可能使距离前一下降边缘的期间短而进行误动作。

因此，如上所述，在刚检测到外部水平同步信号EXHSYNC的下降边缘后的某一程度的期间中，不是假想时钟INCLK，而是选择触发器输出时钟TCLK作为点时钟DCLK。

下面，对从假想时钟INCLK向触发器输出时钟TCLK的转换、从触发器输出时钟TCLK向假想时钟INCLK的转换，参阅时序图进行说明。

当检测到外部水平同步信号EXHSYNC的下降边缘时，从假想时钟INCLK向触发器输出时钟TCLK将点时钟DCLK的选择进行转换，而在假想时钟INCLK与外部图像时钟同步以后，从触发器输出时钟TCLK向假想时钟INCLK将点时钟DCLK的选择进行转换。

当检测到外部水平同步信号EXHSYNC的下降边缘，并从假想时钟INCLK向触发器输出时钟TCLK进行转换时，触发器产生电路5对触发器输出时钟TCLK的相位进行调整。

这种触发器输出时钟TCLK的相位调整，因在外部水平同步信号EXHSYNC的下降边缘的产生时序，点时钟DCLK的逻辑电平为[H]还是[L]而有所不同。下面，对外部水平同步信号EXHSYNC的下降边缘的产生时，点时钟DCLK在为[L]和为[H]的情况下的动作分别进行说明。

请参阅图5和图6所示，图5为前者的情况下的时序图，图6为后者的情况下的时序图，而这些图5及图6都为分频比存储器4的设定值为[12]的情况。在分频比寄存器4的设定值为[12]的情况下，作为最小脉冲宽度寄存器6的设定值，可设定[1]、[2]、[3]、[4]及[5]中的任一个，且图5及图6包括被设定为任一个值的情况而进行记述。

(1)在下降边缘产生时点时钟为[L]的情况

在下降边缘的检测信号EG的产生时序，如点时钟DCLK的电平为[L]，则需要把握该[L]电平期间已具有多少周期(1周期为1高频时钟期间)。该周期数由计数器2的值可知。

触发器产生电路5由计数器2的值，判断后面必须产生多少周期[L]，并延长[L]期间以满足最小脉冲宽度(图5的(A)期间)。

即使已输出满足最小脉冲宽度[L]期间，为了保证对点时钟DCLK的上升的水平同步信号HSYNC的准备时间，可使[H]电平的输出开始再延迟1周期。(图5的(B)期间)

接着，触发器产生电路5输出只为最小脉冲宽度的[H]期间。在该最小脉冲宽度的[H]期间结束的时刻，转换判断电路13利用计数器2的值，对是否结束触发器输出时钟TCLK的选择状态进行判断。其判断基准为，再次将先前的[L]期间只输出最小脉冲宽度量并结束的时序，是否赶得上在假想时钟INCLK的下一上升之前(与上升时序相同或在其前面)。该情况可由计数器2的值和2个时钟数计数器10及11的值得知。转换判断电路13在显示触发器产生电路5暂时输出最小脉冲宽度的[L]期间并结束的时刻的计数器2的值(由判断时刻的计数器2的值和最小脉冲宽度决定)，较相当于假想时钟INCLK的下一[H]电平的输出开始的计数器的值(由判断时刻的计数器2的值和分频比寄存器4的设定内容决定)靠前，且2个时钟数计数器10及11的计数数一致时，判断为来得及，如不是这种情况则判断为来不及。

如判断为来得及，则在该时刻，转换判断电路13将点时钟DCLK的输出转换到假想时钟INCLK侧，并结束时钟的选择控制。

另一方面，转换判断电路13在判断为来不及的情况下，于其判断时刻以后，监视触发器输出时钟TCLK，并在经过了1周期(最小脉冲宽度量的[L]期间和最小脉冲宽度量的[H]期间)的时刻，执行与上述同样的判断。

在得到假定的[L]期间的输出结束时序，赶得上假想时钟INCLK的下一上升这样的判断结果之前，反复同样的判断处理(图5的(C)期间)。在判断为来得及之后，判断转换电路13将假想时钟INCLK作为点时钟进行输出(图5的(D)期间)。

从边缘检测信号EG的时序t0，触发器输出时钟TCLK作为点时钟DCLK被选择。

当设定[1]作为最小脉冲宽度时，在边缘检测信号EG的时序t0，可确保最小脉冲宽度的[L]期间，但从该时刻t0开始，准备保证用的[L]期间由触发器产生电路5可确保1周期，而从确保后的时刻t0+1(这里的1表示1周期期间；以下相同)开始，最小脉冲宽度的[H]期间继续，并在[H]期间的结束时刻t0+2，由转换判断电路13进行时钟的选择判断。在该[H]期间，由于暂时持续最小脉冲宽度的[L]期间的情况的结束时序为t0+3，赶得上在假想时钟INCLK的下一上升时序t0+10之前，所以在该判断时刻t0+2，向假想时钟INCLK侧进行转换。

当设定[5]作为最小脉冲宽度时，由于在边缘检测信号EG的时序t0，对最小脉冲宽度的[L]期间不足2周期，所以利用触发器产生电路5，从边缘检测信号EG的时序t0开始，[L]期间可确保2周期，而从确保后的时刻t0+2开始，最小脉冲宽度的[H]期间持续，并在[H]期间的结束时刻t0+7，由转换判断电路13进行时钟的选择判断。在该[H]期间，由于暂时持续最小脉冲宽度的[L]期间的情况的结束时序为t0+12，赶不上假想时钟INCLK的下一上升时序t0+10，所以转换判断电路13从该判断时刻t0+7开始，在触发器输出时钟TCLK的1周期后的[H]期间的结束时刻t0+17，再次进行判断。由于从该时刻t0+17开始暂时持续最小脉冲宽度的[L]期间的情况的结束时序为t0+22，赶得上在假想时钟INCLK的下一上升时序t0+22之前，所以在该判断时刻t0+17向假想时钟INCLK侧进行转换。

虽然对设定[2]、[3]、[4]作为最小脉冲宽度的情况的说明省略，但可见图5所示。

(2)在下降边缘产生时点时钟为[H]的情况

在下降边缘的检测信号EG的产生时序，如点时钟DCLK的电平为[H]，则需要把握该[H]电平期间已具有多少周期。该周期数也可由计数器2的值得知。

触发器产生电路5由计数器2的值，判断后面必须产生多少周期[H]，并以满足最小脉冲宽度的形态将[H]期间进行延长后(根据情况也存在可不进行延长的情况)，接着再输出最小脉冲宽度的[L]期间(图6的(A)期间)。另外，虽然图6表示了最小脉冲宽度为[1]和[2]的情况，但其它情况也是同样的。

其后的动作，与上述的在下降边缘产生时点时钟DCLK为[L]电平的动作是相同的。

即，触发器产生电路5输出只为最小脉冲宽度的[H]期间，并在[H]期间的结束时刻，由转换判断电路13利用计数器2的值等，对是否在该时刻结束由触发器输出时钟TCLK的置换(执行向假想时钟INCLK的转换)，与上述情况同样地进行判断。

另外，图6(B)的期间为在触发器输出时钟TCLK的初期相位的调整后，选择触发器输出时钟TCLK的期间，而图6(C)的期间为对假想时钟INCLK进行选择的期间。

(A-3)第1实施形态的效果

如利用第1实施形态，可将外部图像时钟和点时钟的相位调整在确保最小脉冲宽度的条件下进行，且也可使1水平扫描线的点时钟数为一定数。其结果是，可抑制对接受点时钟供给的元件供给冒险，并可对系统的更加稳定的动作作出贡献。

(B)第2实施形态

下面，参阅图示对利用本发明的点时钟同步生成电路的第2实施形态进行详细说明。图7是第2实施形态的点时钟同步生成电路的构成框图，对与上述关于第1实施形态的图1相同、对应的部分，付以相同的符号进行表示。

在第1实施形态中，是以外部水平同步信号EXHSYNC的有效边缘(下降边缘)和外部图像时钟的上升边缘一致的情况作为前提，并使在高速时钟HFCLK的期间数(周期数)被设定为分频比信息。

该第2实施形态具有与外部水平同步信号EXHSYNC和外部图像时钟的任意时序关系相对应这样的寄存器群，并依据这些寄存器群的设定内容，将高速时钟HFCLK进行分频而完成。即，取代第1实施形态的分频比寄存器4，而设置有初期值寄存器15、L起始值寄存器16及H起始值寄存器17。

初期值寄存器15使计数器2的初期值从外部被设定并进行保持。即，计数器2在接受到外部水平同步信号EXHSYNC的下降边缘的检测信号EG时，该初期值寄存器15的值被导入到寄存器2中。

L起始值寄存器16使假想时钟INCLK的L期间的开始时的计数器2的值从外部被设定并进行保持。

H起始值寄存器17使假想时钟INCLK的H期间的开始时的计数器2的值从外部被设定并进行保持。

即使在第2实施形态中，对点时钟DCLK的相位进行调整的动作基本上与第1实施形态是相同的，但在可利用寄存器设定，将假想时钟INCLK(因此将点时钟DCLK)的波形自由地进行设定这一点上与第1实施形态不同。

另外，当计数器2的值变成最大值时，假想时钟生成电路3在下一周期，使假想时钟INCLK的电平变化为[L]。这里，如使计数器2为从[1]到[16]进行结算计数(也可采用从[0]到[15]进行结算计数的形式)，则当计数器2的值变成[16]时，假想时钟生成电路3在下一周期，使假想时钟INCLK的电平变化为[L]。

利用初期值寄存器15的设定值的选择，可使假想时钟INCLK(因此使点时钟DCLK)的时序进行偏离。利用L起始值寄存器16的设定值的选择，使改变分频比成为可能。即，从L起始值寄存器16的设定值开始到计数器2的最大值(例如[16])为止的期间，形成假想时钟INCLK(因此形成点时钟DCLK)的1周期。利用H起始值寄存器17的设定值的选择，使变化假想时钟INCLK(因此使变化点时钟DCLK)的占空因数成为可能。

转换判断电路13的判断方法与第1实施形态是相同的，但为了捕捉假想时钟INCLK的时序，可对转换判断电路13输入初期值寄存器15、L起始值寄存器16及H起始值寄存器17的保持设定值。

图8～图11虽然省略说明，但为表示利用第2实施形态的假想时钟INCLK及点时钟DCLK的例子的时序图，并与关于第1实施形态的图5及图6所示的时序图相对应。

图8及图9为外部图像时钟的上升边缘和外部水平同步信号EXHSYNC的下降边缘的时序一致的关系的情况，图8表示在边缘检测信号EG的时序，点时钟DCLK为[L]的情况，图9表示在边缘检测信号EG的时序，点时钟DCLK为[L]的情况。

图10及图11为外部图像时钟的上升边缘对外部水平同步信号EXHSYNC的下降边缘，具有只早1周期(高频时钟的1周期)的关系的情况，图10表示在边缘的检测信号EG的时序，点时钟DCLK为[L]的情况，图11表示在边缘检测信号EG的时序，点时钟DCLK为[L]的情况。

在图8及图9的情况下，在初期值寄存器15、L起始值寄存器16及H起始值寄存器17分别设定[13]、[5]、[11]，并谋求外部图像时钟和点时钟DCLK的同步化，而在图10及图11的情况下，在初期值寄存器15、L起始值寄存器16及H起始值寄存器17分别设定[14]、[5]、[11]，并谋求外部图像时钟和点时钟DCLK的同步化。

即使在第2实施形态中，也是在检测到外部水平同步信号EXHSYNC的下降边缘后，首先使最小脉冲宽度寄存器6中所设定的最小脉冲宽度的触发器输出时钟TCLK作为点时钟DCLK被输出，然后转换为假想时钟INCLK，并使假想时钟INCLK作为点时钟DCLK被输出。

即使在寄存器中设定了外部水平同步信号EXHSYNC和外部图像时钟的具有一定相位差(除0以外)的时间关系，也需要使外部图像时钟和外部图像信号的关系(象素数的计数)，和在LSI120内部的、水平同步信号HSYNC和点时钟DCLK的关系不变化(相同象数素的计数)。即，藉由使初期值寄存器15的设定值变动，可使点时钟DCLK的相位偏离(参阅图8及图9、图10及图11的比较)，但对外部水平同步信号EXHSYNC的下降边，需要在触发器产生电路15或转换判断电路13中进行设定，以认知将到外部图像信号的哪里作为第1象素。这种设定具有在线路内形成固定的方法和另外准备寄存器的方法等，是任意的。图8～图11的例子相当于适用于一种固定方法的情况，该方法在下降边缘后，将到计数器2的值变成[16]为止的部分作为外部图像信号的第1象素。

利用初期值寄存器15的设定，不能超过点时钟DCLK的1周期进行相位调整。究其原因，是因为如超过1周期，则形成与寄存器的设定值偏离之前相同的设定值。

在实际系统中，如考虑使用点时钟的相位调整机能的便利性，则以利用初期值寄存器15的设定，预先使点时钟DCLK为半周期量前后，并可与外部图像时钟进行相位调整为佳。

如利用第2实施形态，除了与第1实施形态同样的效果以外，还可起到以下这样的效果。如利用第2实施形态，可自由地设定点时钟的波形。其结果是，在例如实际系统上的元件间接口处，当不得不考虑配线容量和延迟等时，可利用第2实施形态的相位调整机能，进行微妙的时序调整，能够更加顺利地进行系统构筑。

(C)其它的实施形态

在上述各实施形态中，表示的是各实施形态的点时钟同步生成电路与图像处理电路主体一起，搭载在同一LSI上的情况，但也可只将点时钟同步生成电路搭载在LSI上。而且，也可将点时钟同步生成电路的全部或部分的构成要素，在LSI外部由个别构件实现。

而且，点时钟的有效边缘和逻辑电平等，也可与上述各实施形态的相反。

另外，在上述各实施形态中，是有意地采用一种图像信号为依据无接口方式的而进行说明，但对依据接口方式的图像信号，也可适用本发明。

另外，在上述各实施形态中，是表示了一种各寄存器的值可变化设定的情况，但也可适用不能变化的固定寄存器。

在上述各实施形态中，是表示了一种点时钟的1周期对应1象素的情况，但也可为点时钟的1周期对应1/2象素或2象素的情况。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (6)

1、一种点时钟同步生成电路，为根据所输入的水平同步信号，及与要生成的点时钟的频率相比频率高的被输入的高频时钟，而生成与1水平扫描线上的各象素对应的点时钟的点时钟同步生成电路，

其特征在于其包括：

存储将上述高频时钟进行分频的分频比信息的分频比信息存储装置；

将由上述高频时钟的周期数所规定的且上述点时钟的各逻辑电平期间的容许最小期间的信息进行存储的容许最小期间信息存储装置；

对上述水平同步信号的有效边缘进行检测的边缘检测装置；

依据上述分频比信息存储装置所存储的分频比信息，将上述高频时钟进行分频并形成第1点时钟，且在上述水平同步信号的有效边缘的检测时，将上述第1点时钟的相位，依据上述分频比信息存储装置所存储的分频比信息进行初始化的第1点时钟形成装置；

依据上述容许最小期间信息存储装置所存储的容许最小期间的信息，从上述高频时钟，形成在每一容许最小期间逻辑电平进行变化的第2点时钟，且在上述水平同步信号的有效边缘的检测时，对上述第2点时钟的相位进行修正，以即使在该检测前后也可确保逻辑电平期间的容许最小期间的第2点时钟形成装置；

选择上述第1及第2点时钟的一个，并作为进行输出的点时钟的选择装置；以及

在上述水平同步信号的有效边缘的检测时，使来自上述第2点时钟形成装置的第2点时钟由上述选择装置被选择，且在可确认上述第1点时钟的有效边缘的时序与上述第2点时钟的有效边缘的时序相比相同或在其后时，使来自上述第1点时钟形成装置的第1点时钟由上述选择装置被选择的选择控制装置。

2、根据权利要求1所述的点时钟同步生成电路，其特征在于其中所述的所有的装置都形成在同一半导体芯片上。

3、根据权利要求1或2所述的点时钟同步生成电路，其特征在于其中所述的分频比信息存储装置可将上述分频比的信息变化设定。

4、根据权利要求1所述的点时钟同步生成电路，其特征在于其中所述的容许最小期间信息存储装置可将上述容许最小期间的信息变化设定。

5、根据权利要求1所述的点时钟同步生成电路，其特征在于其中所述的分频比信息存储装置将相当于上述点时钟的1周期的上述高频时钟的周期数进行存储，而作为上述分频比的信息。

6、根据权利要求1所述的点时钟同步生成电路，其特征在于其中所述的分频比信息存储装置将使上述第1点时钟的各逻辑电平期间开始的时序信息，和在上述水平同步信号的有效边缘的检测时，作为上述第1点时钟的相位进行初始化的时序信息进行存储，而作为上述分频比的信息。

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