CN1756080A - 半导体集成电路 - Google Patents

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Abstract

本发明提供了一种半导体集成电路。相位调整单元调整相位连续偏移的多个外部时钟的相位，从而产生多个内部时钟，所述多个内部时钟的每两个相邻转换沿之间的相位差相等。合成内部时钟以产生具有相等脉冲间隔的合成时钟。从而，即使当半导体集成电路被提供以低频率的外部时钟时，也可以高速运行半导体集成电路。例如，通过使用低时钟频率的低成本LSI测试台，可以高速运行和测试内部电路。这样可以减少半导体集成电路的测试成本，从而减少芯片成本。

Description

半导体集成电路
技术领域
本发明涉及与时钟同步运行的半导体集成电路。
背景技术
随着半导体工艺的进步，半导体集成电路的运行频率也逐年增大。被提供给半导体集成电路的时钟频率也因此增大。为了使实现半导体集成电路的系统小型化，开发了一种技术，所述技术在单个封装中层积了多个半导体集成电路芯片以制造SIP(系统封装，System in Package)。在SIP装配工艺中，如果由于混入了单个失效芯片而导致SIP不合格，则封装在一起的其他好的芯片也必须丢弃。换句话说，为了提高SIP的产量并降低成本，通过探针测试详细检查运行容限并丢弃容限失效的芯片是很重要的。这里，探针测试是一种将探针与晶片状态的半导体集成电路的焊盘直接接触的测试。另外，不仅在SIP中，而且在普通的半导体集成电路中，通过探针测试丢弃容限失效的芯片可以提高制造产量并降低制造成本。
为了实现本发明，提出了DLL(延迟锁相环)电路和SMD(同步镜像延迟)的电路技术(公开在日本未审查专利申请公开No.2000-124796、No.2000-122750以及平10-126254中)。
为了估计半导体集成电路的运行容限，探针测试中使用的时钟频率必须被设为等于或高于半导体集成电路的最大运行频率。然而，以更高频率的时钟测试半导体集成电路需要昂贵的LSI(大规模集成电路)测试台，这会增加测试成本。另一方面，例如通过在半导体集成电路内部实现PLL电路，可以增大内部时钟频率。然而，PLL电路包含模拟电路，从而电路面积很大。因此，半导体集成电路可能增大芯片面积，从而增大芯片成本。或者，如，可能产生这样的时钟，所述时钟具有与外部时钟的上升沿和下降沿同步的脉冲，所述外部时钟被从LSI测试台提供给半导体集成电路。然而，该技术只能产生两倍于外部时钟频率的时钟频率。
发明内容
本发明的目的是提供一种电路技术，在所述电路技术中，可以对半导体集成电路的容限进行估计，即使LSI测试台提供的时钟频率低于估计所需的频率。换句话说，本发明的目的是通过使用低时钟频率的LSI测试台以低成本测试半导体集成电路。
根据本发明的一个方面，外部时钟端子分别接收相位依次偏移的多个外部时钟。相位调整单元调整外部时钟的相位以产生多个内部时钟，所述多个内部时钟每相邻两个的转换沿之间的相位差相等。时钟合成单元合成内部时钟以产生频率比外部时钟高的合成时钟。内部电路与合成时钟同步运行。相位调整单元均衡所有的相邻内部时钟之间的相位差。从而，可以使合成时钟的所有脉冲间隔相等。因此，即使当半导体集成电路被提供以低频率的外部时钟时，也可以高速运行半导体集成电路。例如，通过使用低时钟频率的低成本LSI测试台，可以高速运行和测试内部电路。结果，可以减少半导体集成电路的测试成本，从而减少芯片成本。
在本发明的一个方面的优选示例中，相位调整单元包括分别对应于外部时钟的多个子相位调整单元和平均值计算单元。每个子相位调整单元具有第一和第二可变延迟电路、相位比较器与第一和第二延迟控制电路。第一可变延迟电路延迟对应的外部时钟的相位以产生内部时钟。第二可变延迟电路延迟内部时钟的相位以产生比较时钟。相位比较器比较比较时钟与从其中一个外部时钟产生的一个内部时钟的相位，其中，所述一个内部时钟的转换沿与另一个外部时钟的转换沿相邻，并且相位上与另一个外部时钟相比有延迟。另一个外部时钟对应于比较时钟。第二延迟控制电路根据相位比较器的比较结果，调整第二可变延迟电路的延迟时间，以使得被相位比较器比较的比较时钟与内部时钟的相位彼此一致。
平均值计算单元计算平均延迟时间，或所有的子相位调整单元中第二可变延迟电路的延迟时间的平均值。当第二可变延迟电路的延迟时间比平均延迟时间长时，第一延迟控制电路增大第一可变延迟电路的延迟时间，当第二可变延迟电路的延迟时间比平均延迟时间短时，第一延迟控制电路减小第一可变延迟电路的延迟时间。结果，可以使所有的子相位调整单元中内部时钟与比较时钟之间的相位差相等。即，可以使所有的内部时钟之间的相位差相等。
在本发明的一个方面的优选示例中，在第二可变延迟电路的延迟时间被调整且相位比较器检测到相位的一致后，第一延迟控制电路调整第一可变延迟电路的延迟时间。因为第一和第二可变延迟电路的延迟时间不被同时调整，所以可防止相位比较器交替地检测到相位的一致和不一致而引起内部时钟的抖动。
在本发明的一个方面的优选示例中，相位比较器重复相位比较操作且第一和第二延迟控制电路重复对延迟时间的调整操作。交替重复对第一和第二可变延迟电路的延迟时间的调整操作使得可以在最小循环内均衡内部时钟之间的相位差。
在本发明的一个方面的优选示例中，所有子相位调整单元中的第一延迟控制电路同时调整第一可变延迟电路的延迟时间。这可以减少使内部时钟的相位彼此一致的时间。
在本发明的一个方面的优选示例中，相位调整单元包括分别对应于外部时钟的多个子相位调整单元。每个子相位调整单元具有可变延迟电路、延迟控制电路、前向延迟电路、状态保持单元、后向延迟电路和相位比较器。可变延迟电路通过延迟对应的外部时钟的相位产生内部时钟。前向延迟电路通过依次延迟内部时钟的相位产生多个前向时钟。状态保持单元选择其中一个前向时钟，所述一个前向时钟的相位与一个内部时钟的相位相等，所述一个内部时钟产生于第一邻近时钟，或者其中一个外部时钟，这个外部时钟的转换沿与对应的外部时钟相邻，并且相位上与对应的外部时钟相比有延迟。后向延迟电路产生后向时钟，后向时钟的相位比所选择的前向时钟的相位延迟内部延迟时间，其中内部延迟时间是对应的内部时钟与所选择的前向时钟之间的相位差。
相位比较器比较后向时钟与从作为一个外部时钟的第二邻近时钟中产生的其中一个内部时钟的相位，其中，所述第二邻近时钟的转换沿与第一邻近时钟的转换沿相邻，并且相位上与第一邻近时钟相比有延迟。延迟控制电路调整可变延迟电路的延迟时间，从而使得第一和第二邻近时钟的相位彼此一致。结果，可以使得在每个子相位调整单元中，三个内部时钟之间的相位差彼此相等。即，可以使得所有内部时钟之间的相位差相等。
在本发明的一个方面的优选示例中，相位调整单元响应于在调整停止端子接收的调整停止信号停止对内部时钟的相位调整操作。即，相位调整操作可以从半导体集成电路的外部停止。因此，当调整操作停止且外部时钟的相位改变时，这种改变可以直接反映在内部时钟的相位变化上。因此，可以通过例如在半导体集成电路的测试期间改变外部时钟的相位来执行详细的定时容限测试。
在本发明的一个方面的优选示例中，半导体集成电路有正常运行模式和测试模式。选择器在正常运行模式中选择在运行时钟端子接收的运行时钟，在测试模式中选择合成时钟，并且将所选择的时钟传输至内部电路。内部电路在正常运行模式中与运行时钟同步地运行，在测试模式中与合成时钟同步地运行。这使得可以设置低频率的外部时钟以提供给测试的半导体集成电路。从而，可使用低成本的LSI测试台测试半导体集成电路，因而减少了测试成本。
在本发明的一个方面的优选示例中，相位调整单元只在测试模式中被激活以产生内部时钟。从而，相位调整单元在正常运行模式中不执行操作，因而减少了正常运行模式中的功耗。
在本发明的一个方面的优选示例中，测试单元在测试模式中运行以与合成时钟同步地相继产生多种类型的命令以操作内部电路。内部电路包括具有多个存储器单元的存储器核心以及核心控制单元，所述核心控制单元相继接收命令，并使得存储器核心执行对存储器单元的读操作或写操作。因此，仅仅通过提供外部时钟可运行并测试半导体集成电路。
在本发明的一个方面的优选示例中，存储器核心具有连接到存储器单元的字线和位线。外部时钟端子的数目为4。测试单元包括命令发生器，所述命令发生器与分别对应于合成时钟的四个外部时钟的脉冲同步地相继产生用于激活字线的激活命令、用于从连接到已激活字线的存储器单元中的任意一个读取数据/向连接到已激活字线的存储器单元中的任意一个写入数据的读命令或写命令、用于在字线去激活后预充电位线的预充电命令以及用于将存储器核心设置在非运行状态的取消选定命令。因此，在内部时钟之间的相位差变为彼此相等之后，改变外部时钟的相位使得能够对字线的激活定时、数据的读和写定时、预充电定时以及存储器单元阵列的去激活定时进行自由的调整。结果，可以对半导体集成电路执行详细的定时容限测试。
在本发明的一个方面的优选示例中，测试单元具有行地址计数器、列地址计数器和数据发生器。行地址计数器与激活命令同步地产生行地址以选择字线。列地址计数器与读命令和写命令同步地产生列地址以选择位线。数据发生器与写命令同步地产生写入数据。因此，可以通过仅仅提供外部时钟对半导体集成电路进行包括定时容限测试的详细的运行测试。
附图说明
从下面结合附图的详细描述中可以使本发明的特征、原理和效用更加清楚，在附图中相似的部分指示以相同的参考数字，在附图中：
图1是示出了本发明半导体集成电路的第一实施例的方框图；
图2是示出了图1中所示的相位调整单元的细节的方框图；
图3是示出了图2中所示的相位调整单元的运行概况的说明图；
图4是示出了图2中所示的相位调整单元的运行概况的说明图；
图5是示出了图2中所示的相位调整单元的运行概况的说明图；
图6是示出了图2中所示的相位调整单元的运行概况的说明图；
图7是示出了图2中所示的相位调整单元的运行概况的说明图；
图8是示出了图1中所示的BIST单元的细节的方框图；
图9是示出了图1中所示的测试单元的SDRAM测试示例的时序图；
图10是示出了图2中所示的第一和第二可变延迟电路的细节的电路图；
图11是示出了图2中所示的第一和第二延迟控制电路的细节的电路图；
图12是示出了图2中所示的相位比较器的细节的电路图；
图13是示出了图2中所示的相位比较器的细节的电路图；
图14是示出了图2中所示的相位比较器的运行的时序图；
图15是示出了根据本发明半导体集成电路的第二实施例的相位调整单元的方框图；
图16是示出了图15所示的子相位调整单元中的第一可变延迟电路和相关元件的细节的方框图；
图17是示出了图15所示的子相位调整单元中的第二可变延迟电路和相关元件的细节的方框图；
图18是示出了图16和图17中所示的级数设置电路的细节的方框图；
图19是示出了图16和图17中所示的运行控制电路的基本部分的电路图；
图20是示出了图16和图17中所示的微调可变延迟电路的细节的电路图；
图21是示出了图17中所示的粗调相位比较器的细节的电路图；
图22是示出了图21中所示的相位检测单元和锁存器单元的运行的波形图；
图23是示出了图17中所示的粗调相位比较器的细节的电路图；
图24是示出了图21到图23中所示的粗调相位比较器的运行的时序图；
图25是示出了图16和图17中所示的微调延迟控制电路的细节的电路图；
图26是示出了图15和图17中所示的第二可变延迟电路对延迟时间的调整操作的流程图；
图27(a)和27(b)是示出了图15和图16中所示的第一可变延迟电路对延迟时间的调整操作的流程图；
图28是示出了根据本发明半导体集成电路的第三实施例的相位调整单元的方框图；
图29是示出了本发明半导体集成电路的第四实施例的方框图。
具体实施方式
下面将参考附图描述本发明的实施例。图中的双圆代表外部端子。在图中，每条粗线代表包含多条线的信号线。与粗线相连接的某些方框每个包含多个电路。经过外部端子提供的信号指示以与端子名称相同的参考标号。用于传输信号的信号线指示以与信号名称相同的参考标号。
图1示出了本发明的半导体集成电路的第一实施例。该半导体集成电路通过使用CMOS工艺形成在硅衬底上，如时钟同步类型的同步DRAM(下文中称为SDRAM)。
SDRAM具有测试单元100、选择器200和存储器单元300(内部电路)。测试单元100包括相位调整单元110、时钟合成单元120和内建的自测试(BIST)单元130。测试单元100只在测试信号/TEST被激活时(在测试模式中的低电平期间)运行。当测试信号/TEST不被激活时(在正常运行模式中的高电平期间)，测试单元100也停止运行。这减少了正常运行模式期间内的功耗。
相位调整单元110接收具有同样频率的外部时钟CLK1到CLK4，并产生内部时钟ICLK1到ICLK4，内部时钟ICLK1到ICLK4在其每相邻的转换沿之间具有相等的相位差。外部时钟CLK1到CLK4的数目越小，转换沿领先的相位越多。即，转换沿以CLK1到CLK4的顺序出现。在调整停止信号STOP的激活期间内，相位调整单元110停止对内部时钟ICLK1到ICLK4相位的调整操作，该调整操作将在后面描述。在调整操作停止后，由LSI测试台等引起的外部时钟CLK1到CLK4的相位改变直接反映在内部时钟ICLK1到ICLK4的相位变化上。时钟合成单元120确定从相位调整单元110输出的内部时钟ICLK1到ICLK4的逻辑或，以产生合成时钟SCLK。
为了对存储器单元300执行运行测试，BIST单元130与合成时钟SCLK同步地产生命令TCMD和地址TAD。在读测试中，BIST单元130在其数据端子TDQ接收来自存储器单元300的读取数据。在写测试中，BIST单元130从数据端子TDQ输出写入数据。
选择器200在测试信号/TEST的激活期间内向存储器单元300提供来自BIST单元130的数据TDQ、地址TAD、命令TCMD以及合成时钟SCLK。选择器200在测试信号/TEST不被激活的期间内经外部端子向存储器单元300提供提供的运行时钟CLK、命令CMD、地址AD和数据DQ。
在这个示例中，合成时钟SCLK具有与正常运行模式中使用的运行时钟CLK相同的频率。外部时钟CLK1到CLK4的频率被设为运行时钟CLK频率的1/4。外部时钟CLK1到CLK4、调整停止信号STOP和测试信号/TEST的端子被形成为测试焊盘。测试焊盘不连接到安装SDRAM芯片的封装的任何端子。换句话说，测试焊盘只用于探针测试。在对SDRAM执行探针测试中，LSI测试台的探针连接到除了时钟端子CLK、命令端子CMD、地址端子AD和数据端子DQ外的其他端子。
存储器单元300包括核心控制单元310和存储器核心(存储器单元阵列)320。核心控制单元310从选择器200接收时钟、命令和地址，并输出控制信号以执行到存储器核心320的读操作和写操作。地址端子TAD和AD是共有行地址和列地址的多路端子。另外，本发明还可适用于地址非多路型的SDRAM。存储器核心320具有以矩阵形式排列的动态存储器单元MC、连接到存储器单元MC并沿水平方向对齐的字线WL和连接到存储器单元MC并沿垂直方向对齐的位线BL。
图2示出了图1中所示的相位调整单元110的细节。相位调整单元110具有分别对应于外部时钟CLK1到CLK4的子相位调整单元140和平均值计算单元150。子相位调整单元140每个具有第一可变延迟电路10、第二可变延迟电路12、第一延迟控制电路14、第二延迟控制电路16、相位比较器18和减法器20。第一和第二可变延迟电路10和12是同样的电路。第一和第二延迟控制电路14和16是同样的电路。相位调整单元110只由数字电路组成，不含任何模拟电路。这意味着电路规模较小。
因为所有的子相位调整单元140具有同样的电路配置，所以只对接收外部时钟CLK1的子相位调整单元140进行描述。第一可变延迟电路10由来自第一延迟控制电路14的延迟控制信号P1到Pn控制，并延迟外部时钟CLK1的相位以产生内部时钟ICLK1。而且，通过加电复位，第一可变延迟电路10被复位为对应于延迟控制信号P1到Pn中间一个的延迟时间。另外，四个第一延迟控制电路14同时运行。这使得相位调整所需的时间最小。第二可变延迟电路12由来自第二延迟控制电路16的延迟控制信号P1到Pn控制，并延迟内部时钟ICLK1的相位以产生比较时钟CCLK1。相位比较器18比较比较时钟CCLK1与内部时钟ICLK2的相位，并以控制信号A、B、C和D的形式输出比较结果。通过加电复位，第二可变延迟电路12也被复位为对应于延迟控制信号P1到Pn中间一个的延迟时间。例如，当从LSI测试台输出的时钟周期为32ns时，合成时钟SCLK的周期为1/4，或8ns。为了产生该合成时钟SCLK，每个第二可变延迟电路12的最大延迟时间必须为8ns或更长。实际上，第二可变延迟电路12的最大延迟时间被设为大约10ns。在加电复位时，第二可变延迟电路12的延迟时间被设为中间值，即5ns。从该点开始比较操作可以减小直到锁定的时间。控制信号A到D将在后面出现的图11中描述。这里，要比较的内部时钟ICLK2是从外部时钟CLK2产生的时钟，外部时钟CLK2的转换沿邻近外部时钟CLK1的转换沿，相位落后于外部时钟CLK1的相位。
第二延迟控制电路16根据从相位比较器18输出的控制信号A到D调整第二可变延迟电路12的延迟时间。具体地说，当比较时钟CCLK1的相位领先于内部时钟ICLK2的相位时，第二延迟控制电路16增大第二可变延迟电路12的延迟时间。当比较时钟CCLK1的相位落后于内部时钟ICLK2的相位时，第二延迟控制电路16减小第二可变延迟电路12的延迟时间。第二可变延迟电路12的延迟时间被调整直到比较时钟CCLK1的相位与内部时钟ICLK2的相位一致。第二延迟控制电路16输出延迟级数DN1，DN1指示对应于第二可变延迟电路12的当前延迟时间要被连接的延迟级的数目。另外，四个第二延迟控制电路16同时运行。这使得相位调整所需的时间最小。
平均值计算单元150确定从所有的子相位调整单元140中的第二延迟控制电路16输出的延迟级数DN1到DN4的平均值，并将其作为平均延迟级数DNAV输出。即，平均值计算单元150计算四个第二可变延迟电路12的延迟时间的平均值，或平均延迟时间。该平均延迟级数DNAV由例如下面的方式确定。首先，将延迟级数DN1和DN2相加，然后乘上0.5以确定对应于外部时钟CLK1和CLK2的第二可变延迟电路12的平均延迟级数。类似地，将延迟级数DN3和DN4相加，然后乘上0.5以确定对应于外部时钟CLK3和CLK4的第二可变延迟电路12的平均延迟级数。将这两个平均值相加，然后将结果乘上0.5，确定平均延迟级数DNAV。
减法器20确定延迟级数DN1(或DN2到DN4)和平均延迟级数DNAV之间的差值，并根据确定的差值将控制信号A、B、C和D输出到第一延迟控制电路14。基于由减法器20确定的差值，当第二可变延迟电路12的延迟时间比平均延迟时间长时，第一延迟控制电路14增大第一可变延迟电路10的延迟时间。当第二可变延迟电路12的延迟时间比平均延迟时间短时，第一延迟控制电路14减小第一可变延迟电路10的延迟时间。在比较时钟CCLK1的相位与内部时钟ICLK2的相位彼此一致后，第一可变延迟电路10的延迟时间被第一延迟控制电路14移动至等于一个单位时间(单个延迟级的延迟时间)。随后，交替地执行相位比较器18的相位比较操作，对第二可变延迟电路12的延迟时间的调整，以及第一延迟控制电路14对第一可变延迟电路10的延迟时间的调整，直到所有的内部时钟ICLK1和ICLK2之间、ICLK2和ICLK3之间、ICLK3和ICLK4之间以及ICLK4和ICLK1之间的相位差相等为止。
在这个实施例中，提前估计使得内部时钟ICLK1到ICLK4之间的相位差相等所需的相位调整的循环次数。这里，单个循环包含对第二可变延迟电路12的延迟时间的调整操作以及对第一可变延迟电路10的单级延迟时间的调整操作，其中，对第二可变延迟电路12的延迟时间的调整操作直到相位比较器18显示一致时为止。在经过对应于提前估计的循环次数的时间后，用于测试SDRAM的LSI测试台激活调整停止信号STOP。响应于调整停止信号STOP的激活，相位调整单元110停止相位调整操作。另外，在内部时钟ICLK1到ICLK4之间所有的相位差都被设为相等之后，相位调整单元110可在接收到调整停止信号STOP之前停止相位调整操作。
图3到图6示出了图2中所示的相位调整单元110的操作概况。在图中，矩形示出了外部时钟CLK1到CLK4、内部时钟ICLK1到ICLK4以及比较时钟CCLK1到CCLK4的上升沿的时序。外部时钟CLK1到CLK4被给定32单位时间的单一周期。对第一和第二可变延迟电路10和12的延迟时间的调整单位(单位时间)为0.1单位时间。矩形左端的数字值指示第一可变延迟电路10用来产生内部时钟ICLK的延迟级数。靠近矩形中部的数字值指示第二可变延迟电路12用来产生比较时钟CCLK的延迟级数。
在图3的上半部分中，在相位调整单元110运行之前，比较时钟CCLK1上升沿的相位领先于内部时钟ICLK2上升沿的相位。类似地，比较时钟CCLK2与内部时钟ICLK3、比较时钟CCLK3与内部时钟ICLK4以及比较时钟CCLK4与内部时钟ICLK1的上升沿的相位之间也存在偏差。相位调整单元110首先同时操作对应于外部时钟CLK1到CLK4的四个相位比较器18和四个第二延迟控制电路16。
如图3的下半部分所示，比较时钟CCLK1、CCLK2、CCLK3和CCLK4的上升沿相位分别被调整至内部时钟ICLK2、ICLK3、ICLK4和ICLK1的上升沿相位。相位比较器18和第二延迟控制电路16的同时运行使得相位调整所需的时间最小。这里，因为第一延迟控制电路14不处于运行中，所以第一可变延迟电路10的延迟时间没有变化。因此，在没有第一可变延迟电路10的延迟时间变化的影响情况下，调整第二可变延迟电路12的延迟时间。平均值计算单元150确定第二可变延迟电路12用来产生比较时钟CCLK的平均延迟级数(在这个示例中，“8”)。在比较时钟CCLK1、CCLK2、CCLK3和CCLK4的相位与内部时钟ICLK2、ICLK3、ICLK4和ICLK1的相位一致后，相位调整单元110启动第一延迟控制电路14对第一可变延迟电路10的延迟时间的调整。
在图4的上半部分，减法器20确定接收外部时钟CLK1的子相位调整单元140中的第二可变延迟电路12的延迟时间(8.5单位时间)比平均延迟时间DNAV(8单位时间)长。四个第一延迟控制电路14同时运行，并且基于来自减法器20的减法结果，第一可变延迟电路10的延迟时间被增大0.1单位时间，或者说被设为1.1单位时间。具体地说，第一可变延迟电路10用来产生内部时钟ICLK1的延迟级数增加1。类似地，接收外部时钟CLK2到CLK4的子相位调整单元140调整第一可变延迟电路10的延迟时间，由此内部时钟ICLK2到ICLK4的上升沿相位不同。因为第二延迟控制电路16不处于运行中，所以比较时钟CCLK1、CCLK2、CCLK3和CCLK4的相位被偏移与内部时钟ICLK2、ICLK3、ICLK4和ICLK1的相位偏移量相等的量。因此，比较时钟CCLK1(或CCLK2、CCLK3、CCLK4)的相位偏离内部时钟ICLK2(或ICLK3、ICLK4、ICLK1)的相位。为了在这些相位间达到一致，第二延迟控制电路16再次调整第二可变延迟电路12的延迟时间。另外，前述的相位调整的单一循环由图3下半部分的操作和图4上半部分的操作组成。
在图4的下半部分，通过与上述同样的步骤，比较时钟CCLK1、CCLK2、CCLK3和CCLK4的上升沿相位分别被调整至内部时钟ICLK2、ICLK3、ICLK4和ICLK1的上升沿相位。与图3的下半部分相比，第二可变延迟电路12的延迟时间每个距离平均延迟时间DNAV都近了0.2单位时间。随后，第一延迟控制电路14再次调整第一可变延迟电路10的延迟时间。
在图5的上半部分，如图4的上半部分一样，第一延迟控制电路14基于来自减法器20的减法结果调整第一可变延迟电路10的延迟时间。结果，内部时钟ICLK1到ICLK4的上升沿相位不同，且比较时钟CCLK1、CCLK2、CCLK3和CCLK4的相位偏离内部时钟ICLK2、ICLK3、ICLK4和ICLK1的相位。然后，第二延迟控制电路16再次调整第二可变延迟电路12的延迟时间。
在图5的下半部分，通过与上述同样的步骤，比较时钟CCLK1、CCLK2、CCLK3和CCLK4的上升沿相位分别被调整至内部时钟ICLK2、ICLK3、ICLK4和ICLK1的上升沿相位。第二可变延迟电路12的延迟时间和平均延迟时间DNAV之间的差值为0.1单位时间。0.1单位时间是对第一和第二可变延迟电路10和12的延迟时间的调整量的最小单位。在该点，相位比较器18检测到相位的一致，并且所有的第二可变延迟电路12的延迟时间与平均延迟时间一致。因此，内部时钟ICLK1到ICLK4每两个相邻上升沿之间的相位差相等。随后，相位调整单元110继续运行，重复在图6的上半部分、图6的下半部分和图5的下半部分中所示的操作。重复操作在内部时钟ICLK1到ICLK4中引起抖动，从而在合成时钟SCLK中也发生抖动，其中，合成时钟SCLK是通过合成内部时钟ICLK1到ICLK4而产生。通过使第一和第二可变延迟电路10和12的延迟时间的调整单位(单个延迟级的延迟时间)更小，可以减少抖动。
图7示出了图2中所示的相位调整单元110的操作概况。在图中，对照内部时钟ICLK1的相位，内部时钟ICLK2到ICLK4处于相位领先90°、180°和270°的相关位置。在这个示例中，内部时钟ICLK1到ICLK4所有的两个相邻上升沿之间的相位差在十次比较操作内(在第十次循环时)变得相等。
通常，即使从LSI测试台的控制单元输出的外部时钟CLK1到CLK4之间的相位差被设为相等，由于分布在线路通路上的例如探针板的负载，被输入到半导体集成电路中的外部时钟CLK1到CLK4之间的相位差也会偏离。从而，在半导体集成电路内部，仅仅确定外部时钟CLK1到CLK4的逻辑或以产生更高频率的合成时钟不能使得合成时钟的上升沿之间的间隔相等。除此之外，当外部时钟CLK1到CLK4的相位被根据例如探针板的负载提前修正时，要求每次替换探针板时，都要进行详细的手工校正。因为在校正期间内不能执行测试，所以这增加了测试成本。
图8示出了图1中所示的BIST单元130的细节。BIST单元130包括命令发生器22、行地址计数器24、列地址计数器26、地址复用器28和数据发生器30。命令发生器22分别与合成时钟SCLK的四个连续脉冲同步地产生激活命令ACT、读命令RD(或写命令WR)、预充电命令PRE和取消选定命令DSEL，这四个命令合成作为命令TCMD。
行地址计数器24与激活命令ACT同步地产生行地址以选择字线WL。列地址计数器26与读命令RD或写命令WR同步地产生列地址以选择位线BL。地址复用器28将行地址和列地址输出到公共地址线TAD。数据发生器30与写命令WR同步地产生测试输入数据TDIN(TDQ)。除了图中所示的以外，BIST单元130还有数据比较器，所述数据比较器用于比较来自存储器单元300的读取数据与预期值，以进行合格/失败判决。
经过选择器200，合成时钟SCLK、从BIST单元130输出的命令TCMD、地址TAD和测试输入数据DIN分别被提供到存储器单元300的时钟输入缓冲器32、命令输入缓冲器34、地址输入缓冲36和数据输入缓冲器38。
图9示出了由图1中所示的测试单元100进行的SDRAM测试的示例。在内部时钟ICLK1到ICLK4之间的相位差被相位调整单元110设为相等之后，用于测试SDRAM的LSI测试台输出调整停止信号STOP以停止相位调整单元110的相位调整操作。接着，LSI测试台将外部时钟CLK2到CLK4的相位延迟对应于定时标准tRCD或tDPL的时间。定时标准tRCD是从激活命令ACT到写命令WR或读命令RD所经过的最短时间。定时标准tDPL是从供应写入数据到预充电命令PRE所经过的最短时间。合成时钟SCLK的上升沿相位的偏移量与外部时钟CLK2到CLK4的相位的延迟量相等。
BIST单元130的命令发生器22分别与合成时钟SCLK的第一到第四个脉冲的上升沿同步地连续产生激活命令ACT、写命令WR、预充电命令PRE和取消选定命令DSEL，合成时钟SCLK的第一到第四个脉冲的上升沿对应于内部时钟ICLK1到ICLK4。行地址计数器24与激活命令ACT同步地产生行地址RAD。列地址计数器26与写命令WR同步地产生列地址CAD。数据发生器30与写命令WR同步地产生写入数据DIN。因此，内部时钟ICLK1到ICLK4之间的相位差在外部时钟CLK1到CLK4的相位被LSI测试台改变之前被设为相等，并且定时标准tRCD或tDPL被成功偏移，以用于测试。因此可以准确地对这些标准的运行容限进行估计。
另外，在这个示例中，相对于时钟SCLK，地址TAD和写入数据DIN的建立时间被设为0ns。如果建立时间为正值，则命令发生器22可在激活命令ACT和写命令WR(或读命令RD)生成之前产生预激活命令PACT和预写入命令PWR(或预读出命令PRD)，并且这些命令PACT、PWR和PRD可以分别被提供给图8所示的行地址计数器24、列地址计数器26和地址发生器30。而且，如果图9示出了对写操作的定时容限测试的示例，则也可以以同样方式执行对读操作的定时容限测试。
图10示出了图2中所示的第一和第二可变延迟电路10和12的细节。因为第一和第二可变延迟电路10和12具有同样的电路配置，所以只给出对第一可变延迟电路10的描述。在第一可变延迟电路10中，外部时钟CLK1(或CLK2到CLK4其中之一)被延迟预定时间，并被作为内部时钟ICLK1(或ICLK2到ICLK4其中之一)输出。在第二可变延迟电路12中，内部时钟ICLK1(或ICLK2到ICLK4其中之一)被延迟预定时间，并被作为比较时钟CCLK1(或CCLK2到CCLK4其中之一)输出。
第一可变延迟电路10的延迟时间由延迟控制信号P1到Pn设置。延迟控制信号P1到Pn中的任何一个被第一延迟控制电路14设为(选择为)高电平，其他的被设为低电平。当选择延迟控制信号P1时，延迟时间最短，当选择延迟控制信号Pn时，延迟时间最长。对延迟时间的调整单位(图3到图6中描述的0.1单位时间)是延迟级的延迟时间，其中每个延迟级由串联的NAND门和反相器组成。启动信号STT是第一可变延迟电路10的使能信号。如果第一可变延迟电路10接收到高电平的启动信号STT，则被激活以产生内部时钟ICLK。如果第一可变延迟电路10接收到低电平的启动信号STT，则被去激活以停止操作。例如，启动信号在测试模式中保持在高电平，在正常运行模式中保持在低电平。第一和第二可变延迟电路10和12在正常运行模式中不工作，从而减少了功耗。
图11示出了图2中所示的第一和第二延迟控制电路14和16的细节。因为第一和第二延迟控制电路14和16具有同样的电路配置，所以只给出对第一延迟控制电路14的描述。第一延迟控制电路14的控制级(图中的虚线方框)分别对应于延迟控制信号P1到Pn。每个控制级具有由NAND门和反相器组成的锁存器、用于将锁存器的互补节点连接到地线VSS的一对nMOS晶体管以及用于输出延迟控制信号P1到Pn其中之一的NOR门。每个控制级在nMOS晶体管的栅极接收控制信号A和C，或控制信号B和D。
在第一延迟控制电路14中，由控制信号A到D选择的控制级唯一地高电平的延迟控制信号(P1到Pn其中之一)。当接收到控制信号A和B中任一个的高电平脉冲时，被选定的控制级向右移动，当接收到控制信号C和D中任一个的高电平脉冲时，被选定的控制级向左移动。例如，当选定对应于延迟控制信号P3的控制级时，响应于控制信号A的脉冲选定对应于延迟控制信号P2的控制级。即，延迟控制信号P3从高电平变为低电平，而延迟控制信号P2从低电平变为高电平。响应于复位信号RST，第一延迟控制电路14被复位，由此只有延迟控制信号P1被设为高电平，而其他的延迟控制信号P2到Pn都被设为低电平。
图12和图13示出了图2中所示的相位比较器18的细节。在图12中，相位比较器18具有采样脉冲生成单元18a、相位检测单元18b和锁存器单元18c。当比较时钟CCLK1(或CCLK2到CCLK4其中之一)和内部时钟ICLK2(或ICLK3、ICLK4和ICLK1其中之一)都变为高电平时，采样脉冲生成单元18a同步地产生采样脉冲SP。
相位检测单元18b具有两个串联的触发器和排列在触发器之间的延迟级。该延迟级是与图10所示的第二可变延迟电路12中的延迟级同样的电路。比较时钟CCLK1和内部时钟ICLK2的相位之间的位置关系由两个两输入NAND门的输出N1到N4表示，这两个两输入NAND门各自构成触发器。锁存器单元18c与采样脉冲SP同步地锁存相位检测单元18b的四个输出信号，并将其作为相位锁存信号PL1到PL4输出。
当比较时钟CCLK1的相位领先于内部时钟ICLK2的相位时，相位锁存信号PL1到PL4变为L、H、L和H(L表示低电平，H表示高电平)。当比较时钟CCLK1的相位落后于内部时钟ICLK2的相位时，相位锁存信号PL1到PL4变为H、L、H和L。当比较时钟CCLK1的相位与内部时钟ICLK2的相位一致时(更具体地说，当相位差小于第二可变延迟电路12的单个延迟级的延迟时间时)，相位锁存信号PL1到PL4变为L、H、H和L。
在图13中，相位比较器18含有解码单元18d、脉冲生成单元18e、分频器18f和输出单元18g。解码单元18d对相位锁存信号PL1到PL4解码，并输出解码后的信号DEC1和DEC2。当比较时钟CCLK1的相位领先于内部时钟ICLK2的相位时，解码后的信号DEC1和DEC2变为H和L。当比较时钟CCLK1的相位落后于内部时钟ICLK2的相位时，解码后的信号DEC1和DEC2变为L和H。当比较时钟CCLK1的相位与内部时钟ICLK2的相位一致时，解码后的信号DEC1和DEC2变为L和L。
脉冲生成单元18e检测比较时钟CCLK1和内部时钟ICLK2的高电平期间，并生成检测时钟DC。分频器18f将检测时钟DC的频率分频到原来的1/2，以产生分频时钟DCLK1和DCLK2，DCLK1和DCLK2的高电平期间不互相交迭。输出单元18g根据解码后的信号DEC1和DEC2的逻辑输出控制信号A、B、C和D。
图14示出了图2中所示的相位比较器18的操作。该示例涉及比较比较时钟CCLK1与内部时钟ICLK2的相位的情形。比较比较时钟CCLK2、CCLK3和CCLK4与内部时钟ICLK3、ICLK4和ICLK1的相位的操作与图14相同。当比较时钟CCLK1的相位领先于内部时钟ICLK2的相位时，相位比较器18分别与分频时钟DCLK2和DCLK1的高电平脉冲同步地输出控制信号C和D。当比较时钟CCLK1的相位与内部时钟ICLK2的相位一致时，不输出任何控制信号A到D。当比较时钟CCLK1的相位落后于内部时钟ICLK2的相位时，相位比较器18分别与分频时钟DCLK2和DCLK1的高电平脉冲同步地输出控制信号A和B。
如上所述，在第一实施例中，相位调整单元110可使得内部时钟ICLK1到ICLK4每相邻两个之间的相位差相等，从而使得合成时钟SCLK所有的脉冲间隔相等。因此，通过使用低频率的外部时钟CLK1到CLK4，可以以高速运行SDRAM。例如，通过使用具有低时钟频率的低成本LSI测试台，可以高速运行和测试存储器单元300。结果，可以减少SDRAM的测试成本，从而减少芯片成本。
因为相位调整单元110完全由数字电路构成，所以可减小电路规模以实现更简单的配置。
在第二可变延迟电路的延迟时间被调整且相位比较器检测到相位的一致后，执行第一延迟控制电路1对第一可变延迟电路10的延迟时间的调整操作。这可以防止第一和第二可变延迟电路14和16同时进行调整操作。因此可以防止由于同时的相位调整操作而引起内部时钟ICLK1到ICLK4中抖动的发生。
在相位调整单元110中，四个子相位调整单元140的第一延迟控制电路14同时运行，调整第一可变延迟电路10的延迟时间。类似地，第二延迟控制电路16同时运行，调整第二可变延迟电路12的延迟时间。这可以减少内部时钟ICLK1到ICLK4的相位彼此之间达到一致的时间。
响应于从LSI测试台提供的调整停止信号STOP，可以停止对内部时钟ICLK1到ICLK4相位的调整操作。因此，在相位调整操作停止后，通过改变来自LSI测试台的外部时钟CLK1到CLK4的相位，可以改变内部时钟ICLK1到ICLK4的相位到期望值。因此，通过如对SDRAM进行探针测试这样的方式可以详细估计定时标准tRCD、tDPL等。因为详细的定时测试可由探针测试实现，所以具有预定运行容限的SDRAM芯片可被封装进管壳中。从而例如，当对SDRAM芯片和其他芯片进行层积封装以制造SIP时，可以提高SIP产量并降低生产成本。
测试单元100具有BIST单元130，BIST单元130与合成时钟SCLK同步地产生命令TCMD、地址TAD和数据TDQ。这使得仅仅凭借低频率的外部时钟CLK1到CLK4，可以对SDRAM执行高速运行测试。而且，BIST单元130形成在SDRAM上可以减少LSI测试台使用的端子数。从而，可以一次测试更多数目的SDRAM。因而减少了测试成本。
相位调整单元110只在测试模式中被测试信号TEST激活，产生内部时钟ICLK1到ICLK4。因为相位调整单元110在正常运行模式中不工作，所以可以减少正常运行模式中的功耗。
图15示出了根据本发明的半导体集成电路的第二实施例的相位调整单元。如在第一实施例中那样，该半导体集成电路通过CMOS工艺形成在硅衬底上，如时钟同步SDRAM。该SDRAM具有相位调整单元112，而不是第一实施例中的相位调整单元110。其余的配置与第一实施例相同。另外，与第一实施例中所描述的同样的元件被指示以同样的参考数字或标号。并且省略其详细描述。
相位调整单元112具有分别对应于外部时钟CLK1到CLK4的子相位调整单元142以及平均值计算单元152。因为所有的子相位调整单元142具有同样的电路配置，所以下面的描述只涉及接收外部时钟CLK1的子相位调整单元142。子相位调整单元142每个都具有第一可变延迟电路40、第二可变延迟电路42、第一延迟控制电路44、第二延迟控制电路46、相位比较器48和减法器50。
在这个实施例中，第一可变延迟电路40由如图16所示的粗调可变延迟电路40a和微调可变延迟电路40b组成。第二可变延迟电路42由如图17所示的粗调可变延迟电路42a和微调可变延迟电路42b组成。然后，第一和第二延迟控制信号44和46输出粗调和微调两种系统的延迟控制信号P1到Pn与PE1到PEn。第二延迟控制电路46还输出粗调和微调两种系统的延迟级数RDN1和FDN1。相位比较器48和减法器50输出粗调和微调两种系统的控制信号A到D。平均值计算单元152输出粗调和微调两种系统的平均延迟级数RDNAV和FDNAV。
图16示出了图15所示的子相位调整单元142中的第一可变延迟电路和相关元件的细节。图15中所示的第一可变延迟电路40由串联的粗调可变延迟电路40a和微调可变延迟电路40b组成。类似地，第一延迟控制电路44由粗调延迟控制电路44a和微调延迟控制电路44b组成。减法器50由粗调减法器50a和微调减法器50b组成。外部时钟CLK1(或CLK2到CLK4)被提供给粗调可变延迟电路40a，而从微调可变延迟电路40b输出内部时钟ICLK1(或ICLK2到ICLK4)。对微调可变延迟电路40b延迟时间的调整单位要小于对粗调可变延迟电路40a延迟时间的调整单位(例如，1/10)。从而，在子相位调整单元142中，对粗调可变延迟电路40a延迟时间的调整直到粗调减法器50a的计算值达到0时为止。然后，对微调可变延迟电路40b延迟时间的调整直到微调减法器50b的计算值达到0时为止。
粗调可变延迟电路40a是与第一实施例的可变延迟电路10同样的电路。微调可变延迟电路40b将在后面出现的图20中描述。除了以下几点外，粗调减法器50a是与第一实施例的减法器20同样的电路：粗调减法器50a接收上信号UP和下信号DOWN以单级增大和减小粗调可变延迟电路40a的延迟时间；粗调减法器50a响应于上信号UP和下信号DOWN，分别输出最小信号MIN和最大信号MAX；而且粗调减法器50a由使能信号S1激活运行。微调减法器50b是与第一实施例的减法器20同样的电路。
粗调延迟控制电路44a是与第一实施例的第一延迟控制电路14同样的电路。当微调延迟控制电路44b增加微调可变延迟电路40b的延迟时间时，微调延迟控制电路44b增大延迟调整信号PE1到PEm内高电平信号的数目。当减少微调可变延迟电路40b的延迟时间时，微调延迟控制电路44b减小延迟调整信号PE1到PEm内高电平信号的数目。微调延迟控制电路44b将在后面出现的图25中描述。
除了上述电路外，子相位调整单元142还具有运行控制电路52、级数设置电路56和级数检测电路58。在开始调整延迟时间时，运行控制电路52将使能信号S1和S2设为高电平和低电平，以启动粗调减法器50a的运行并停止微调减法器50b的运行。当运行控制单元52从粗调减法器50a接收到锁定信号JSTR时，其将使能信号S1和S2设为低电平和高电平，以停止粗调减法器50a的运行并启动微调减法器50b的运行。此外，当运行控制单元52从级数检测电路58接收到上溢信号OF时，其输出上信号UP以增大粗调可变延迟电路40a的延迟时间一个单位延迟时间的量(等于单个延迟级的量)。当运行控制单元52从级数检测电路58接收到下溢信号UF时，其输出下信号DOWN以减小粗调可变延迟电路40a的延迟时间一个单位时间的量(等于单个延迟级的量)。
级数设置电路56例如在加电复位时运行。其检测粗调可变延迟电路40a单级的延迟时间对应于多少个微调可变延迟电路40b的延迟级，并将结果作为该点微调可变延迟电路40b的延迟级数J2输出。当微调可变延迟电路40b的当前延迟级数J1超过延迟级数J2时，级数检测电路58输出上溢信号OF。当微调可变延迟电路40b的当前延迟级数J1低于最小级数时，级数检测电路58输出下溢信号UF。另外，当微调可变延迟电路40b的当前延迟级数超过延迟级数J2时，微调延迟控制电路44b将微调可变延迟电路40b的延迟级数变为最小值。当微调可变延迟电路40b的当前延迟级数低于最小级数时，微调延迟控制电路44b将微调可变延迟电路40b的延迟级数变为最大值J2。
图17示出了图15所示的子相位调整单元142中的第二可变延迟电路42和相关元件的细节。将省略与上文已示出的图16中同样的元件的详细描述。图15中所示的第二可变延迟电路42由串联的粗调可变延迟电路42a和微调可变延迟电路42b组成。第一延迟控制电路46由粗调延迟控制电路46a和微调延迟控制电路46b组成。相位比较器48由粗调相位比较器48a和微调相位比较器48b组成。内部时钟ICLK1(或ICLK2到ICLK4)被提供给粗调可变延迟电路42a，而从微调可变延迟电路42b输出比较时钟CCLK1(或CCLK2到CCLK4)。对微调可变延迟电路42b延迟时间的调整单位要小于对粗调可变延迟电路42a延迟时间的调整单位(例如，1/10)。因此，在子相位调整单元142中，对粗调可变延迟电路42a延迟时间的调整直到粗调相位比较器48a检测到相位的一致时为止。然后，对微调可变延迟电路42b延迟时间的调整直到微调相位比较器48b检测到相位的一致时为止。
粗调可变延迟电路42a和微调可变延迟电路42b是与图16中所示的粗调可变延迟电路40a和微调可变延迟电路40b相同的电路。粗调延迟控制电路46a和微调延迟控制电路46b是与图16中所示的粗调延迟控制电路44a和微调延迟控制电路44b相同的电路。
除了以下几点外，粗调相位比较器48a是与第一实施例的相位比较器18同样的电路：粗调相位比较器48a接收上信号UP和下信号DOWN以单级增大和减小粗调可变延迟电路42a的延迟时间；粗调相位比较器48a响应于上信号UP和下信号DOWN，分别输出最小信号MIN和最大信号MAX；而且粗调相位比较器48a由使能信号S1激活运行。除了微调相位比较器48b由使能信号S2激活运行外，微调相位比较器48b是与第一实施例的相位比较器18同样的电路。运行控制电路60、级数设置电路62和级数检测电路64与图16中所示的运行控制电路52、级数设置电路54和级数检测电路56相同。
图18示出了图16和图17中所示的级数设置电路56和62的细节。因为级数设置电路56和62是相同的电路，所以下面的描述只涉及级数设置电路56。级数设置电路56具有粗调延迟电路63、微调可变延迟电路65、相位比较器66和延迟控制电路68，其中微调可变延迟电路65具有与微调可变延迟电路40b和42b相同的配置。
粗调延迟电路63具有等同于粗调可变延迟电路40a和42a的单个延迟级的电路。即，粗调延迟电路63的延迟时间被设为粗调可变延迟电路40a和42a的单位时间。相位比较器66比较信号的相位，其中，所述信号通过在粗调延迟电路63和微调可变延迟电路65中延迟外部时钟CLK1获得。延迟控制电路68输出延迟调整信号DA以调整微调可变延迟电路65的延迟时间，从而使得相位比较器65中的比较结果显示一致。然后，检测对应于粗调可变延迟电路40a和42a单个延迟级的延迟时间的微调可变延迟电路65的级数J2，并从微调可变延迟电路65输出J2。
图19示出了图16和图17中所示的运行控制电路52和60的基本部分。因为运行控制电路52和60是相同的电路，所以下面的描述只涉及运行控制电路52。运行控制电路52与加电复位信号PW1或断电返回信号PW2同步地将使能信号S1和S2分别设置为高电平和低电平。运行控制电路52与锁定信号JSTR同步地将使能信号S1和S2分别设置为低电平和高电平。
图20示出了图16和图17中所示的微调可变延迟电路40b和42b的细节。因为微调可变延迟电路40b和42b是相同的电路，所以下面的描述只涉及微调可变延迟电路40b。微调可变延迟电路40b具有串联在输入节点CIN和输出节点(ICLK1)之间的两个反相器、漏极连接到两个反相器之间的连接节点上的多个nMOS晶体管以及位于nMOS晶体管的源极和地线VSS之间的电容器。nMOS晶体管的栅极分别接收延迟控制信号PE1到PEm。然后，具有高电平的延迟控制信号PE1到PEm的数目越多，连接节点上的负载就越大，从而增大了延迟时间。
图21和图23示出了图17中所示的粗调相位比较器48a的细节。与第一实施例的相位比较器18相同的元件指示以相同的参考数字或标号。并且省略其详细描述。在图21中，粗调相位比较器48a具有采样脉冲生成单元481a、相位检测单元482a和锁存器单元483a。当比较时钟CCLK1(或CCLK2到CCLK4其中之一)和内部时钟ICLK2(或ICLK3、ICLK4和ICLK1其中之一)都变为高电平时，采样脉冲生成单元481a同步地产生检测时钟DC和采样脉冲SP。
相位检测单元482a具有用于在使能信号S1的激活期间内接受比较时钟CCLK1和内部时钟ICLK2的AND电路、与AND电路的输出串联的两个触发器以及排列在触发器之间的延迟级484a。延迟级484a是与图17中所示的粗调可变延迟电路42a(第二可变延迟电路14)的延迟级相同的电路。锁存器单元483a与采样脉冲SP同步地锁存相位检测单元482a的四个输出信号，并将其作为相位锁存信号PL1到PL4输出。锁存器单元483a在当相位锁存信号PL1和PL4都位于高电平的期间内输出锁定信号JSTR。
图22示出了图21中所示的相位检测单元482a和锁存器单元483a的运行。如在第一实施例中那样，当比较时钟CCLK1的相位领先于内部时钟ICLK2的相位时，相位锁存信号PL1到PL4变为L、H、L和H(图22(A))。当比较时钟CCLK1的相位与内部时钟ICLK2的相位一致时，相位锁存信号PL1到PL4变为L、H、H和L(图22(B))。当比较时钟CCLK1的相位落后于内部时钟ICLK2的相位时，相位锁存信号PL1到PL4变为H、L、H和L(图22(C))。只有当比较时钟CCLK1的相位与内部时钟ICLK2的相位一致时，锁定信号JSTR才变为高电平。
在图23中，粗调相位比较器48a具有解码单元485a、分频器486a、输出单元487a和MAX/MIN输出单元488a。解码单元485a对相位锁存信号PL1到PL4解码，并输出解码后的信号DEC1和DEC2。分频器486a将检测时钟DC的频率分频到原来的1/2，以产生分频时钟DCLK1和DCLK2，DCLK1和DCLK2的高电平期间不互相交迭。输出单元487a根据解码后的信号DEC1和DEC2的逻辑输出控制信号A、B、C和D。当输出高电平的解码后的信号DEC1时，MAX/MIN输出单元488a与检测时钟DC的下降沿同步地激活最小信号MIN到高电平。当输出高电平的解码后的信号DEC2时，MAX/MIN输出单元488a与检测时钟DC的下降沿同步地激活最大信号MAX到高电平。
另外，通过在图21所示的粗调相位比较器48a中，将延迟级484a替换为图20中所示的微调可变延迟电路42b的延迟级(由nMOS晶体管和电容器组成)，将使能信号从S1变为S2，删除用于产生锁定信号JSTR的电路；并且在图23所示的粗调相位比较器48a中，删除用于产生最大信号MAX和最小信号MIN的电路，来配置图17中所示的微调相位比较器48b。
图24示出了图21到图23中所示的粗调相位比较器48a的运行。图20中所示的微调可变延迟电路42b进行与图24中相同的操作。该示例示出了比较比较时钟CCLK1的相位与内部时钟ICLK2的相位的情形。比较比较时钟CCLK2、CCLK3和CCLK4的相位与内部时钟ICLK3、ICLK4和ICLK1的相位的操作也与此相同。当比较时钟CCLK1的相位领先于内部时钟ICLK2的相位时，粗调相位比较器48a输出控制信号C和D(图24(A))。当比较时钟CCLK1的相位与内部时钟ICLK2的相位一致时，粗调相位比较器48a禁止控制信号A到D的输出(图24(B))。当比较时钟CCLK1的相位落后于内部时钟ICLK2的相位时，粗调相位比较器48a分别与分频时钟DCLK2和DCLK1同步地输出控制信号A和B(图24(C))。
图25示出了图16和图17中所示的微调延迟控制电路44b和46b的细节。因为微调延迟控制电路44b和46b是相同的电路，所以下面的描述只涉及微调延迟控制电路44b。微调延迟控制电路44b通过对第一实施例的第一延迟控制电路14附加如下的功能配置得到：输出上溢信号OF和下溢信号UF；为了根据最大信号MAX或最小信号MIN使微调可变延迟电路40b的延迟时间最大或最小，再次设置延迟调整信号PE1到PEm；并且根据由级数设置电路56确定的延迟级数J2(延迟级数J2(1)到J2(m))初始化延迟调整信号PE1到PEm。
通过延迟级数信号J2(1)到J2(m)，微调可变延迟电路40b的延迟时间的最大值被设为粗调可变延迟电路40a的单个延迟级的延迟时间。延迟级数信号J2(1)到J2(m)以在图中从左至右的顺序被级数设置电路56设为高电平。例如，假定粗调可变延迟电路40a的单个延迟级的延迟时间等于微调可变延迟电路40b的20级的延迟时间。然后，延迟级数信号J2(1)到J2(20)被设为高电平，并且后续的延迟级数信号J2被设为低电平。
当提供高电平的最大信号MAX时，在所有的锁存器LT中，对应于高电平延迟级数信号J2的锁存器LT的一端(图中是左端)被设为低电平，其中锁存器LT每个由一对反相器组成。从而，从这些锁存器LT输出的延迟调整信号PE变为高电平。因此，微调可变延迟电路40b的延迟时间被设为延迟级数信号J2指示的最大值。当提供高电平的最小信号MIN时，锁存器LT的一端(图中是右端)都被设为低电平。从而，所有的延迟调整信号PE1到PEm变为低电平。因此，微调可变延迟电路40b的延迟时间被设为最小值。
通过反转输出延迟级数信号J2(1)的锁存器LT一端的逻辑电平产生下溢信号UF。当所有的延迟级数信号J2(1)到J2(m)被设为低电平且微调可变延迟电路40b的延迟时间被设为最小值时，下溢信号UF变为低电平。
通过使用串联的三输入NAND门、两输入NAND门和反相器产生上溢信号OF。如果与接收低电平的延迟级数信号J2的三输入NAND门相对应的延迟调整信号PE为低电平且各个前级的延迟调整信号PE为高电平，则该三输入NAND门输出低电平。即，当紧接在对应于高电平的延迟级数信号J2中最重要一个(图中是右端)的延迟级之前的延迟调整信号PE变为高电平时，对应于最重要信号的延迟级的三输入NAND门输出低电平。该低电平紧接着被传输至后续的两输入NAND门和反相器，并被作为低电平的上溢信号OF输出。低电平的上溢信号OF表明微调可变延迟电路40b的延迟时间达到延迟级数信号J2所设定的最大值。具体地说，假定延迟级数信号J2(1)到J2(20)被设为高电平而后续的延迟级数信号J2被设为低电平。则，当通过相位调整增大微调可变延迟电路40b的延迟时间并且相位调整信号PE1到PE20变为高电平时，输出低电平的上溢信号OF。
图26和图27(a)和27(b)示出了对图15和图17中所示的第二可变延迟电路42延迟时间的调整操作以及对图15和图16中所示的第一可变延迟电路40延迟时间的调整操作。如上所述，在这个实施例中，通过首先调整粗调可变延迟电路42a的延迟时间，然后调整微调可变延迟电路42b的延迟时间，实现了对比较时钟CCLK1到CCLK4的相位调整。通过首先调整粗调可变延迟电路40a的延迟时间，然后调整微调可变延迟电路40b的延迟时间，实现了对内部时钟ICLK1到ICLK4的相位调整。在图26中，给出了对从内部时钟ICLK1产生比较时钟CCLK1情形的描述。在图27(a)和27(b)中，给出了对从外部时钟CLK1产生内部时钟ICLK1情形的描述。
在这个实施例中，第二可变延迟电路42的粗调延迟控制电路46a和第一可变延迟电路40的粗调延迟控制电路44a首先交替运行，从而通过粗调使得内部时钟ICLK1到ICLK4之间的所有相位差相等。其次，第二可变延迟电路42的微调延迟控制电路46b和第一可变延迟电路40的微调延迟控制电路44b交替运行，从而通过微调使得内部时钟ICLK1到ICLK4之间的所有相位差精确相等。具体地说，先执行为粗调的图3到图6中所示第一实施例的相位调整操作。然后执行为微调的类似于图3到图6中所示的相位调整的操作。例如，微调对延迟时间的调整单位为0.01单位时间。
首先，在图26的步骤S10，粗调相位比较器48a比较比较时钟CCLK1与内部时钟ICLK2的相位。在步骤S12，如果相位不一致，则处理转移到步骤S14。在步骤S14，粗调延迟控制电路46a运行以切换粗调可变延迟电路42a的延迟级，从而重新设置延迟时间。随后，处理重复进行步骤S10到S14，直到粗调达到相位一致时为止。
现在，在步骤S16，微调相位比较器48b比较比较时钟CCLK1与内部时钟ICLK2的相位。在步骤S18，如果相位不一致且有必要增大微调可变延迟电路42b的延迟时间，则处理转移至步骤S20。如果相位不一致且有必要减小微调可变延迟电路42b的延迟时间，则处理转移至步骤S28。如果相位一致，则处理转移至图27(a)和27(b)的步骤S44。
在步骤S20，基于上溢信号OF确定微调可变延迟电路42b的延迟级数是否达到最大值。如果上溢信号OF为高电平，则延迟级数还未达到最大值。然后处理转移至步骤S22。如果上溢信号OF为低电平，则延迟级数已达到最大值。然后处理转移至步骤S24。在步骤S22，微调延迟控制电路46b运行以将微调可变延迟电路42b的延迟级增加1(增大延迟时间)。随后，处理转移至步骤S16。
在步骤S24和S26，因为微调可变延迟电路42b的延迟级不能再进一步增加，所以粗调可变延迟电路42a的延迟级增加1(增大延迟时间)且微调可变延迟电路42b被设为最小级(最小延迟时间)。随后，处理转移至步骤S16。
另一方面，在步骤S28，基于下溢信号UF确定微调可变延迟电路42b的延迟级数是否达到最小值。如果下溢信号UF为高电平，则延迟级数还未达到最小值。然后处理转移至步骤S30。如果下溢信号UF为低电平，则延迟级数已达到最小值。然后处理转移至步骤S32。在步骤S30，微调延迟控制电路46b运行以将微调可变延迟电路42b的延迟级减少1(减小延迟时间)。随后，处理转移至步骤S16。
在步骤S32和S34，因为微调可变延迟电路42b的延迟级不能再进一步减少，所以粗调可变延迟电路42a的延迟级减少1(减小延迟时间)且微调可变延迟电路42b被设为最大级(最大延迟时间)。注意这里的最大级对应于图18中所示的级数设置电路62所测量的延迟级数J2。随后，处理转移至步骤S16。
在图27(a)和27(b)中，步骤S14和S20到S34的处理与图26中步骤S14和S20到S34的处理相同。在图27(a)和27(b)的步骤S40，粗调减法器50a比较粗调可变延迟电路40a的当前延迟级数与平均延迟级数。在步骤S42，如果级数不一致，则处理转移至步骤S14。如果级数一致，则粗调完成且处理转移至图26的步骤S16。在步骤S14之后，处理转移至图26的步骤S10。
在步骤S44，微调减法器50b比较微调可变延迟电路40b的当前延迟级数与平均延迟级数。在步骤S46，如果级数不一致且有必要增大微调可变延迟电路40b的延迟时间，则处理转移至步骤S20。如果相位不一致且有必要减小微调可变延迟电路40b的延迟时间，则处理转移至步骤S28。在如图26所示执行步骤S20到S34的处理之后，处理转移至图26的步骤S16。另一方面，如果相位一致，则处理完成相位调整操作。
如上所述，第二实施例可以提供与上述第一实施例同样的效果。而且，在这个实施例中，微调可变延迟电路40b和42b可被用来使得内部时钟ICLK1到ICLK4之间的相位差精确相等。结果，可以减小如图7所示的独立内部时钟ICLK1到ICLK4中的抖动(由于第十次及随后的比较引起的相位变化)，并且更精确地估计定时标准tRCD、tDPL等。另外，尽管未在图中示出，但是第一可变延迟电路40可以只由微调可变延迟电路(对应于图16中40b的电路)构成。
图28示出了根据本发明半导体集成电路的第三实施例的相位调整单元114。如在第一实施例中那样，该半导体集成电路通过CMOS工艺形成在硅衬底上，如时钟同步SDRAM。该SDRAM具有相位调整单元114，而不是第一实施例中的相位调整单元110。其余的配置与第一实施例相同。另外，与第一实施例中所描述的同样的元件被指示以同样的参考数字或标号。并且省略其详细描述。
相位调整单元114具有分别对应于外部时钟CLK1到CLK4的子相位调整单元144。因为所有的子相位调整单元144具有同样的电路配置，所以下面的描述只涉及接收外部时钟CLK1的子相位调整单元144。
子相位调整单元144具有第二可变延迟电路12、第二延迟控制电路16和相位比较器18以及前向延迟电路70、状态保持单元72和后向延迟电路74，其中，第二可变延迟电路12、第二延迟控制电路16和相位比较器18与第一实施例中的相同。第二可变延迟电路12延迟外部时钟CLK1的相位以产生内部时钟ICLK1。第二延迟控制电路16根据从相位比较器18输出的控制信号A、B、C和D，调整第二可变延迟电路12的延迟时间。相位比较器18比较从后向延迟电路74输出的后向时钟BCLK的相位与内部时钟ICLK3(第二邻近时钟)的相位，并以控制信号A、B、C和D的形式输出比较结果。
前向延迟电路70由多个级联的延迟级组成。这些延迟级向状态保持单元72输出多个前向时钟FCLK、或相继延迟后的内部时钟ICLK1。状态保持单元72选择与内部时钟ICLK2(第一邻近时钟)具有同样相位的前向时钟FCLK，并向前向延迟电路74输出所选择的前向时钟FCLK。后向延迟电路74通过使用与前向延迟电路70输出所选前向时钟FCLK所需的延迟级数(内部延迟时间)相等数目的延迟级，延迟所选的前向时钟FCLK，并将结果作为后向时钟BCLK输出。因此，前向时钟FCLK和后向时钟BCLK之间的相位差与内部时钟ICLK1和前向时钟FCLK之间的相位差相等。因为前向延迟电路70和后向延迟电路74总是具有相等的延迟级数，所以由前向延迟电路70、状态保持单元72和后向延迟电路74组成的电路一般被称为同步镜像延迟(SMD)。如DLL、SMD的技术常被用来建立两个时钟之间相位的一致。
在这个实施例中，分别向前向延迟电路70和状态保持单元72提供内部时钟ICLK1和ICLK2(ICLK2和ICLK3、ICLK3和ICLK4、或ICLK4和ICLK1)。为了建立内部时钟ICLK3(ICLK4、ICLK1或ICLK2)与从后向延迟电路74输出的后向时钟BCLK之间相位的一致，第二可变延迟电路12的延迟时间由相位比较器18和第二延迟控制电路16调整。因此，所有的内部时钟ICLK1、ICLK2和ICLK3之间的相位差，ICLK2、ICLK3和ICLK4之间的相位差，ICLK3、ICLK4和ICLK1之间的相位差，以及ICLK4、ICLK1和ICLK2之间的相位差都相等。结果，四个时钟ICLK1到ICLK4之间的相位差都被调整至相等。
如上所述，第三实施例可以提供与上述第一实施例同样的效果。而且，在这个实施例中，通过使用SMD技术，可以使内部时钟ICLK1到ICLK4之间的所有相位差都相等。
图29示出了本发明半导体集成电路的第四实施例。如在第一实施例中那样，该半导体集成电路通过CMOS工艺形成在硅衬底上，如时钟同步SDRAM。与第一实施例中所描述的同样的元件被指示以同样的参考数字或标号。并且省略其详细描述。该SDRAM的配置通过从第一实施例的SDRAM中移除BIST电路实现。另外，选择器210只用于时钟选择。选择器210在测试模式中选择合成时钟SCLK，在正常运行模式中选择外部时钟CLK，并将所选择的时钟提供至存储器单元300。命令CMD、地址AD和数据DQ被直接提供至存储器300。其余配置与第一实施例相同。如上所述，第四实施例可以提供与上述第一实施例同样的效果。
另外，前述实施例涉及本发明被应用到SDRAM的情形。然而，本发明并不限于这样的实施例。例如，本发明可以被应用到CPU以及与时钟同步运行的其他半导体集成电路。
前述实施例涉及通过使用四个外部时钟CLK1到CLK4产生内部时钟ICLK1到ICLK4与合成时钟SCLK的情形。然而，本发明并不限于这样的实施例。例如，内部时钟与合成时钟SCLK可通过不等于四个的多个外部时钟产生。
前述第四实施例涉及使用第一实施例的相位调整单元110的情形。然而，第二和第三实施例的相位调整单元112和114也可用于配置。
本发明并不限于上述实施例，并且可以对本发明进行各种修改而不脱离本发明的精神和范围。可以对部分或全部的组件进行任何改进。

Claims (12)

1.一种半导体集成电路，包括：
外部时钟端子，所述外部时钟端子分别接收相位依次偏移的多个外部时钟；
相位调整单元，所述相位调整单元调整所述外部时钟的相位，以产生多个内部时钟，所述多个内部时钟的每相邻两个转换沿之间的相位差相等；
时钟合成单元，所述时钟合成单元合成内部时钟，以产生频率比外部时钟高的合成时钟；和
与合成时钟同步运行的内部电路。
2.根据权利要求1所述的半导体集成电路，其中：
所述相位调整单元包括：
分别与外部时钟相对应的多个子相位调整单元，每个子相位调整单元具有第一和第二可变延迟电路、相位比较器以及第一和第二延迟控制电路；和
计算平均延迟时间的平均值计算单元，所述平均延迟时间是所有所述子相位调整单元中所述第二可变延迟电路的延迟时间的平均值；并且
在每个所述子相位调整单元中：
所述第一可变延迟电路延迟对应的外部时钟的相位，以产生内部时钟；
所述第二可变延迟电路延迟内部时钟的相位，以产生比较时钟；
所述相位比较器比较所述比较时钟与从一个外部时钟产生的一个内部时钟的相位，其中，所述一个外部时钟的转换沿与对应于所述比较时钟的另一个外部时钟的转换沿相邻，并且相位上与所述另一个外部时钟相比有延迟；
所述第二延迟控制电路根据所述相位比较器的比较结果，调整所述第二可变延迟电路的延迟时间，以便使得被所述相位比较器比较的比较时钟与内部时钟的相位彼此一致；并且
当所述第二可变延迟电路的延迟时间比平均延迟时间长时，所述第一延迟控制电路增大所述第一可变延迟电路的延迟时间，并且当所述第二可变延迟电路的延迟时间比平均延迟时间短时，所述第一延迟控制电路减小所述第一可变延迟电路的延迟时间。
3.根据权利要求2所述的半导体集成电路，其中
在所述第二延迟控制电路调整所述第二可变延迟电路的延迟时间且所述相位比较器检测到相位一致后，所述第一延迟控制电路调整所述第一可变延迟电路的延迟时间。
4.根据权利要求3所述的半导体集成电路，其中
在使得所述第一延迟控制电路调整所述第一可变延迟电路的延迟时间一个单位时间后，所述子相位调整单元使得相位比较器重复相位比较操作，并且所述第一和第二延迟控制电路重复对延迟时间的调整操作，直到所述相位比较器检测到相位一致并且所有所述第二可变延迟电路的延迟时间都变得等于平均延迟时间。
5.根据权利要求3所述的半导体集成电路，其中
在所有所述子相位调整单元中的第一延迟控制电路同时调整所述第一可变延迟电路的延迟时间。
6.根据权利要求1所述的半导体集成电路，其中：
所述相位调整单元包括分别与外部时钟相对应的多个子相位调整单元，每个子相位调整单元具有可变延迟电路、延迟控制电路、前向延迟电路、状态保持单元、后向延迟电路和相位比较器；并且
在每个所述子相位调整单元中，
所述可变延迟电路通过延迟对应的外部时钟的相位产生内部时钟，
所述前向延迟电路通过依次延迟内部时钟的相位产生多个前向时钟，
所述状态保持单元选择一个前向时钟，所述一个前向时钟的相位与从作为一个外部时钟的第一邻近时钟产生的一个内部时钟的相位相同，其中所述第一邻近时钟的转换沿与对应的外部时钟相邻，并且相位上与对应的外部时钟相比有延迟，
所述后向延迟电路通过将所选择的前向时钟的相位延迟内部延迟时间产生后向时钟，其中所述内部延迟时间是对应的内部时钟与所选择的前向时钟之间的相位差，
所述相位比较器比较后向时钟与从作为一个外部时钟的第二邻近时钟产生的一个内部时钟的相位，其中，所述第二邻近时钟的转换沿与第一邻近时钟的转换沿相邻，并且相位上与第一邻近时钟相比有延迟，并且
所述延迟控制电路调整所述可变延迟电路的延迟时间，从而使得第一和第二邻近时钟的相位彼此一致。
7.根据权利要求1所述的半导体集成电路，还包括
接收调整停止信号的调整停止端子，其中
所述相位调整单元响应于调整停止信号，停止对内部时钟的相位调整操作。
8.根据权利要求1所述的半导体集成电路，还包括：
正常运行模式和测试模式；
接收运行时钟的运行时钟端子；和
选择器，所述选择器在正常运行模式中选择运行时钟，在测试模式中选择合成时钟，并且将所选择的时钟传输至所述内部电路，其中
所述内部电路在正常运行模式中与运行时钟同步地运行，在测试模式中与合成时钟同步地运行。
9.根据权利要求8所述的半导体集成电路，其中
所述相位调整单元只在测试模式中被激活以产生内部时钟。
10.根据权利要求8所述的半导体集成电路，包括
测试单元，所述测试单元在测试模式中运行以与合成时钟同步地相继产生多种类型的命令以操作所述内部电路，其中
所述内部电路包括具有多个存储器单元的存储器核心，和
核心控制单元，所述核心控制单元一旦相继接收到所述命令，就使得所述存储器核心执行对所述存储器单元的读操作或写操作。
11.根据权利要求10所述的半导体集成电路，其中：
所述存储器核心具有连接到所述存储器单元的字线和位线；
所述外部时钟端子的数目为4；并且
所述测试单元包括命令发生器，所述命令发生器与合成时钟的脉冲同步地相继产生用于激活字线的激活命令、用于从连接到已激活字线的所述存储器单元中的任意一个读取数据/向连接到已激活字线的所述存储器单元中的任意一个写入数据的读命令或写命令、用于在字线去激活后预充电位线的预充电命令以及用于将所述存储器核心设置在非运行状态的取消选定命令，其中，所述脉冲分别对应于四个外部时钟。
12.根据权利要求11所述的半导体集成电路，其中，所述测试单元包括：
与激活命令同步地产生行地址以所述字线的行地址计数器；
与读命令和写命令同步地产生列地址以选择位线的列地址计数器；和
与写命令同步地产生写入数据的数据发生器。
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