CN107329073A - 一种双时域动态变频测试方法 - Google Patents

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Abstract

本发明提出一种双时域动态变频测试方法，包括下列步骤：在ATE上采用低速的参考频率，作为通信用频率；在ATE上通过BIST电路对芯片内部的PLL电路进行设置，产生并获取高频信号；通过计算获得外部时钟与内部高速时钟的同步等待时间，以及内部高速指令运行的次数；当内外部时钟域同步后即可检测到当前内部高速时钟域指令运行的结果；通过在外部时钟域不断变更PLL设定，实现对内部高速时域的变频，直到检测到最大极限频率。本发明提出的双时域动态变频测试方法，实现高速芯片变频运行下，采用外围低速ATE对其性能的测试。

Description

一种双时域动态变频测试方法
技术领域
本发明涉及半导体集成电路测试领域，且特别涉及一种双时域动态变频测试方法。
背景技术
半导体自动化测试系统(ATE),用于检测集成电路功能的完整性,为集成电路生产制造的最后流程,以确保集成电路生产制造的品质。现有的半导体自动化测试系统(ATE)通用工作原理，是针对被测存储器芯片进行选址后，通过输入输出管脚上的电平信号，读写数据到测试机内部的比较器，对比预期值和实测逻辑值获得PASS/FAIL的结果的测试过程。
芯片速度不断提高，ATE受设备限制以及探针卡引线等因素限制无法实现高速测试。BIST(内建自测)是在设计时在电路中植入相关功能电路用于提供自我测试功能的技术，以此降低器件测试对自动测试设备(ATE)的依赖程度。然而采用BIST模式又存在外部与内部时钟不同步、内部实际频率不可知的限制。要准确获得内部运行频率并检测到内部电路极限运行频率有一定的困难。
发明内容
本发明提出一种双时域动态变频测试方法，实现芯片内部高速时域的变频操作，最终获得芯片内部极限频率的特性。
为了达到上述目的，本发明提出一种双时域动态变频测试方法，包括下列步骤：
在ATE上采用低速的参考频率，作为通信用频率；
在ATE上通过BIST电路对芯片内部的PLL电路进行设置，产生并获取高频信号；
通过计算获得外部时钟与内部高速时钟的同步等待时间，以及内部高速指令运行的次数；
当内外部时钟域同步后即可检测到当前内部高速时钟域指令运行的结果；
通过在外部时钟域不断变更PLL设定，实现对内部高速时域的变频，直到检测到最大极限频率。
进一步的，所述获取PLL电路高频信号为通过以下方法进行：对PLL电路输出信号经过分频处理并进行测试，获得PLL电路实际高频输出信号。
进一步的，该方法根据获取的内部频率以及内部运行指令的时钟数，与外部低速参考频率计算出最小公倍数，并根据所述公倍数获得外部时钟与内部高速时钟的同步等待时间，以及内部高速指令运行的次数。
进一步的，该方法还包括通过微调最小公倍数的同步时间，消除内部PLL输出后由于负载抖动原因导致的内部频率偏差，最终获得内部准确的运行频率。
本发明提出的双时域动态变频测试方法，实现高速芯片变频运行下，采用外围低速ATE对其性能的测试。实现方法是采用外部低速时钟域进行通信，设定芯片内部PLL时钟的频率，通过外围频率检测获得内部实际应加频率，然后通过外围ATE预先计算出低频域与高频域在运行项目的最小公倍数作为同步等待时间，以此实现外部低速时域与内部高速时域的同步，然后通过不断改变低速时域指令对PLL频率的设定，实现芯片内部高速时域的变频操作，最终获得芯片内部极限频率的特性。
附图说明
图1所示为本发明较佳实施例的双时域动态变频测试方法流程图。
图2所示为本发明较佳实施例的芯片系统电路图。
图3所示为本发明较佳实施例的变频测试原理示意图。
具体实施方式
以下结合附图给出本发明的具体实施方式，但本发明不限于以下的实施方式。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。
请参考图1，图1所示为本发明较佳实施例的双时域动态变频测试方法流程图。本发明提出一种双时域动态变频测试方法，包括下列步骤：
步骤S100：在ATE上采用低速的参考频率，作为通信用频率；
步骤S200：在ATE上通过BIST电路对芯片内部的PLL电路进行设置，产生并获取高频信号；
步骤S300：通过计算获得外部时钟与内部高速时钟的同步等待时间，以及内部高速指令运行的次数；
步骤S400：当内外部时钟域同步后即可检测到当前内部高速时钟域指令运行的结果；
步骤S500：通过在外部时钟域不断变更PLL设定，实现对内部高速时域的变频，直到检测到最大极限频率。
根据本发明较佳实施例，所述获取PLL电路高频信号为通过以下方法进行：对PLL电路输出信号经过分频处理并进行测试，获得PLL电路实际高频输出信号。
该方法根据获取的内部频率以及内部运行指令的时钟数，与外部低速参考频率计算出最小公倍数，并根据所述公倍数获得外部时钟与内部高速时钟的同步等待时间，以及内部高速指令运行的次数。
该方法还包括通过微调最小公倍数的同步时间，消除内部PLL输出后由于负载抖动原因导致的内部频率偏差，最终获得内部准确的运行频率。
图2所示为本发明较佳实施例的芯片系统电路图，图3所示为本发明较佳实施例的变频测试原理示意图。图2中各个高速芯片通过BIST电路与外围低频时域连接，外部低速时钟通过时钟(TCK)数据(D)地址(ADR)对各个被测试电路的BIST电路进行设定，然后对PLL寄存器进行设定，使PLL在CLK_PLL上产生高频的时钟信号，其他被测电路则在CLK_PLL时域下进行高速运行。
ATE设置PLL产生内部运行用的高频时钟，通过PLL接口获得PLL实际产生的频率，根据被测电路指令运行的长度与外部低频时钟的关系，计算出最小公倍数的同步等待时间。在此时间ATE发生测试结果锁存的信号，同时内部高速运行的芯片也反馈内部运行的结果放入BIST测试结果存储器。若外部锁存未获得内部运行的合格结果，则说明内部时钟运行比预想的慢或在当前时钟频率下内部电路无法正常工作。调整PLL设定进行频率扫描，重复上述动作，直到检测到合格结果，即可获得内部运行的最高频率。当无法扫描到合格结果时，还可微调测试锁存信号的时钟沿，检测出PLL产生时钟与内部电路运行时钟间的偏差。
综上所述，本发明提出的双时域动态变频测试方法，实现高速芯片变频运行下，采用外围低速ATE对其性能的测试。实现方法是采用外部低速时钟域进行通信，设定芯片内部PLL时钟的频率，通过外围频率检测获得内部实际应加频率，然后通过外围ATE预先计算出低频域与高频域在运行项目的最小公倍数作为同步等待时间，以此实现外部低速时域与内部高速时域的同步，然后通过不断改变低速时域指令对PLL频率的设定，实现芯片内部高速时域的变频操作，最终获得芯片内部极限频率的特性。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims (4)

1.一种双时域动态变频测试方法，其特征在于，包括下列步骤：
在ATE上采用低速的参考频率，作为通信用频率；
在ATE上通过BIST电路对芯片内部的PLL电路进行设置，产生并获取高频信号；
通过计算获得外部时钟与内部高速时钟的同步等待时间，以及内部高速指令运行的次数；
当内外部时钟域同步后即可检测到当前内部高速时钟域指令运行的结果；
通过在外部时钟域不断变更PLL设定，实现对内部高速时域的变频，直到检测到最大极限频率。
2.根据权利要求1所述的双时域动态变频测试方法，其特征在于，所述获取PLL电路高频信号为通过以下方法进行：对PLL电路输出信号经过分频处理并进行测试，获得PLL电路实际高频输出信号。
3.根据权利要求2所述的双时域动态变频测试方法，其特征在于，该方法根据获取的内部频率以及内部运行指令的时钟数，与外部低速参考频率计算出最小公倍数，并根据所述公倍数获得外部时钟与内部高速时钟的同步等待时间，以及内部高速指令运行的次数。
4.根据权利要求3所述的双时域动态变频测试方法，其特征在于，该方法还包括通过微调最小公倍数的同步时间，消除内部PLL输出后由于负载抖动原因导致的内部频率偏差，最终获得内部准确的运行频率。
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