CN106603044A - 时钟校正方法与校正电路和参考时钟产生方法与产生电路 - Google Patents

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Abstract

本发明公开了一种时钟校正方法、参考时钟产生方法、时钟校正电路以及参考时钟产生电路。所述时钟校正方法包含以下步骤：接收一通信协议所定义的一均衡训练序列，其中所述均衡训练序列包含重复出现的一特定图案；依据所述特定图案的一翻转次数来对所述均衡训练序列执行一分频操作，以产生一均衡训练序列时钟；以及依据所述均衡训练序列时钟来校正一振荡器的一输出时钟的频率。本发明所公开的时钟校正方法、参考时钟产生方法、时钟校正电路以及参考时钟产生电路不仅可减少芯片温度与工艺波动的影响，也几乎不会增加额外的电路面积与生产成本。

Description

时钟校正方法与校正电路和参考时钟产生方法与产生电路
技术领域
本发明涉及时钟校正，特别涉及一种利用通信链路训练的训练序列来校正振荡器的输出时钟的频率的时钟校正方法，及其相关的参考时钟产生方法、时钟校正电路与参考时钟产生电路。
背景技术
在传统的通用串行总线(Universal Serial Bus，USB)3.0的系统中，必须使用外部的石英晶体振荡器来提供准确的参考时钟，而这会需要额外的成本与设置空间。为了节省成本与设置空间，制造商将振荡器整合至系统芯片中，以实现无晶体振荡器(crystal-less)的设计。然而，在无晶体振荡器的通用串行总线的系统中，由于整合于系统芯片之中的晶体振荡器会受到温度与工艺波动的影响，导致其所提供的参考时钟并不准确，降低系统的效能。
因此，需要一种创新的时钟校正方法，来校正整合于系统芯片之中的晶体振荡器的输出时钟。
发明内容
有鉴于此，本发明的目的之一在于公开一种利用通信链路训练的训练序列来校正振荡器的输出时钟的频率的时钟校正方法及其相关的时钟校正电路，来解决上述问题。
本发明的另一目的在于公开一种利用通信链路训练的训练序列来产生输出时钟的参考时钟产生方法及其相关的参考时钟产生电路，以输出不受温度及工艺波动影响的参考时钟。
依据本发明的一实施例，其公开一种时钟校正方法。所述时钟校正方法包含以下步骤：接收一通信协议所定义的一均衡训练序列(training sequence，TSEQ)，其中所述均衡训练序列包含重复出现的一特定图案；依据所述特定图案的一切换(toggling)次数来对所述均衡训练序列执行一分频操作，以产生一均衡训练序列时钟；以及依据所述均衡训练序列时钟来校正一振荡器的一输出时钟的频率。
依据本发明的一实施例，其公开一种参考时钟产生方法。所述参考时钟产生方法包含以下步骤：利用一振荡器产生一输出时钟；接收一通信协议所定义的一均衡训练序列，其中所述均衡训练序列包含重复出现的一特定图案；依据所述特定图案的一翻转次数来对所述均衡训练序列执行一分频操作，以产生一均衡训练序列时钟；以及依据所述均衡训练序列时钟来校正所述振荡器的所述输出时钟的频率，以将校正后的所述输出时钟作为所述参考时钟。
依据本发明的一实施例，其公开一种时钟校正电路。所述时钟校正电路用于校正一振荡器的一输出时钟。所述时钟校正电路包含一分频电路以及一时钟校正电路。所述分频电路用于接收一通信协议所定义的一均衡训练序列，其中所述均衡训练序列包含重复出现的一特定图案。所述分频电路还依据所述特定图案的一翻转次数来对所述均衡训练序列执行一分频操作以产生一均衡训练序列时钟。所述时钟校正电路耦接到所述分频电路，用于依据所述均衡训练序列时钟来校正所述振荡器的所述输出时钟的频率。
依据本发明的一实施例，其公开一种参考时钟产生电路。所述参考时钟产生电路包含一振荡器、一分频电路以及一时钟校正电路。所述振荡器用于产生一输出时钟。所述分频电路用于接收一通信协议所定义的一均衡训练序列，其中所述均衡训练序列包含重复出现的一特定图案。所述分频电路还依据所述特定图案的一翻转次数来对所述均衡训练序列执行一分频操作以产生一均衡训练序列时钟。所述时钟校正电路耦接到所述振荡器以及所述分频电路，用于依据所述均衡训练序列时钟来校正所述输出时钟的频率。所述振荡器将校正后的所述输出时钟输出以作为所述参考时钟。
本发明所公开的时钟校正机制/参考时钟产生机制利用均衡训练序列的周期性特征来校正振荡器的输出时钟，不仅可消弭/减少芯片温度与工艺波动的影响，也几乎不会增加额外的电路面积与生产成本。
附图说明
图1绘示了本发明数据传输系统的一实施例的示意图。
图2是本发明时钟校正方法的一实施例的流程图。
图3是本发明均衡训练序列图案的一实施例的示意图。
图4是本发明产生均衡训练序列时钟的一实施例的示意图。
图5是本发明参考时钟产生电路的一实施例的功能方块示意图。
图6是图5所示的参考时钟产生电路的一实施方式的示意图。
其中，附图标记说明如下：
100 数据传输系统
104 外围装置
114 控制芯片
124 振荡器
210、220、230、240 步骤
500、600 参考时钟产生电路
510、610 时钟校正电路
512 分频电路
516、616 频率校正电路
524 数控振荡器
626 接收端锁相环
628 接收端分频器
636 传输端锁相环
638 传输端分频器
646 频率比较器
ST 训练信号
CKREF 参考时钟
CKOUT 输出时钟
TSHP 均衡训练序列图案
TSOP 奇图案
TSEP 偶图案
CKTSEQ 均衡训练序列时钟
RXP、RXN 输入信号
CR 比较结果
SRO、STO 振荡信号
SRD、STD 分频信号
具体实施方式
图1绘示了本发明数据传输系统的一实施例的示意图。数据传输系统可100包含一主机102(例如，个人计算机)以及一外围装置104，其中主机102与外围装置104之间可依据一通信协议来执行沟通与数据传输。举例来说(但本发明不限于此)，所述通信协议可包含通用串行总线协议(例如，USB 3.0)，而外围装置104可由具有通用串行总线端口的电子装置来实施。
在此实施例中，外围装置104可包含一控制芯片114，其可整合一振荡器124(例如，一数控振荡器(digitally controlled oscillator，DCO))。振荡器124可产生一参考时钟CKREF，以作为主机102与外围装置104之间的数据传送与数据接收的基准。为了消弭/降低温度与工艺波动对于参考时钟CKREF的影响，当主机102与外围装置104执行一链路训练(例如，轮询(polling))时，外围装置104可根据主机102所传送的一训练信号ST(例如，均衡训练序列(equalization training sequence，equalization TSEQ))所具有的重复性信号图案(signal pattern)来校正参考时钟CKREF的频率。进一步的说明如下。
请连同图1来参阅图2。图2是本发明时钟校正方法的一实施例的流程图。倘若可达到大致相同的结果，则步骤并不一定要依照图2所示的顺序来执行。举例来说，图2所示的步骤不一定要连续执行，也就是说，可将其他步骤安插于其中。值得注意的是，图2所示的时钟校正方法可应用于图1所示的外围装置104，因此，为了方便说明，以下搭配图1所示的数据传输系统100来说明图2所示的时钟校正方法。然而，这并非用来作为本发明的限制。
在步骤210中，主机102与外围装置104之间开始执行一链路训练或一轮询操作。在步骤220中，外围装置104(或控制芯片114)可接收主机102所传送的一均衡训练序列(例如，训练信号ST)，其中所述均衡训练序列可包含重复出现的一特定图案。举例来说，在主机102与外围装置104之间依据通用串行总线协议(例如，USB 3.0)来执行沟通与数据传输的情形下，主机102可在所述链路训练的期间重复地传送图3所示的均衡训练序列图案TSHP一预定时间。换言之，外围装置104可在所述预定时间重复地接收图3所示的均衡训练序列图案TSHP(即，所述特定图案)。由于外围装置104所接收的所述均衡训练序列(例如，训练信号ST)是由主机102所传送，并不会受到外围装置104(或控制芯片114)内部的温度与工艺波动的影响，因此，外围装置104(或控制芯片114)便可根据所述均衡训练序列的周期性特征(例如，重复出现的所述特定图案)来得到一参考频率，并据此校正振荡器124所产生的参考时钟CKREF(步骤230与步骤240)。
举例来说，在步骤230中，外围装置104可依据图3所示的均衡训练序列图案TSHP的一翻转(toggling)次数(即，信号图案由“0”与“1”两者之中的一个转变为“0”与“1”两者之中的另一个的次数)，来对所接收的所述均衡训练序列(例如，训练信号ST)执行一分频操作，以产生一均衡训练序列时钟(未绘示于图1中)。
在图3所示的实施例中，均衡训练序列图案TSHP包含一奇图案(odd pattern)TSOP与一偶图案(even pattern)TSEP，这意味着主机102所传送的训练信号ST载有交替出现的奇图案TSOP与偶图案TSEP(如图4所示)。换言之，奇图案TSOP与偶图案TSEP会交替出现在外围装置104所接收的所述均衡训练序列中。因此，外围装置104可通过分析奇图案TSOP的翻转次数与偶图案TSEP的翻转次数来得到均衡训练序列图案TSHP的翻转次数。需注意的是，虽然图4所示的所述均衡训练序列的波形示意图对应于图3所示的均衡训练序列图案TSHP，然而为了简洁起见，图4所示的波形示意图并未完全按照图3所示的均衡训练序列图案TSHP来绘示。
由图3可知，均衡训练序列图案TSHP的奇图案TSOP的翻转次数是250，而均衡训练序列图案TSHP的偶图案TSEP的翻转次数是254。也就是说，均衡训练序列图案TSHP的翻转次数是504，以及外围装置104所接收的所述特定图案(均衡训练序列图案TSHP)的循环周期可由504次的翻转次数来表示。外围装置104便可根据504次的翻转次数来对训练信号ST执行分频。举例来说，由于两个翻转次数可形成单一周期，因此，外围装置104可将均衡训练序列图案TSHP的翻转次数的二分之一(即，252)作为分频操作的除数(分频因子)，以产生图4所示的均衡训练序列时钟CKTSEQ。
由于根据所述均衡训练序列的周期性特征所产生的均衡训练序列时钟(诸如图4所示的均衡训练序列时钟CKTSEQ)不会受到外围装置104内部的温度与工艺波动的影响，外围装置104(或控制芯片114)便可依据所产生的均衡训练序列时钟(诸如图4所示的均衡训练序列时钟CKTSEQ)来校正振荡器124的一输出时钟(未绘示于图1中)的频率(步骤240)。举例来说(但本发明不限于此)，外围装置104(或控制芯片114)可将通过分频操作后所产生的均衡训练序列时钟(诸如图4所示的均衡训练序列时钟CKTSEQ)的频率与振荡器124的所述输出时钟的频率作比较以产生一比较结果，进而依据所述比较结果来校正所述输出时钟的频率。
在完成时钟校正之后，振荡器124可将校正后的所述输出时钟输出以作为参考时钟CKREF，也就是说，振荡器124所输出的所述输出时钟可以是参考时钟CKREF完成校正之前的一时钟信号。在一设计变化中，振荡器124可在完成时钟校正之后，根据校正后的所述输出时钟来产生不同于所述输出时钟的一时钟信号，以作为参考时钟CKREF。简言之，只要外围装置104可根据校正后的所述输出时钟来产生参考时钟CKREF，设计上的相关变化均遵循本发明的精神而落入本发明的范畴。
在一实施方式中，当主机102依据第三代通用串行总线协议(USB 3.0)来发送具有图3所示的均衡训练序列图案TSHP的均衡训练序列(训练信号ST)时，振荡器124的参考时钟CKREF的频率可规范为5GHz(Gigahertz，吉赫)，而图4所示的均衡训练序列时钟CKTSEQ的频率可以是7.8215MHz(Megahertz，百万赫)。因此，外围装置104(或控制芯片114)便可根据均衡训练序列时钟CKTSEQ来将振荡器124的所述输出时钟的频率校正为一目标频率(5GHz)或所述目标频率的一预定误差范围内。值得注意的是，在此实施方式中，由于参考时钟CKREF的频率可以是均衡训练序列时钟CKTSEQ的频率的整数倍，故可简化外围装置104(或控制芯片114)的时钟校正的电路设计，并可提升时钟校正的准确性。
以上所述仅供说明之需，并非用来作为本发明的限制。在一实施方式中，步骤230所执行的分频操作的除数(分频因子)并不限于均衡训练序列图案TSHP的翻转次数的二分之一；采用均衡训练序列图案TSHP的翻转次数的二分之一的整数倍以作为分频操作的除数也是可行的。在另一实施方式中，图1所示的外围装置104所接收的所述均衡训练序列所包含的所述特定图案不限于图3所示的均衡训练序列图案TSHP；只要外围装置104所接收的所述均衡训练序列可包含重复出现的序列图案，均可采用图2所示的时钟校正方法来校正振荡器124的所述输出时钟。在又一实施方式中，只要是能够根据通过分频操作后所产生的均衡训练序列时钟来校正振荡器的输出时钟的频率，步骤240不一定要采用频率比较的信号处理方式。举例来说，外围装置104(或控制芯片114)可对均衡训练序列时钟与输出时钟执行信号相关性的运算，从而校正输出时钟的频率。
为了进一步理解本发明的技术特征，以下以图5与图6所示的多个参考时钟产生电路来说明本发明参考时钟产生机制，其中图5与图6所示的多个参考时钟产生电路均可采用图2所示的时钟校正方法来校正所产生的参考时钟。值得注意的是，这只是方便说明而已。采用图2所示的时钟校正方法来校正/产生参考时钟的电路不限于图5与图6所示的参考时钟产生电路。
请连同图1来参阅图5。图5是本发明参考时钟产生电路的一实施例的功能方块示意图。参考时钟产生电路500可包含(但不限于)一时钟校正电路510以及一数控振荡器(digitally controlled oscillator，DCO)524，其中参考时钟产生电路500可实施于图1所示的外围装置104或控制芯片114之中，而图1所示的振荡器124可由数控振荡器524来实施。时钟校正电路510可采用图2所示的时钟校正方法，以校正数控振荡器524的一输出时钟CKOUT。
时钟校正电路510可包含(但不限于)一分频电路512以及一频率校正电路516。分频电路512可接收一通信协议(例如，第三代通用串行总线协议)所定义的一均衡训练序列，其中所述均衡训练序列包含重复出现的一特定图案。举例来说，分频电路512可接收一组输入信号RXP与RXN(即，图1所示的训练信号ST)，其中所述组输入信号RXP与RXN所载有的重复出现的均衡训练序列图案可由图3所示的均衡训练序列图案TSHP来实施。
接下来，分频电路512便可依据图3所示的均衡训练序列图案TSHP的一翻转次数来对所述均衡训练序列(所述组输入信号RXP与RXN)执行一分频操作以产生一均衡训练序列时钟。举例来说，分频电路512可采用均衡训练序列图案TSHP的所述翻转次数的二分之一(即，252)作为所述分频操作的除数。因此，分频电路512便可输出图4所示的均衡训练序列时钟CKTSEQ(频率为7.8125MHz)。在一设计变化中，分频电路512也可采用所述翻转次数的二分之一的倍数来作为所述分频操作的除数。
频率校正电路516耦接到数控振荡器524以及分频电路512，并可用来接收均衡训练序列时钟CKTSEQ，而据此校正输出时钟CKOUT的频率。举例来说，频率校正电路516还可接收数控振荡器524所输出的输出时钟CKOUT，将均衡训练序列时钟CKTSEQ的频率与输出时钟CKOUT的频率作比较以产生一比较结果CR，以及根据比较结果CR来校正数控振荡器524的输出时钟CKOUT的频率。在另一个例子中，频率校正电路516可对均衡训练序列时钟CKTSEQ与输出时钟CKOUT执行信号相关性的运算，从而校正输出时钟CKOUT的频率。另外，在时钟校正电路510完成频率校正之后，数控振荡器524便可将校正后的输出时钟CKOUT输出以作为一参考时钟(例如，图1所示的参考时钟CKREF)。
由图5可知，参考时钟产生电路500仅需简洁的电路结构，即可利用不受芯片工艺影响的均衡训练序列的周期性特征来校正数控振荡器524的输出时钟CKOUT。换言之，本发明所公开的时钟校正机制不仅可准确地校正整合在系统芯片之中的振荡器的输出时钟，也几乎不会增加额外的电路面积与生产成本。
除了依据提取出来的均衡训练序列时钟来直接校正振荡器的频率之外，本发明所公开的时钟校正机制也可利用均衡训练序列时钟先校正接收端的频率，接着再校正传输端的频率。请参阅图6，其为图5所示的参考时钟产生电路500的一实施方式的示意图。参考时钟产生电路600可包含(但不限于)一时钟校正电路610以及图5所示的数控振荡器524，其中时钟校正电路610可包含一时钟校正电路616以及图5所示的分频电路512。在此实施方式中，时钟校正电路616可包含一接收端锁相环626、一接收端分频器628、一传输端锁相环636、一传输端分频器638以及一频率比较器646。
接收端锁相环626耦接到分频电路512，用于提供一振荡信号SRO，并可依据均衡训练序列时钟CKTSEQ来校正振荡信号SRO。接收端分频器628耦接到接收端锁相环626，用于对振荡信号SRO执行分频以产生一分频信号SRD。传输端锁相环636耦接到数控振荡器524，用于接收输出时钟CKOUT来产生一振荡信号STO。传输端分频器638耦接到传输端锁相环636，用于对振荡信号STO执行分频以产生一分频信号STD。
频率比较器646耦接到接收端分频器628、传输端分频器638以及数控振荡器524，用于将分频信号SRD的频率与分频信号STD的频率作比较以产生比较结果CR，以及依据比较结果CR来校正数控振荡器524的输出时钟CKOUT的频率。换言之，本发明所公开的时钟校正机制可先利用所提取出来的均衡训练序列时钟CKTSEQ来校正接收端的频率(振荡信号SRO的频率)，接下来，再将接收端的频率与传输端的频率作比较(利用频率比较器646)，从而校正数控振荡器524的输出时钟CKOUT的频率。
请注意，以上所述仅供说明之需，并非用来作为本发明的限制。举例来说，图5/图6所示的分频电路512所接收的训练信号并不限于所述组输入信号RXP与RXN(例如，一对差分信号)，采用其他型式的信号输入也是可行的。在另一个例子中，只要频率比较器646可针对接收端的频率与传输端的频率执行比较，省略接收端分频器628与传输端分频器638也是可行的。
综上所述，本发明所公开的时钟校正机制/参考时钟产生机制利用均衡训练序列的周期性特征来校正振荡器的输出时钟，不仅可消弭/减少芯片温度与工艺波动的影响，也几乎不会增加额外的电路面积与生产成本。再者，本发明所公开的时钟校正机制/参考时钟产生机制并不限于应用在第三代通用串行总线协议的系统中。只要能够分析出通信协议中具有重复图案的信号的翻转次数，并且找到一适合的除数来执行分频，相关的系统均可采用本发明所提供的时钟校正机制/参考时钟产生机制以得到具有准确频率的参考时钟。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种时钟校正方法，其特征在于，包含：
接收一通信协议所定义的一均衡训练序列，其中所述均衡训练序列包含重复出现的一特定图案；
依据所述特定图案的一翻转次数来对所述均衡训练序列执行一分频操作，
以产生一均衡训练序列时钟；以及
依据所述均衡训练序列时钟来校正一振荡器的一输出时钟的频率。
2.如权利要求1所述的时钟校正方法，其特征在于，依据所述特定图案的所述翻转次数来对所述均衡训练序列执行所述分频操作以产生所述均衡训练序列时钟的步骤包含：
以所述特定图案的所述翻转次数的二分之一作为所述分频操作的除数。
3.如权利要求1所述的时钟校正方法，其特征在于，依据所述均衡训练序列时钟来校正所述振荡器的所述输出时钟的频率的步骤包含：
将所述均衡训练序列时钟的频率与所述输出时钟的频率作比较以产生一比较结果；以及
依据所述比较结果来校正所述振荡器的所述输出时钟的频率。
4.如权利要求1所述的时钟校正方法，其特征在于，所述通信协议是一通用串行总线协议。
5.一种参考时钟产生方法，其特征在于，包含：
利用一振荡器产生一输出时钟；
接收一通信协议所定义的一均衡训练序列，其中所述均衡训练序列包含重复出现的一特定图案；
依据所述特定图案的一翻转次数来对所述均衡训练序列执行一分频操作，
以产生一均衡训练序列时钟；以及
依据所述均衡训练序列时钟来校正所述振荡器的所述输出时钟的频率，以将校正后的所述输出时钟作为所述参考时钟。
6.一种时钟校正电路，所述时钟校正电路用于校正一振荡器的一输出时钟，所述时钟校正电路的特征在于包含：
一分频电路，用于接收一通信协议所定义的一均衡训练序列，其中所述均衡训练序列包含重复出现的一特定图案，以及所述分频电路还依据所述特定图案的一翻转次数来对所述均衡训练序列执行一分频操作以产生一均衡训练序列时钟；以及
一频率校正电路，耦接到所述分频电路，用于依据所述均衡训练序列时钟来校正所述振荡器的所述输出时钟的频率。
7.如权利要求6所述的时钟校正电路，其特征在于，所述分频电路以所述特定图案的所述翻转次数的二分之一作为所述分频操作的除数。
8.如权利要求6所述的时钟校正电路，其特征在于，所述频率校正电路将所述均衡训练序列时钟的频率与所述输出时钟的频率作比较以产生一比较结果，以及依据所述比较结果来校正所述振荡器的所述输出时钟的频率。
9.如权利要求6所述的时钟校正电路，其特征在于，所述频率校正电路包含：
一接收端锁相环，耦接到所述分频电路，用于提供一第一振荡信号，以及依据所述均衡训练序列时钟来校正所述第一振荡信号；
一接收端分频器，耦接到接收端锁相环，用于对所述第一振荡信号执行分频以产生一第一分频信号；
一传输端锁相环，用于接收所述输出时钟来产生一第二振荡信号；
一传输端分频器，耦接到传输端锁相环，用于对所述第二振荡信号执行分频以产生一第二分频信号；以及
一频率比较器，耦接到所述接收端分频器以及所述传输端分频器，用于将所述第一分频信号的频率与所述第二分频信号的频率作比较以产生一比较结果，以及依据所述比较结果来校正所述振荡器的所述输出时钟的频率。
10.如权利要求6所述的时钟校正电路，其特征在于，所述通信协议是一通用串行总线协议。
11.一种参考时钟产生电路，其特征在于，包含：
一振荡器，用于产生一输出时钟；
一分频电路，用于接收一通信协议所定义的一均衡训练序列，其中所述均衡训练序列包含重复出现的一特定图案，以及所述分频电路还依据所述特定图案的一翻转次数来对所述均衡训练序列执行一分频操作以产生一均衡训练序列时钟；以及
一时钟校正电路，耦接到所述振荡器以及所述分频电路，用于依据所述均衡训练序列时钟来校正所述输出时钟的频率；
其中所述振荡器将校正后的所述输出时钟输出以作为所述参考时钟。
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