TW201348919A

TW201348919A - 用來進行時脈抽取之方法與裝置

Info

Publication number: TW201348919A
Application number: TW102114881A
Authority: TW
Inventors: Ying-Chen Lin
Original assignee: Silicon Motion Inc
Priority date: 2012-05-17
Filing date: 2013-04-25
Publication date: 2013-12-01
Also published as: TWI475354B

Abstract

本發明提供一種用來進行時脈抽取之方法與裝置，該方法包含有：對接收自一電子裝置之一通用序列匯流排埠之一組接收訊號所載之一訓練序列等化型樣進行邊緣分析，以動態地產生複數個分析結果；以及依據該複數個分析結果當中不同類型的分析結果交替出現的頻率對一數值控制振盪器之一輸出時脈的頻率進行頻率校正，以於完成該頻率校正之後利用該輸出時脈作為一參考時脈。尤其是，該方法可另包含：產生一組分別對應於複數個位元之解多工訊號，以藉由比較該複數個位元中之每兩相鄰位元所對應之解多工訊號各自的電壓位準，來進行該邊緣分析。

Description

用來進行時脈抽取之方法與裝置

本發明係有關於符合通用序列匯流排(Universal Serial Bus，USB)3.0標準之電子裝置之控制，尤指一種用來進行時脈抽取(Clock Extraction)之方法以及相關裝置。

具備通用序列匯流排埠(Universal Serial Bus Port，USB Port)之可攜式電子裝置(例如：隨身碟、外接式硬碟機、符合一種或多種標準之記憶卡讀卡機)對使用者而言非常方便；因應使用者需求，市場上有許多相關產品可供選擇。

依據相關技術，在該些可攜式電子裝置中需要設置某些類型的振盪器的狀況下，該些振盪器所導致的問題會一一浮現。例如：設置多個晶體振盪器會造成該可攜式電子裝置無法具備精巧的外型/大小。又例如：當該可攜式電子裝置可採用一個高精確度的壓控振盪器，會導致相關成本居高不下。因此，需要一種新穎的方法，以在不需要設置任何會妨礙降低成本或妨礙縮小外型/大小之振盪器的狀況下實現具備通用序列匯流排埠之電子裝置(例如通用序列匯流排大量儲存設備)。

本發明之一目的在於提供一種用來進行時脈抽取(Clock Extraction)之方法以及相關裝置，以解決上述問題。

本發明之另一目的在於提供一種用來進行時脈抽取之方法以及相關裝置，以在不需要設置任何具備高精確度的壓控振盪器的狀況下實現具備通用序列匯流排埠(Universal Serial Bus Port，USB Port)之電子裝置(例如通用序列匯流排大量儲存設備)。

本發明之較佳實施例中提供一種用來進行時脈抽取之方法，該方法係應用於一電子裝置，該方法包含有：對接收自該電子裝置之一通用序列匯流排埠之一組接收訊號所載之一訓練序列等化型樣(Training Sequence Equalization Pattern，TSEQ Pattern)進行邊緣分析，以取得複數個邊緣數量估計值；依據該複數個邊緣數量估計值與一預定門檻值以產生複數個分析結果，其中該些邊緣數量估計值係取自對該訓練序列等化型樣進行分別對應於複數個時間區間之邊緣數量估計；以及依據該複數個分析結果對一振盪器之一輸出時脈的頻率進行頻率校正，以於完成該頻率校正之後利用該輸出時脈作為一參考時脈。尤其是，該振盪器可為一數值控制振盪器(Numerically Controlled Oscillator，NCO)。

本發明於提供上述方法之同時，亦對應地提供一種用來進行時脈抽取之裝置，該裝置包含一電子裝置之至少一部分。該裝置包含有：一邊緣分析電路；以及一參考時脈產生器，耦接至該邊緣分析電路；其中該參考時脈產生器包含一振盪器與一頻率校正單元，而該頻率校正單元係耦接至該邊緣分析電路與該振盪器。該邊緣分析電路係用來藉由依序將複數個邊緣數量估計值與一預定門檻值進行比較，對接收自該電子裝置之一通用序列匯流排埠之一組接收訊號所載之一訓練序列等化型樣進行邊緣分析，以取得複數個邊緣數量估計值，並且依據該複數個邊緣數量估計值與一預定門檻值以產生複數個分析結果，其中該些邊緣數量估計值係取自對該訓練序列等化型樣進行分別對應於複數個時間區間之邊緣數量估計。另外，該參考時脈產生器係用來產生一參考時脈。此外，該振盪器係用來產生一輸出時脈，而該頻率校正單元係用來依據該複數個分析結果對該振盪器之該輸出時脈的頻率進行頻率校正，以於完成該頻率校正之後利用該輸出時脈作為該參考時脈。尤其是，該振盪器可為一數值控制振盪器。

本發明的好處之一是，該參考時脈產生器可依據該複數個分析結果當中該些不同類型的分析結果交替出現的頻率對該振盪器之該輸出時脈的頻率進行該頻率校正，使該裝置於完成該頻率校正之後利用該輸出時脈作為該參考時脈，藉此該電子裝置不需要設置任何具備對應於頻率偏移比率小於10%之精確度的壓控振盪器。由於不需要設置高精確度的壓控振盪器，故採用本發明之方法與裝置可節省相關成本。另外，由於不需要設置多個晶體振盪器，故採用本發明之方法與裝置可節省相關成本，並且依據本發明之方法與裝置所實現之該電子裝置可具備精巧的外型/大小。

100‧‧‧用來進行時脈抽取之裝置

110‧‧‧時脈資料恢復電路

110PD‧‧‧相位偵測器

110PFD‧‧‧相位頻率偵測器

110SW‧‧‧切換單元

112‧‧‧比較器

114‧‧‧解多工器

116‧‧‧壓控振盪器

118‧‧‧轉換模組

120‧‧‧邊緣分析電路

122‧‧‧訓練序列等化型樣邊緣計算器

124‧‧‧比較單元

130‧‧‧參考時脈產生器

132‧‧‧頻率校正單元

134‧‧‧數值控制振盪器

150‧‧‧微處理器

200‧‧‧用來進行時脈抽取之方法

210，220‧‧‧步驟

510-1，510-2，510-3，...510-39‧‧‧互斥或運算單元

520‧‧‧加法單元

CLK，TSEQ_CLK‧‧‧時脈

D0，D1，D2，D3，...D38，D39‧‧‧分別對應於複數個位元之解多工訊號

Edge_No‧‧‧邊緣數量估計值

Edge_Density‧‧‧對應於邊緣密度之分析結果

PTSEQ‧‧‧訓練序列等化型樣

REF_CLK‧‧‧參考時脈

RXP，RXN‧‧‧接收訊號

第1圖為依據本發明一第一實施例之一種用來進行時脈抽取(Clock Extraction)之裝置的示意圖。

第2圖為依據本發明一實施例之一種用來進行時脈抽取之方法的流程圖。

第3圖繪示第2圖所示之方法於一實施例中所涉及之邊緣分析。

第4圖繪示第2圖所示之方法於一實施例中所涉及之相關參數與相關訊號。

第5圖繪示第1圖所示之訓練序列等化型樣(Training Sequence Equalization Pattern，TSEQ Pattern)邊緣計算器於一實施例中所涉及之實施細節。

第6圖繪示第2圖所示之方法於一實施例中所涉及之實施細節。

第1圖為依據本發明一第一實施例之一種用來進行時脈抽取(Clock Extraction)之裝置100的示意圖。裝置100可包含一電子裝置之至少一部分(例如：一部分或全部)，其中該電子裝置的例子可包含(但不限於)：隨身碟、外接式硬碟機、符合一種或多種標準之記憶卡讀卡機。例如：裝置100可包含該電子裝置之一部分，諸如該電子裝置之控制電路。又例如：裝置100可包含該電子裝置之全部，即該電子裝置之整體。依據本實施例，該電子裝置可符合通用序列匯流排(Universal Serial Bus，可簡稱為「USB」) 3.0標準或該USB 3.0標準之衍生版本。

如第1圖所示，裝置100包含一比較器112、一解多工器(De-Multiplexer)114、一壓控振盪器(Voltage Controlled Oscillator，以下簡稱為「VCO」)116、一邊緣分析電路120、與一參考時脈產生器130，其中邊緣分析電路120包含一訓練序列等化型樣(Training Sequence Equalization Pattern，TSEQ Pattern)邊緣計算器122(以下簡稱為「TSEQ型樣邊緣計算器」；於第1圖中標示為「P_TSEQ邊緣計算器」，其中符號「P_TSEQ」代表訓練序列等化型樣)與一比較單元124(於第1圖中標示為「>30」，其中符號「>30」代表以一預定數值30為門檻值進行比較)，而參考時脈產生器130包含一頻率校正單元132，且另包含一振盪器諸如一數值控制振盪器(Numerically Controlled Oscillator，以下簡稱為「NCO」)134。裝置100可利用比較器112從該電子裝置之一通用序列匯流排埠(Universal Serial Bus Port，以下簡稱為「USB埠」)接收一組接收訊號RXP與RXN，並且利用第1圖所示之架構在不需要設置任何具備高精確度的VCO的狀況下從該組接收訊號RXP與RXN所載之資訊取得一參考時脈REF_CLK。

依據本實施例，邊緣分析電路120係用來對接收自該電子裝置之該USB埠之該組接收訊號RXP與RXN所載之一訓練序列等化型樣P_TSEQ(以下簡稱為「TSEQ型樣」)進行邊緣分析，以取得複數個邊緣數量估計值，並且依據該複數個邊緣數量估計值與一預定門檻值(例如：30)以動態地產生複數個分析結果，其中該些邊緣數量估計值係取自對該TSEQ型樣進行分別對應於複數個時間區間之邊緣數量估計。另外，參考時脈產生器130係用來產生參考時脈REF_CLK。此外，該NCO 134係用來產生一輸出時脈，而頻率校正單元132係用來依據該複數個分析結果當中不同類型的分析結果交替出現的頻率對該NCO 134之該輸出時脈的頻率進行頻率校正，以於完成該頻率校正之後利用該輸出時脈作為參考時脈REF_CLK。實作上，參考時脈REF_CLK和該NCO 134之該輸出時脈可為同一個訊號，其中在一微處理器 (未顯示於第1圖)之控制下，裝置100可於完成該頻率校正之後開始使用參考時脈REF_CLK，以避免在該頻率校正完成之前從參考時脈REF_CLK取得未完成校正之頻率。為了簡明起見，第1圖中將參考時脈REF_CLK和該NCO 134之該輸出時脈可一併標示為「REF_CLK」。

請注意，於該電子裝置中可不存在任何具備對應於頻率偏移比率小於10%之精確度的VCO；這表示本實施例之該電子裝置中之任何VCO的頻率偏移比率為10%以上。例如：該VCO 116的時脈CLK之頻率約為5 GHz(Gigahertz，即十億赫茲)，尤其是落在區間[(5 GHz)*(1-10%),(5 GHz)*(1+10%)]的範圍，其對應的頻率偏移比率為10%。藉由利用第1圖所示之架構，裝置100能在尚未鎖定該組接收訊號RXP與RXN之相位的狀況下從該組接收訊號RXP與RXN所載之資訊諸如該TSEQ型樣P_TSEQ精確地取得15.625 MHz(Megahertz，即百萬赫茲)的頻率以產生具有15.625 MHz的頻率之參考時脈REF_CLK，以供裝置100進行針對時脈資料恢復之一系列預備運作中之至少一部分(例如：一部分或全部)之用，而不需要採用任何高精密度的VCO諸如任何具備對應於頻率偏移比率小於10%之精確度的VCO。例如：該系列預備運作可包含：裝置100進行相位頻率偵測以鎖定該組接收訊號RXP與RXN之頻率；以及於鎖定該組接收訊號RXP與RXN之頻率之後，裝置100進一步進行相位偵測以鎖定該組接收訊號RXP與RXN之相位；其中於鎖定該組接收訊號RXP與RXN之相位之後，裝置100可正確地取得該組接收訊號RXP與RXN所載之資料。關於裝置100的運作之更多細節，請參考第2圖進一步說明。

第2圖為依據本發明一實施例之一種用來進行時脈抽取之方法200的流程圖。上述之方法200可應用於第1圖所示之裝置100；該方法說明如下：

於步驟210中，邊緣分析電路120對接收自該電子裝置之該USB埠之一組接收訊號所載之訓練序列等化型樣，諸如該組接收訊號RXP與RXN 所載之該TSEQ型樣P_TSEQ，進行邊緣分析，以動態地產生複數個分析結果。尤其是，邊緣分析電路120對該組接收訊號RXP與RXN所載之該TSEQ型樣P_TSEQ進行邊緣分析，以取得複數個邊緣數量估計值，並且依據該複數個邊緣數量估計值與一預定門檻值諸如上述者(例如：30；又例如：接近30之正整數)以動態地產生複數個分析結果，其中該些邊緣數量估計值係取自對該TSEQ型樣進行分別對應於複數個時間區間之邊緣數量估計。

於步驟220中，頻率校正單元132依據該複數個分析結果當中不同類型的分析結果交替出現的頻率對該NCO 134之該輸出時脈的頻率進行上述之頻率校正，以於完成該頻率校正之後利用該輸出時脈作為參考時脈REF_CLK。

依據本實施例，比較器112可將該組接收訊號RXP與RXN彼此比較以產生對應於該組接收訊號RXP與RXN之一非差動接收訊號，而解多工器114可對該非差動接收訊號進行解多工運作以產生一組分別對應於複數個位元之解多工訊號，其中該複數個位元的順序對應於解多工前原始資訊在該非差動接收訊號的順序。例如：該組解多工訊號可為分別對應於四十個位元{B0,B1,...,B39}之四十個解多工訊號，其係為四十位元平行傳輸訊號。為了簡明起見，這樣的四十位元平行傳輸訊號可於第1圖中簡單地標示為「40b」。請注意，位元資訊諸如上述四十個位元{B0,B1,...,B39}原本就載於該組接收訊號RXP與RXN當中，且可藉由解多工器114之解多工運作取得解多工訊號{D0,D1,...,D39}而後可將解多工訊號{D0,D1,...,D39}平行地傳輸給該TSEQ型樣邊緣計算器122。另外，該TSEQ型樣邊緣計算器122可藉由比較該複數個位元(諸如該四十個位元{B0,B1,...,B39})中之每兩相鄰位元所對應之解多工訊號各自的電壓位準，來進行上述之邊緣分析。將接收訊號RXP與RXN進行解多工以產生解多工訊號{D0,D1,...,D39}的優點係可以降低後續電路的運作頻率，以降低後續電路的複雜度。

請注意，第2圖繪示了包含步驟210與於步驟220之工作流程。這只是為了說明的目的而已，並非對本發明之限制。依據本實施例之不同的變化例，該工作流程可予以變化。例如：步驟210之至少一部分運作及/或步驟220之至少一部分運作可重複地執行。又例如：步驟210之至少一部分運作與步驟220之至少一部分運作可同時執行。

請參考第3圖。第3圖繪示第2圖所示之方法200於一實施例中所涉及之邊緣分析。於邊緣分析電路120進行該邊緣分析時，其內之該TSEQ型樣邊緣計算器122依據該複數個位元(諸如該四十個位元{B0,B1,...,B39})中之每兩相鄰位元所對應之解多工訊號各自的電壓位準，產生針對該TSEQ型樣P_TSEQ之分別對應於各個時間區間之邊緣數量估計值Edge_No諸如第3圖所示者，以供產生該複數個分析結果之用。例如：在理想狀況下，當該TSEQ型樣P_TSEQ之邏輯值係為第3圖所示之各列位元{{0011111010},{0101001110},{0001011011},{0110000110}}、{{0010111011},{0100111010},{0001110001},{1011010100}}、...、與{{0101010101},{0101010101},{0101010101},{0101010101}}(亦即，由左上角開始，由左至右、由上至下的各列位元)，該TSEQ型樣邊緣計算器122可產生分別對應於各個時間區間之邊緣數量估計值Edge_No諸如{20,22,20,26,39,39,39,39,21,...,39}，其中上述之各列位元中之任一列位元可以視為上述四十個位元{B0,B1,...,B39}之一例。於是，比較單元124依序將該些邊緣數量估計值{Edge_No}與該預定門檻值諸如上述之預定數值30進行比較，以產生載有該複數個分析結果之一比較訊號，其中該比較訊號之不同位準交替出現的頻率代表該複數個分析結果當中該些不同類型的分析結果交替出現的頻率，而根據USB 3.0標準該頻率應為一定值，故可用於產生參考時脈REF_CLK。

實作上，該比較訊號可為第1圖所示之時脈TSEQ_CLK，其可處於一高電壓位準或一低電壓位準。例如：該高電壓位準可用來指出邊緣數量估計值Edge_No大於該預定門檻值，而該低電壓位準可用來指出邊緣數量估計值Edge_No小於或等於該預定門檻值。然而，這只是為了說明的目的而已，並非對本發明之限制。依據本實施例之一變化例，該低電壓位準可用來指出邊緣數量估計值Edge_No大於該預定門檻值，而該高電壓位準可用來指出邊緣數量估計值Edge_No小於或等於該預定門檻值。

如第3圖所示，基於以上揭露之比較運作，該複數個分析結果可包含兩種對應於邊緣密度之分析結果Edge_Density，諸如對應於邊緣密度50%之分析結果以及對應於邊緣密度100%之分析結果，其中前者與後者可分別利用該低電壓位準與該高電壓位準來表示。如此，在該TSEQ型樣P_TSEQ符合USB 3.0標準的狀況下，時脈TSEQ_CLK之不同位準交替出現的頻率可逼近15.625 MHz。於是，裝置100可依據時脈TSEQ_CLK之不同位準交替出現的頻率進行上述之頻率校正，以正確地產生參考時脈REF_CLK。這只是為了說明的目的而已，並非對本發明之限制。依據第3圖所示實施例之某些變化例，邊緣分析電路120可先計算分別對應於該複數個邊緣數量估計值{Edge_No}(例如：第3圖所示之邊緣數量估計值{20,22,20,26,39,39,39,39,21,...,39})之邊緣密度，諸如邊緣密度{20/40,22/40,20/40,26/40,39/40,39/40,39/40,39/40,21/40,...,39/40}，亦即{50%,55%,50%,65%,97.5%,97.5%,97.5%,97.5%,52.5%,...,97.5%}。另外，邊緣分析電路120可依序將該些邊緣密度諸如{50%,55%,50%,65%,97.5%,97.5%,97.5%,97.5%,52.5%,...,97.5%}和另一預定門檻值(例如：75%；又例如：接近75%之正數)進行比較，以產生該複數個分析結果，其中該另一預定門檻值對應於第2圖所示實施例中所述之該預定門檻值。例如：在第2圖所示實施例中所述之該預定門檻值等於30的狀況下，該另一預定門檻值可為30/40，亦即75%。請注意，只要不影響本發明之實施，計算邊緣密度時所採用的分母「40」可予以變化。

第4圖繪示第2圖所示之方法200於一實施例中所涉及之相關參數與相關訊號。如第4圖所示，上述之相關參數包含對應於邊緣密度之分析結果Edge_Density以及邊緣數量估計值Edge_No，而上述之相關訊號包含時脈TSEQ_CLK以及載有該TSEQ型樣P_TSEQ之該組接收訊號RXP與RXN，其中後者在此標示為「P_TSEQ」以強調該組接收訊號RXP與RXN所載之該TSEQ型樣P_TSEQ。

請注意，在理想狀況下，該複數個分析結果可精確地對應於該TSEQ型樣P_TSEQ之一系列邊緣密度。在實際狀況下，雖然邊緣數量估計值Edge_No可能帶有一些誤差，但若適當的挑選比較單元124的門檻值，將可降低這些誤差，使得這些誤差不足以導致時脈TSEQ_CLK異常地反向，也不會妨礙上述之頻率校正。

第5圖繪示第1圖所示之該TSEQ型樣邊緣計算器122於一實施例中所涉及之實施細節，其中符號{D0,D1,D2,D3,...,D38,D39}代表解多工訊號。該TSEQ型樣邊緣計算器122包含耦接至解多工器114之複數個互斥或(Exclusive OR，XOR)運算單元{510-1,510-2,510-3,...,510-39}與一加法單元520。依據本實施例，解多工訊號{D0,D1,...,D39}可作為上述之四十個解多工訊號的例子。

如第5圖所示，互斥或運算單元{510-1,510-2,510-3,...,510-39}可多次對解多工訊號{D0,D1,...,D39}各自的電壓位準進行互斥或運作，以產生分別對應於不同時間點之複數組互斥或運作結果。加法單元520可計算每一組互斥或運作結果的總和，並利用分別對應於該些時間點之各個總和作為針對該TSEQ型樣P_TSEQ之分別對應於不同時間區間之該些邊緣數量估計值{Edge_No}，以供產生該複數個分析結果之用。例如：在解多工訊號{D0,D1,...,D39}的邏輯值分別等於第3圖所示之該TSEQ型樣P_TSEQ中之第一列的四十個位元{{0011111010},{0101001110},{0001011011},{0110000110}}的狀況下，第5圖所示架構所產生之邊緣數量估計值Edge_No等於數值20。又例如：在解多工訊號{D0,D1,...,D39}的邏輯值分別等於第3圖所示之該TSEQ型樣P_TSEQ中之最後一列的四十個位元{{0101010101},{0101010101},{0101010101},{0101010101}}的狀況下，第5圖所示架構所產生之邊緣數量估計值Edge_No等於數值39。

第6圖繪示第2圖所示之方法200於一實施例中所涉及之實施細節。如第6圖所示，裝置100包含一時脈資料恢復電路(Clock Data Recovery Circuit，以下簡稱為「CDR電路」)110與一控制邏輯電路150。除了第1圖所示之比較器112、解多工器114、與該VCO 116之外，該CDR電路110可另包含一轉換模組118、一切換單元110SW、一相位頻率偵測器110PFD、與一相位偵測器110PD。

依據本實施例，控制邏輯電路150可控制切換單元110SW進行切換，以將相位頻率偵測器110PFD所輸出之一第一偵測訊號與相位偵測器110PD所輸出之一第二偵測訊號中之一者提供予轉換模組118。另外，轉換模組118可依據透過切換單元110SW所接收之該第一偵測訊號或該第二偵測訊號調整該VCO 116之輸入電壓位準，以控制時脈CLK的頻率。實作上，轉換模組118中可設置有電荷泵(Charge Pump；未顯示)及相關控制電路，以供產生該VCO 116之輸入電壓位準。

首先，在切換單元110SW將該第一偵測訊號提供予轉換模組118的狀況下，相位頻率偵測器110PFD可依據參考時脈REF_CLK與時脈CLK進行相位頻率偵測以產生該第一偵測訊號。於是，藉由利用第1圖所示架構，裝置100鎖定該組接收訊號RXP與RXN之頻率。裝置100鎖定該組接收訊號RXP與RXN之頻率之後，控制邏輯電路150控制切換單元110SW進行切換以接收該第二偵測訊號。在切換單元110SW將該第二偵測訊號提供予轉換模組118的狀況下，相位偵測器110PD可依據時脈CLK以及該組接收訊號RXP與RXN進行相位偵測以產生該第二偵測訊號。於是，該CDR電路110鎖定該組接收訊號RXP與RXN之相位。此狀況下，由於時脈CLK之頻率與相位分別和該組接收訊號RXP與RXN之頻率與相位吻合，故於鎖定該組接收訊號RXP與RXN之相位之後，裝置100可利用該CDR電路110正確地取得該組接收訊號RXP與RXN所載之資料。

基於以上各個實施例，參考時脈產生器130可依據該複數個分析結果當中該些不同類型的分析結果交替出現的頻率對該NCO 134之該輸出時脈的頻率進行該頻率校正，使裝置100於完成該頻率校正之後利用該輸出時脈作為參考時脈REF_CLK，藉此，於該頻率校正已完成時，該CDR電路110不需要先鎖定該組接收訊號RXP與RXN之相位。尤其是，於該頻率校正已完成時，該CDR電路110尚未鎖定該組接收訊號之相位，而不必如某些傳統的電子裝置必須先鎖定該組接收訊號之相位。因此，依據本發明之方法與裝置所實現之該電子裝置可避免使用者無謂的等待。

請注意，裝置100於完成該頻率校正之後利用該輸出時脈作為參考時脈REF_CLK，藉此，該CDR電路110可進行上述該系列預備運作中之至少一部分(例如：一部分或全部)。由於該系列預備運作的結果，裝置100可利用該CDR電路110鎖定該組接收訊號RXP與RXN之頻率與相位並且正確地取得該組接收訊號RXP與RXN所載之資料。

本發明的好處之一是，參考時脈產生器130可依據該複數個分析結果當中該些不同類型的分析結果交替出現的頻率對該NCO 134之該輸出時脈的頻率進行該頻率校正，使裝置100於完成該頻率校正之後利用該輸出時脈作為參考時脈REF_CLK，藉此該電子裝置不需要設置任何具備對應於頻率偏移比率小於10%之精確度的VCO。由於不需要設置高精確度的VCO，故採用本發明之方法與裝置可節省相關成本。另外，由於不需要設置多個晶體振盪器，故採用本發明之方法與裝置可節省相關成本，並且依據本發明之方法與裝置所實現之該電子裝置可具備精巧的外型/大小。