CN205901711U - 一种基于gps秒脉冲信号的精确数字分频装置 - Google Patents

Abstract

本实用新型公开了一种基于GPS秒脉冲信号的精确数字分频装置，属于数字信号处理领域，该分频装置包括：求差模块，用于当检测到GPS秒脉冲信号的上升沿时，获取被分频时钟信号在上一个单位时间内的总脉冲个数，并对其与预设标准值求差，以获得第一差值；比较模块，用于将第一差值与0进行比较，获得比较结果；脉冲计数模块，用于获取被分频时钟信号在当前单位时间内的当前脉冲个数；时钟校正模块，用于基于所述比较结果、所述上一个单位时间内的总脉冲个数、所述当前单位时间内的当前脉冲个数和所述第一差值，对被分频时钟信号进行校正处理，以获得校正后的被分频时钟信号；分频模块，用于对校正后的被分频时钟信号进行分频处理，以获得分频信号。

Description

一种基于GPS秒脉冲信号的精确数字分频装置

技术领域

本实用新型涉及数字信号处理技术领域，尤其涉及一种基于GPS秒脉冲信号的精确数字分频装置。

背景技术

基于金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)技术的集成电路目前得到了广泛的应用。例如，在个人计算机、消费电子产品、通讯设备中都使用了大量的集成电路。复杂的电路系统中经常包括多个频率的时钟，以便允许其各个组成部分正确地工作。例如，因为CPU和RAM一般工作于不同的时钟频率，所以在计算机系统中可能需要将同一来源的时钟信号进行适当分频后提供给CPU和RAM以保持其同步工作。为了实现这个功能，在集成电路中分频是常用的一种处理频率的手段，数字分频由于精确度高，没有理论误差，性能稳定而得到广泛的应用。

现场可编程门阵列(Field Programmable Gate Array，FPGA)具有编程灵活性和硬件高速性，其在数字信号处理领域得到越来越广泛的应用。一般通过FPGA实现分频的方法包括两种：1)直接通过调用锁相环(PLL，Phase Locked Loop)来得到，2)通过计数器的方式将一个高频时钟信号分频成所需的低频时钟信号。

但是，对于上述第一种方法，由于FPGA芯片自身长时间运行所引起的温度升高，以及器件老化、外界环境温度变化等因素都会造成PLL分频出的信号偏离标准值，而且PLL其自身无法将偏离值校正过来。对于上述第二种方法，为了确保所获得的分频信号的准确性，首先要确保被分频信号(即所述高频时钟信号)的准确性，但是，用于产生被分频时钟信号的晶振会受温度等外界因素的影响，从而使得所产生的被分频时钟信号出现误差，进而导致基于该被分频时钟信号生成的分频信号同样出现误差。数字信号处理电路对时钟信号的准确性要求非常严格，当时钟信号出现误差时，可能会引发严重的数字处理错误。

可见，现有技术中存在：在通过FPGA获取分频信号时，会出现由于器件温度升高、老化、外界环境温度变化等因素导致输出的分频信号偏离标准值的技术问题。

实用新型内容

本实用新型针对现有技术中存在的，在通过FPGA获取分频信号时，会出现由于器件温度升高、老化、外界环境温度变化等因素导致输出的分频信号偏离标准值的技术问题，提供了一种基于GPS秒脉冲信号的精确数字分频装置，通过使用GPS秒脉冲信号作为基准来校正FPGA分频输出频率的误差，使得由FPGA芯片本身以及外界环境所引起的分频后的输出频率所存在的偏差值得以校正。

本实用新型提供了一种基于GPS秒脉冲信号的精确数字分频装置，包括：

求差模块，用于当检测到GPS秒脉冲信号的上升沿时，获取被分频时钟信号在上一个单位时间内的总脉冲个数，并对所述上一个单位时间内的总脉冲个数与预设标准值求差，以获得第一差值；

比较模块，用于将所述第一差值与0进行比较，获得比较结果；

脉冲计数模块，用于获取被分频时钟信号在当前单位时间内的当前脉冲个数；

时钟校正模块，用于基于所述比较结果、所述上一个单位时间内的总脉冲个数、所述当前单位时间内的当前脉冲个数和所述第一差值，对被分频时钟信号进行校正处理，以获得校正后的被分频时钟信号；

分频模块，用于对所述校正后的被分频时钟信号进行分频处理，以获得分频信号。

可选的，所述时钟校正模块包括：

第一计算单元，用于当所述比较结果表明所述第一差值大于0时，对所述上一个单位时间内的总脉冲个数与所述第一差值进行求整计算，以获得第一计算结果；

第二计算单元，用于对所述当前单位时间内的当前脉冲个数和所述第一计算结果进行求模计算，以获得第二计算结果；

第一校正单元，用于在所述第二计算结果为0时，将被分频时钟信号消除一个脉冲，以获得校正后的被分频时钟信号。

可选的，所述时钟校正模块包括：

第三计算单元，用于当所述比较结果表明所述第一差值小于0时，对所述上一个单位时间内的总脉冲个数与所述第一差值的绝对值进行求整计算，以获得第三计算结果；

第四计算单元，用于对所述当前单位时间内的当前脉冲个数和所述第三计算结果进行求模计算，以获得第四计算结果；

第二校正单元，用于在所述第四计算结果为0时，向被分频时钟信号插入一个脉冲，以获得校正后的被分频时钟信号。

可选的，所述时钟校正模块包括：

第三校正单元，用于当所述比较结果表明所述第一差值等于0时，直接以当前被分频时钟信号作为校正后的被分频时钟信号。

可选的，所述脉冲计数模块还用于：实时检测并统计单位时间内被分频时钟信号的脉冲个数；

其中，被分频时钟信号由晶振模块产生，每个单位时间内被分频时钟信号的脉冲个数均从0开始计数。

本实用新型中提供的一个或多个技术方案，至少具有如下技术效果或优点：

由于在本实用新型中，通过使用GPS秒脉冲信号作为基准来校正FPGA分频输出频率的误差，具体的，当检测到GPS秒脉冲信号的上升沿时，获取被分频时钟信号在上一个单位时间内的总脉冲个数，并对所述上一个单位时间内的总脉冲个数与预设标准值求差，以获得第一差值；将所述第一差值与0进行比较，获得比较结果，同时获取被分频时钟信号在当前单位时间内的当前脉冲个数；接着，基于所述比较结果、所述上一个单位时间内的总脉冲个数、所述当前单位时间内的当前脉冲个数和所述第一差值，对被分频时钟信号进行校正处理，以获得校正后的被分频时钟信号；最后，对所述校正后的被分频时钟信号进行分频处理，以获得分频信号。有效地解决了现有技术中在通过FPGA获取分频信号时，会出现由于器件温度升高、老化、外界环境温度变化等因素导致输出的分频信号偏离标准值的技术问题，使得由FPGA芯片本身以及外界环境所引起的分频后的输出频率所存在的偏差值得以校正。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其它的附图。

图1为本实用新型实施例提供的一种基于GPS秒脉冲信号的精确数字分频方法流程图；

图2为本实用新型实施例提供的另一种基于GPS秒脉冲信号的精确数字分频方法流程图；

图3为本实用新型实施例提供的一种基于GPS秒脉冲信号的精确数字分频装置结构框图；

图4为本实用新型实施例提供的另一种基于GPS秒脉冲信号的精确数字分频装置结构框图。

具体实施方式

本实用新型实施例通过提供一种基于GPS秒脉冲信号的精确数字分频装置，解决了现有技术中存在的，在通过FPGA获取分频信号时，会出现由于器件温度升高、老化、外界环境温度变化等因素导致输出的分频信号偏离标准值的技术问题。通过使用GPS秒脉冲信号作为基准来校正FPGA分频输出频率的误差，使得由FPGA芯片本身以及外界环境所引起的分频后的输出频率所存在的偏差值得以校正。

本实用新型实施例的技术方案为解决上述技术问题，总体思路如下：

本实用新型实施例提供了一种基于GPS秒脉冲信号的精确数字分频装置，包括求差模块，用于当检测到GPS秒脉冲信号的上升沿时，获取被分频时钟信号在上一个单位时间内的总脉冲个数，并对所述上一个单位时间内的总脉冲个数与预设标准值求差，以获得第一差值；比较模块，用于将所述第一差值与0进行比较，获得比较结果；脉冲计数模块，用于获取被分频时钟信号在当前单位时间内的当前脉冲个数；时钟校正模块，用于基于所述比较结果、所述上一个单位时间内的总脉冲个数、所述当前单位时间内的当前脉冲个数和所述第一差值，对被分频时钟信号进行校正处理，以获得校正后的被分频时钟信号；分频模块，用于对所述校正后的被分频时钟信号进行分频处理，以获得分频信号。

可见，在本实用新型方案中，通过使用GPS秒脉冲信号作为基准来校正FPGA分频输出频率的误差，使得由FPGA芯片本身以及外界环境所引起的分频后的输出频率所存在的偏差值得以校正。有效地解决了现有技术中在通过FPGA获取分频信号时，会出现由于器件温度升高、老化、外界环境温度变化等因素导致输出的分频信号偏离标准值的技术问题。

为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明，应当理解本实用新型实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本实用新型实施例以及实施例中的技术特征可以相互组合。

实施例一

请参考图1，本实用新型实施例提供了一种基于GPS秒脉冲信号的精确数字分频方法，包括以下步骤：

S1、当检测到GPS秒脉冲信号的上升沿时，获取被分频时钟信号在上一个单位时间内的总脉冲个数，并对所述上一个单位时间内的总脉冲个数与预设标准值求差，以获得第一差值；其中，所述预设标准值依据晶振的额定值而定。

S2、将所述第一差值与0进行比较，获得比较结果；

S3、获取被分频时钟信号在当前单位时间内的当前脉冲个数；其中，步骤S2和步骤S3无先后限制；

S4、基于所述比较结果、所述上一个单位时间内的总脉冲个数、所述当前单位时间内的当前脉冲个数和所述第一差值，对被分频时钟信号进行校正处理，以获得校正后的被分频时钟信号；

S5、对所述校正后的被分频时钟信号进行分频处理，以获得分频信号。

具体的，本方案数字分频方法应用于FPGA中，通常在通过FPGA进行分频时，可通过FPGA外部晶振或内部晶振产生被分频时钟信号，可理解为，FPGA以被分频时钟信号为基准进行分频，以“计数器的方式”为例，计数器通过计数被分频时钟信号的上升沿(或下降沿)，当上升沿(或下降沿)的个数满足分频值时，FPGA的分频模块对输出的电平信号进行翻转，如当前分频模块的输出电平为0时，在上升沿(或下降沿)的个数满足分频值时，分频模块的输出电平翻转为1，或者，当前分频模块的输出电平为1时，在上升沿(或下降沿)的个数满足分频值时，分频模块的输出电平翻转为0，即可产生分频信号。

例如，被分频时钟信号为2MHz，当FPGA基于该2MHz的时钟信号分频产生500KHz的时钟信号时，以“计数器的方式”为例，计数器通过计数被分频时钟信号的上升沿(或下降沿)，当上升沿(或下降沿)的个数为2时，FPGA的分频模块翻转输出的电平信号，如当前分频模块的输出电平为0时，在上升沿(或下降沿)的个数为2时，分频模块的输出电平翻转为1，或者，当前分频模块的输出电平为1时，在上升沿(或下降沿)的个数为2时，分频模块的输出电平翻转为0，即可产生分频信号。

在具体实施过程中，GPS秒脉冲信号的精度极高，在FPGA中设置GPS秒脉冲信号接收模块，用于实时检测GPS秒脉冲信号。并且在每一次检测到GPS秒脉冲信号的上升沿时，对被分频时钟信号进行脉冲计数，且均从零开始计数。同时，FPGA实时检测并统计单位时间(即1秒)内被分频时钟信号的脉冲个数；其中，被分频时钟信号由晶振模块产生，每个单位时间内被分频时钟信号的脉冲个数同样均从0开始计数。

设定所述上一个单位时间内的总脉冲个数为O_count，所述预设标准值为Std_value，所述当前单位时间内的当前脉冲个数为C_count，所述第一差值为D1，其中，D1＝O_count-Std_value。

在具体实施过程中，请参考图2，所述步骤S4包括：

S41a、当所述比较结果表明所述第一差值(D1)大于0时，对所述上一个单位时间内的总脉冲个数(O_count)与所述第一差值(D1)进行求整计算，以获得第一计算结果(C1)，即C1＝O_count/D1；

S42a、对所述当前单位时间内的当前脉冲个数(C_count)和所述第一计算结果(C1)进行求模计算，以获得第二计算结果(C2)，即C2＝C_count％C1；

S43a、在所述第二计算结果(C2)为0时，将被分频时钟信号消除一个脉冲，以获得校正后的被分频时钟信号。

S44a、在所述第二计算结果(C2)不为0时，继续计数，直至所述第二计算结果(C2)为0，并执行步骤S43a。例如，所述预设标准值Std_value＝10，所述上一个单位时间内的总脉冲个数为O_count＝12，可知：

D1＝O_count-Std_value＝12–10＝2(>0)

C1＝O_count/D1＝12/2＝6

同时，实时检测并统计单位时间内被分频时钟信号的脉冲个数C_count，当C2＝C_count％C1＝0，即当C_count累积计数至6的倍数(6、12、18、...)时，便将被分频时钟信号消除一个脉冲，进而可将单位时间内的总脉冲个数由12个校正为10个。

在具体实施过程中，仍请参考图2，所述步骤S4包括：

S41b、当所述比较结果表明所述第一差值(D1)小于0时，对所述上一个单位时间内的总脉冲个数(O_count)与所述第一差值(D1)的绝对值进行求整计算，以获得第三计算结果(C3)，即C3＝O_count/|D1|；

S42b、对所述当前单位时间内的当前脉冲个数(C_count)和所述第三计算结果(C3)进行求模计算，以获得第四计算结果(C4)，即C4＝C_count％C3；

S43b、在所述第四计算结果(C4)为0时，向被分频时钟信号插入一个脉冲，以获得校正后的被分频时钟信号。

S44b、在所述第四计算结果(C4)不为0时，继续计数，直至所述第四计算结果(C4)为0，并执行步骤S43b。

例如，所述预设标准值Std_value＝10，所述上一个单位时间内的总脉冲个数为O_count＝8，可知：

D1＝O_count-Std_value＝8–10＝-2(<0)

C3＝O_count/|D1|＝8/|-2|＝4

同时，实时检测并统计单位时间内被分频时钟信号的脉冲个数C_count，当C4＝C_count％C3＝0，即当C_count累积计数至4的倍数(4、8、12、...)时，便将被分频时钟信号插入一个脉冲，进而可将单位时间内的总脉冲个数由8个校正为10个。

在具体实施过程中，仍请参考图2，所述步骤S4包括：

S41c、当所述比较结果表明所述第一差值等于0时，直接以当前被分频时钟信号作为校正后的被分频时钟信号。

总而言之，在本申请方案中，通过使用GPS秒脉冲信号作为基准来校正FPGA分频输出频率的误差，使得由FPGA芯片本身以及外界环境所引起的分频后的输出频率所存在的偏差值得以校正。有效地解决了现有技术中在通过FPGA获取分频信号时，会出现由于器件温度升高、老化、外界环境温度变化等因素导致输出的分频信号偏离标准值的技术问题。

实施例二

基于同一实用新型构思，请参考图3，本实用新型实施例还提供了一种基于GPS秒脉冲信号的精确数字分频装置，包括：

求差模块31，用于当检测到GPS秒脉冲信号的上升沿时，获取被分频时钟信号在上一个单位时间内的总脉冲个数，并对所述上一个单位时间内的总脉冲个数与预设标准值求差，以获得第一差值；具体的，在FPGA中设置GPS秒脉冲信号接收模块，用于实时检测GPS秒脉冲信号。并且在每一次检测到GPS秒脉冲信号的上升沿时，对被分频时钟信号进行脉冲计数，且均从零开始计数。

比较模块32，用于将所述第一差值与0进行比较，获得比较结果；

脉冲计数模块33，用于获取被分频时钟信号在当前单位时间内的当前脉冲个数；

时钟校正模块34，用于基于所述比较结果、所述上一个单位时间内的总脉冲个数、所述当前单位时间内的当前脉冲个数和所述第一差值，对被分频时钟信号进行校正处理，以获得校正后的被分频时钟信号；

分频模块35，用于对所述校正后的被分频时钟信号进行分频处理，以获得分频信号。

在具体实施过程中，请参考图4，所述时钟校正模块34包括：

第一计算单元341，用于当所述比较结果表明所述第一差值大于0时，对所述上一个单位时间内的总脉冲个数与所述第一差值进行求整计算，以获得第一计算结果；

第二计算单元342，用于对所述当前单位时间内的当前脉冲个数和所述第一计算结果进行求模计算，以获得第二计算结果；

第一校正单元343，用于在所述第二计算结果为0时，将被分频时钟信号消除一个脉冲，以获得校正后的被分频时钟信号。

在具体实施过程中，仍请参考图4，所述时钟校正模块34包括：

第三计算单元344，用于当所述比较结果表明所述第一差值小于0时，对所述上一个单位时间内的总脉冲个数与所述第一差值的绝对值进行求整计算，以获得第三计算结果；

第四计算单元345，用于对所述当前单位时间内的当前脉冲个数和所述第三计算结果进行求模计算，以获得第四计算结果；

第二校正单元346，用于在所述第四计算结果为0时，向被分频时钟信号插入一个脉冲，以获得校正后的被分频时钟信号。

在具体实施过程中，仍请参考图4，所述时钟校正模块34包括：

第三校正单元347，用于当所述比较结果表明所述第一差值等于0时，直接以当前被分频时钟信号作为校正后的被分频时钟信号。

在具体实施过程中，所述脉冲计数模块33还用于：实时检测并统计单位时间内被分频时钟信号的脉冲个数；

其中，被分频时钟信号由晶振模块产生，每个单位时间内被分频时钟信号的脉冲个数均从0开始计数。

根据上面的描述，上述基于GPS秒脉冲信号的精确数字分频装置用于实现上述数字分频方法，所以，该数字分频装置与上述数字分频方法的一个或多个实施例一致，在此就不再一一赘述了。

尽管已描述了本实用新型的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本实用新型范围的所有变更和修改。

显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (5)

1.一种基于GPS秒脉冲信号的精确数字分频装置，其特征在于，包括：

求差模块，用于当检测到GPS秒脉冲信号的上升沿时，获取被分频时钟信号在上一个单位时间内的总脉冲个数，并对所述上一个单位时间内的总脉冲个数与预设标准值求差，以获得第一差值；

比较模块，用于将所述第一差值与0进行比较，获得比较结果；

脉冲计数模块，用于获取被分频时钟信号在当前单位时间内的当前脉冲个数；

时钟校正模块，用于基于所述比较结果、所述上一个单位时间内的总脉冲个数、所述当前单位时间内的当前脉冲个数和所述第一差值，对被分频时钟信号进行校正处理，以获得校正后的被分频时钟信号；

分频模块，用于对所述校正后的被分频时钟信号进行分频处理，以获得分频信号。

2.如权利要求1所述的基于GPS秒脉冲信号的精确数字分频装置，其特征在于，所述时钟校正模块包括：

第一计算单元，用于当所述比较结果表明所述第一差值大于0时，对所述上一个单位时间内的总脉冲个数与所述第一差值进行求整计算，以获得第一计算结果；

第二计算单元，用于对所述当前单位时间内的当前脉冲个数和所述第一计算结果进行求模计算，以获得第二计算结果；

第一校正单元，用于在所述第二计算结果为0时，将被分频时钟信号消除一个脉冲，以获得校正后的被分频时钟信号。

3.如权利要求1所述的基于GPS秒脉冲信号的精确数字分频装置，其特征在于，所述时钟校正模块包括：

第三计算单元，用于当所述比较结果表明所述第一差值小于0时，对所述上一个单位时间内的总脉冲个数与所述第一差值的绝对值进行求整计算，以获得第三计算结果；

第四计算单元，用于对所述当前单位时间内的当前脉冲个数和所述第三计算结果进行求模计算，以获得第四计算结果；

第二校正单元，用于在所述第四计算结果为0时，向被分频时钟信号插入一个脉冲，以获得校正后的被分频时钟信号。

4.如权利要求1所述的基于GPS秒脉冲信号的精确数字分频装置，其特征在于，所述时钟校正模块包括：

第三校正单元，用于当所述比较结果表明所述第一差值等于0时，直接以当前被分频时钟信号作为校正后的被分频时钟信号。

5.如权利要求1所述的基于GPS秒脉冲信号的精确数字分频装置，其特征在于，所述脉冲计数模块还用于：实时检测并统计单位时间内被分频时钟信号的脉冲个数；

其中，被分频时钟信号由晶振模块产生，每个单位时间内被分频时钟信号的脉冲个数均从0开始计数。