TWI692208B

TWI692208B - 時脈校正方法、參考時脈產生方法、時脈校正電路以及參考時脈產生電路

Info

Publication number: TWI692208B
Application number: TW107100865A
Authority: TW
Inventors: 林晏如
Original assignee: 慧榮科技股份有限公司
Priority date: 2015-10-14
Filing date: 2015-10-14
Publication date: 2020-04-21
Also published as: TW201813315A

Abstract

一種時脈校正方法，其包含以下步驟：接收一通訊協定所定義之一等化訓練序列，其中該等化訓練序列包含重複出現的一特定型樣；依據該特定型樣之一轉態次數來對該等化訓練序列進行一除頻操作，以產生一等化訓練序列時脈；以及依據該等化訓練序列時脈來校正一振盪器之一輸出時脈的頻率。

Description

時脈校正方法、參考時脈產生方法、時脈校正電路以及參考時脈產生電路

本發明係關於時脈校正，尤指一種利用通訊連結訓練之訓練序列來校正振盪器之輸出時脈的頻率的時脈校正方法，及其相關的參考時脈產生方法、時脈校正電路與參考時脈產生電路。

在傳統的通用序列匯流排（Universal Serial Bus，USB）3.0的系統中，必須使用外部的石英晶體振盪器來提供準確的參考時脈，而這會需要額外的成本與設置空間。為了節省成本與設置空間，製造商將振盪器整合至系統晶片中，以實現無晶體震盪器（crystal-less）的設計。然而，在無晶體震盪器的通用序列匯流排之系統中，由於整合於系統晶片之中的晶體振盪器會受到溫度與製程漂移的影響，導致其所提供的參考時脈並不準確，降低系統的效能。

因此，需要一種新穎的時脈校正方法，來校正整合於系統晶片之中的晶體振盪器的輸出時脈。

有鑑於此，本發明的目的之一在於提供一種利用通訊連結訓練之訓練序列來校正振盪器之輸出時脈的頻率的時脈校正方法及其相關的時脈校正電路，來解決上述問題。

本發明的另一目的在於提供一種利用通訊連結訓練之訓練序列來產生輸出時脈的參考時脈產生方法及其相關的參考時脈產生電路，以輸出不受溫度及製程漂移影響的參考時脈。

依據本發明之一實施例，其揭示一種時脈校正方法。該時脈校正方法包含以下步驟：接收一通訊協定所定義之一等化訓練序列（training sequence，TSEQ），其中該等化訓練序列包含重複出現的一特定型樣；依據該特定型樣之一轉態（toggling）次數來對該等化訓練序列進行一除頻操作，以產生一等化訓練序列時脈；以及依據該等化訓練序列時脈來校正一振盪器之一輸出時脈的頻率。

依據本發明之一實施例，其揭示一種參考時脈產生方法。該參考時脈產生方法包含以下步驟：利用一振盪器產生一輸出時脈；接收一通訊協定所定義之一等化訓練序列，其中該等化訓練序列包含重複出現的一特定型樣；依據該特定型樣之一轉態次數來對該等化訓練序列進行一除頻操作，以產生一等化訓練序列時脈；以及依據該等化訓練序列時脈來校正該振盪器之該輸出時脈的頻率，以將校正後之該輸出時脈作為該參考時脈。

依據本發明之一實施例，其揭示一種時脈校正電路。該時脈校正電路用以校正一振盪器之一輸出時脈。該時脈校正電路包含一除頻電路以及一頻率校正電路。該除頻電路用以接收一通訊協定所定義之一等化訓練序列，其中該等化訓練序列包含重複出現的一特定型樣。該除頻電路另依據該特定型樣之一轉態次數來對該等化訓練序列進行一除頻操作以產生一等化訓練序列時脈。該頻率校正電路係耦接於該除頻電路，用以依據該等化訓練序列時脈來校正該振盪器之該輸出時脈的頻率。

依據本發明之一實施例，其揭示一種參考時脈產生電路。該參考時脈產生電路包含一振盪器、一除頻電路以及一頻率校正電路。該振盪器用以產生一輸出時脈。該除頻電路用以接收一通訊協定所定義之一等化訓練序列，其中該等化訓練序列包含重複出現的一特定型樣。該除頻電路另依據該特定型樣之一轉態次數來對該等化訓練序列進行一除頻操作以產生一等化訓練序列時脈。該頻率校正電路係耦接於該振盪器以及該除頻電路，用以依據該等化訓練序列時脈來校正該輸出時脈的頻率。該振盪器係將校正後之該輸出時脈輸出以作為該參考時脈。

本發明所提供之時脈校正機制/參考時脈產生機制利用等化訓練序列之週期性特徵來校正振盪器之輸出時脈，不僅可消弭/減少晶片溫度與製程漂移的影響，也幾乎不會增加額外的電路面積與生產成本。

第1圖繪示了本發明資料傳輸系統之一實施例的示意圖。資料傳輸系統可100包含一主機102（例如，個人電腦）以及一週邊裝置104，其中主機102與週邊裝置104之間可依據一通訊協定來進行溝通與資料傳輸。舉例來說（但本發明不限於此），該通訊協定可包含通用序列匯流排協定（例如，USB 3.0），而週邊裝置104可由具有通用序列匯流排埠之電子裝置來實作之。

於此實施例中，週邊裝置104可包含一控制晶片114，其可整合一振盪器124（例如，一數位控制振盪器）。振盪器124可產生一參考時脈CK_REF ，以作為主機102與週邊裝置104之間的資料傳送與資料接收的基準。為了消弭/降低溫度與製程漂移對於參考時脈CK_REF 的影響，當主機102與週邊裝置104進行一連結訓練（例如，輪詢（polling））時，週邊裝置104可根據主機102所傳送之一訓練訊號S_T （例如，等化訓練序列（equalization training sequence，equalization TSEQ））所具有的重複性訊號型樣（signal pattern）來校正參考時脈CK_REF 的頻率。進一步的說明如下。

請連同第1圖來參閱第2圖。第2圖為本發明時脈校正方法之一實施例的流程圖。倘若可達到大致相同的結果，則步驟並不一定要依照第2圖所示之順序來進行。舉例來說，第2圖所示之步驟不一定要連續進行，亦即可將其他步驟安插於其中。值得注意的是，第2圖所示之時脈校正方法可應用於第1圖所示之週邊裝置104，因此，為了方便說明，以下係搭配第1圖所示之資料傳輸系統100來說明第2圖所示之時脈校正方法。然而，這並非用來作為本發明的限制。

於步驟210中，主機102與週邊裝置104之間開始進行一連結訓練或一輪詢操作。於步驟220中，週邊裝置104（或控制晶片114）可接收主機102所傳送之一等化訓練序列（例如，訓練訊號S_T ），其中該等化訓練序列可包含重複出現的一特定型樣。舉例來說，在主機102與週邊裝置104之間依據通用序列匯流排協定（例如，USB 3.0）來進行溝通與資料傳輸的情形下，主機102可於該連接訓練的期間重複地傳送第3圖所示之等化訓練序列型樣TS_HP 一預定時間。換言之，週邊裝置104可於該預定時間重複地接收第3圖所示之等化訓練序列型樣TS_HP （亦即，該特定型樣）。由於週邊裝置104所接收之該等化訓練序列（例如，訓練訊號S_T ）是由主機102所傳送，並不會受到週邊裝置104（或控制晶片114）內部之溫度與製程漂移的影響，因此，週邊裝置104（或控制晶片114）便可根據該等化訓練序列之週期性特徵（例如，重複出現的該特定型樣）來得到一參考頻率，並據以校正振盪器124所產生之參考時脈CK_REF （步驟230與步驟240）。

舉例來說，於步驟230中，週邊裝置104可依據第3圖所示之等化訓練序列型樣TS_HP 之一轉態（toggling）次數（亦即，訊號型樣由「0」與「1」兩者之其一轉變為「0」與「1」兩者之另一的次數），來對所接收之該等化訓練序列（例如，訓練訊號S_T ）進行一除頻操作，以產生一等化訓練序列時脈（未繪示於第1圖中）。

於第3圖所示之實施例中，等化訓練序列型樣TS_HP 包含一奇型樣（odd pattern）TS_OP 與一偶型樣（even pattern）TS_EP ，這意味著主機102所傳送之訓練訊號S_T 載有交替出現之奇型樣TS_OP 與偶型樣TS_EP （如第4圖所示）。換言之，奇型樣TS_OP 與偶型樣TS_EP 會交替出現於週邊裝置104所接收之該等化訓練序列中。因此，週邊裝置104可藉由分析奇型樣TS_OP 之轉態次數與偶型樣TS_EP 之轉態次數來得到等化訓練序列型樣TS_HP 之轉態次數。需注意的是，雖然第4圖所示之該等化訓練序列的波形示意圖係對應於第3圖所示之等化訓練序列型樣TS_HP ，然而為了簡潔起見，第4圖所示之波形示意圖並未完全按照第3圖所示之等化訓練序列型樣TS_HP 來繪示。

由第3圖可知，等化訓練序列型樣TS_HP 之奇型樣TS_OP 的轉態次數為250，而等化訓練序列型樣TS_HP 之偶型樣TS_EP 的轉態次數為254。也就是說，等化訓練序列型樣TS_HP 的轉態次數為504，以及週邊裝置104所接收之該特定型樣（等化訓練序列型樣TS_HP ）的循環週期可由504次的轉態次數來表示。週邊裝置104便可根據504次的轉態次數來對訓練訊號S_T 進行除頻。舉例來說，由於兩個轉態次數可形成單一週期，因此，週邊裝置104可將等化訓練序列型樣TS_HP 之轉態次數的二分之一（亦即，252）作為除頻操作的除數（除頻因子），以產生第4圖所示之等化訓練序列時脈CK_TSEQ 。

由於根據該等化訓練序列之週期性特徵所產生之等化訓練序列時脈（諸如第4圖所示之等化訓練序列時脈CK_TSEQ ）不會受到週邊裝置104內部之溫度與製程漂移的影響，週邊裝置104（或控制晶片114）便可依據所產生之等化訓練序列時脈（諸如第4圖所示之等化訓練序列時脈CK_TSEQ ）來校正振盪器124之一輸出時脈（未繪示於第1圖中）的頻率（步驟240）。舉例來說（但本發明不限於此），週邊裝置104（或控制晶片114）可將經由除頻操作後所產生之等化訓練序列時脈（諸如第4圖所示之等化訓練序列時脈CK_TSEQ ）的頻率與振盪器124之該輸出時脈的頻率作比較以產生一比較結果，進而依據該比較結果來校正該輸出時脈的頻率。

在完成時脈校正之後，振盪器124可將校正後之該輸出時脈輸出以作為參考時脈CK_REF ，也就是說，振盪器124所輸出之該輸出時脈可以是參考時脈CK_REF 完成校正之前的一時脈訊號。於一設計變化中，振盪器124可在完成時脈校正之後，根據校正後之該輸出時脈來產生不同於該輸出時脈的一時脈訊號，以作為參考時脈CK_REF 。簡言之，只要週邊裝置104可根據校正後之該輸出時脈來產生參考時脈CK_REF ，設計上的相關變化均遵循本發明的精神而落入本發明的範疇。

於一實作範例中，當主機102係依據第三代通用序列匯流排協定（USB 3.0）來發送具有第3圖所示之等化訓練序列型樣TS_HP 的等化訓練序列（訓練訊號S_T ）時，振盪器124之參考時脈CK_REF 的頻率可規範為5 GHz（Gigahertz，即十億赫茲），而第4圖所示之等化訓練序列時脈CK_TSEQ 的頻率可以是7.8215 MHz（Megahertz，即百萬赫茲）。因此，週邊裝置104（或控制晶片114）便可根據等化訓練序列時脈CK_TSEQ 來將振盪器124之該輸出時脈的頻率校正為一目標頻率（5 GHz）或該目標頻率的一預定誤差範圍內。值得注意的是，於此實作範例中，由於參考時脈CK_REF 的頻率可為等化訓練序列時脈CK_TSEQ 的頻率的整數倍，故可簡化週邊裝置104（或控制晶片114）之時脈校正的電路設計，並可提昇時脈校正的準確性。

以上所述係僅供說明之需，並非用來作為本發明的限制。於一實作範例中，步驟230所進行之除頻操作的除數（除頻因子）並不限於等化訓練序列型樣TS_HP 之轉態次數的二分之一；採用等化訓練序列型樣TS_HP 之轉態次數的二分之一的整數倍以作為除頻操作的除數也是可行的。於另一實作範例中，第1圖所示之週邊裝置104所接收之該等化訓練序列所包含的該特定型樣並不限於第3圖所示之等化訓練序列型樣TS_HP ；只要週邊裝置104所接收之該等化訓練序列可包含重複出現的序列型樣，均可採用第2圖所示之時脈校正方法來校正振盪器124之該輸出時脈。於又一實作範例中，只要是能夠根據經由除頻操作後所產生之等化訓練序列時脈來校正振盪器之輸出時脈的頻率，步驟240不一定要採用頻率比較的訊號處理方式。舉例來說，週邊裝置104（或控制晶片114）可對等化訓練序列時脈與輸出時脈進行訊號相關性之運算，進而校正輸出時脈的頻率。

為了進一步理解本發明的技術特徵，以下係以第5圖與第6圖所示之複數個參考時脈產生電路來說明本發明參考時脈產生機制，其中第5圖與第6圖所示之複數個參考時脈產生電路均可採用第2圖所示之時脈校正方法來校正所產生之參考時脈。值得注意的是，這只是用來方便說明而已。採用第2圖所示之時脈校正方法來校正/產生參考時脈的電路並不限於第5圖與第6圖所示之參考時脈產生電路。

請連同第1圖來參閱第5圖。第5圖為本發明參考時脈產生電路之一實施例的功能方塊示意圖。參考時脈產生電路500可包含（但不限於）一時脈校正電路510以及一數位控制振盪器（digitally controlled oscillator，DCO）524，其中參考時脈產生電路500可實作於第1圖所示之週邊裝置104或控制晶片114之中，而第1圖所示之振盪器124可由數位控制振盪器524來實作之。時脈校正電路510可採用第2圖所示之時脈校正方法，以校正數位控制振盪器524之一輸出時脈CK_OUT 。

時脈校正電路510可包含（但不限於）一除頻電路512以及一頻率校正電路516。除頻電路512可接收一通訊協定（例如，第三代通用序列匯流排協定）所定義之一等化訓練序列，其中該等化訓練序列包含重複出現的一特定型樣。舉例來說，除頻電路512可接收一組輸入訊號RXP與RXN（亦即，第1圖所示之訓練訊號S_T ），其中該組輸入訊號RXP與RXN所載有的重複出現之等化訓練序列型樣可由第3圖所示之等化訓練序列型樣TS_HP 來實作之。

接下來，除頻電路512便可依據第3圖所示之等化訓練序列型樣TS_HP 之一轉態次數來對該等化訓練序列（該組輸入訊號RXP與RXN）進行一除頻操作以產生一等化訓練序列時脈。舉例來說，除頻電路512可採用等化訓練序列型樣TS_HP 之該轉態次數的二分之一（亦即，252）作為該除頻操作的除數。因此，除頻電路512便可輸出第4圖所示之等化訓練序列時脈CK_TSEQ （頻率為7.8125 MHz）。於一設計變化中，除頻電路512也可採用該轉態次數的二分之一的倍數來作為該除頻操作的除數。

頻率校正電路516係耦接於數位控制振盪器524以及除頻電路512，並可用來接收等化訓練序列時脈CK_TSEQ ，而據以校正輸出時脈CK_OUT 的頻率。舉例來說，頻率校正電路516另可接收數位控制振盪器524所輸出之輸出時脈CK_OUT ，將等化訓練序列時脈CK_TSEQ 的頻率與輸出時脈CK_OUT 的頻率作比較以產生一比較結果CR，以及比較結果CR來校正數位控制振盪器524之輸出時脈CK_OUT 的頻率。於另一範例中，頻率校正電路516可對等化訓練序列時脈CK_TSEQ 與輸出時脈CK_OUT 進行訊號相關性之運算，進而校正輸出時脈CK_OUT 的頻率。另外，在時脈校正電路510完成頻率校正之後，數位控制振盪器524便可將校正後之輸出時脈CK_OUT 輸出以作為一參考時脈（例如，第1圖所示之參考時脈CK_REF ）。

由第5圖可知，參考時脈產生電路500僅需簡潔的電路架構，即可利用不受晶片製程影響的等化訓練序列之週期性特徵來校正數位控制振盪器524之輸出時脈CK_OUT 。換言之，本發明所提供之時脈校正機制不僅可準確地校正整合於系統晶片之中的振盪器的輸出時脈，也幾乎不會增加額外的電路面積與生產成本。

除了依據抽取出來的等化訓練序列時脈來直接校正振盪器的頻率之外，本發明所提供之時脈校正機制也可利用等化訓練序列時脈先校正接收端的頻率，接著再校正傳輸端的頻率。請參閱第6圖，其為第5圖所示之參考時脈產生電路500之一實作範例的示意圖。參考時脈產生電路600可包含（但不限於）一時脈校正電路610以及第5圖所示之數位控制振盪器524，其中時脈校正電路610可包含一頻率校正電路616以及第5圖所示之除頻電路512。於此實作範例中，頻率校正電路616可包含一接收端鎖相迴路626、一接收端除頻器628、一傳輸端鎖相迴路636、一傳輸端除頻器638以及一頻率比較器646。

接收端鎖相迴路626係耦接於除頻電路512，用以提供一振盪訊號S_RO ，並可依據等化訓練序列時脈CK_TSEQ 來校正振盪訊號S_RO 。接收端除頻器628耦接於接收端鎖相迴路626，用以對振盪訊號S_RO 進行除頻以產生一除頻訊號S_RD 。傳輸端鎖相迴路636耦接於數位控制振盪器524，用以接收輸出時脈CK_OUT 來產生一振盪訊號S_TO 。傳輸端除頻器638耦接於傳輸端鎖相迴路636，用以對振盪訊號S_TO 進行除頻以產生一除頻訊號S_TD 。

頻率比較器646耦接於接收端除頻器628、傳輸端除頻器638以及數位控制振盪器524，用以將除頻訊號S_RD 的頻率與除頻訊號S_TD 的頻率作比較以產生比較結果CR，以及依據比較結果CR來校正數位控制振盪器524之輸出時脈CK_OUT 的頻率。換言之，本發明所提供之時脈校正機制可先利用所抽取出來的等化訓練序列時脈CK_TSEQ 來校正接收端的頻率（振盪訊號S_RO 的頻率），接下來，再將接收端的頻率與傳輸端的頻率作比較（利用頻率比較器646），進而校正數位控制振盪器524之輸出時脈CK_OUT 的頻率。

請注意，以上所述係僅供說明之需，並非用來作為本發明的限制。舉例來說，第5圖/第6圖所示之除頻電路512所接收之訓練訊號並不限於該組輸入訊號RXP與RXN（例如，一對差動訊號），採用其他型式的訊號輸入也是可行的。於另一範例中，只要頻率比較器646可針對接收端的頻率與傳輸端的頻率進行比較，省略接收端除頻器628與傳輸端除頻器638也是可行的。

綜上所述，本發明所提供之時脈校正機制/參考時脈產生機制利用等化訓練序列之週期性特徵來校正振盪器之輸出時脈，不僅可消弭/減少晶片溫度與製程漂移的影響，也幾乎不會增加額外的電路面積與生產成本。再者，本發明所提供之時脈校正機制/參考時脈產生機制並不限於應用在第三代通用序列匯流排協定的系統中。只要能夠分析出通訊協定中具有重複型樣的訊號的轉態次數，並找到一適合的除數來進行除頻，相關的系統均可採用本發明所提供之時脈校正機制/參考時脈產生機制以得到具有準確頻率的參考時脈。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧資料傳輸系統 104‧‧‧週邊裝置 114‧‧‧控制晶片 124‧‧‧振盪器 210、220、230、240‧‧‧步驟 500、600‧‧‧參考時脈產生電路 510、610‧‧‧時脈校正電路 512‧‧‧除頻電路 516、616‧‧‧頻率校正電路 524‧‧‧數位控制振盪器 626‧‧‧接收端鎖相迴路 628‧‧‧接收端除頻器 636‧‧‧傳輸端鎖相迴路 638‧‧‧傳輸端除頻器 646‧‧‧頻率比較器 S_T‧‧‧訓練訊號 CK_REF‧‧‧參考時脈 CK_OUT‧‧‧輸出時脈 TS_HP‧‧‧等化訓練序列型樣 TS_OP‧‧‧奇型樣 TS_EP‧‧‧偶型樣 CK_TSEQ‧‧‧等化訓練序列時脈 RXP、RXN‧‧‧輸入訊號 CR‧‧‧比較結果 S_RO、S_TO‧‧‧振盪訊號 S_RD、S_TD‧‧‧除頻訊號

第1圖繪示了本發明資料傳輸系統之一實施例的示意圖。第2圖為本發明時脈校正方法之一實施例的流程圖。第3圖為本發明等化訓練序列型樣之一實施例的示意圖。第4圖為本發明產生等化訓練序列時脈之一實施例的示意圖。第5圖為本發明參考時脈產生電路之一實施例的功能方塊示意圖。第6圖為第5圖所示之參考時脈產生電路之一實作範例的示意圖。

210、220、230、240‧‧‧步驟

Claims

一種時脈校正方法，包含：接收一通訊協定所定義之一等化訓練序列（training sequence，TSEQ），其中該等化訓練序列包含重複出現的一週期性特徵；依據該週期性特徵之一出現次數來對該等化訓練序列進行一除頻操作，以產生一等化訓練序列時脈，其中該週期性特徵之該出現次數係用於決定該除頻操作的除數；以及依據該等化訓練序列時脈來校正一振盪器之一輸出時脈的頻率。
如申請專利範圍第1項所述之時脈校正方法，其中依據該週期性特徵之該出現次數來對該等化訓練序列進行該除頻操作以產生該等化訓練序列時脈的步驟包含：以該週期性特徵之該出現次數的二分之一作為該除頻操作的除數。
如申請專利範圍第1項所述之時脈校正方法，其中依據該等化訓練序列時脈來校正該振盪器之該輸出時脈的頻率的步驟包含：將該等化訓練序列時脈的頻率與該輸出時脈的頻率作比較以產生一比較結果；以及依據該比較結果來校正該振盪器之該輸出時脈的頻率。
如申請專利範圍第1項所述之時脈校正方法，其中該通訊協定係為一通用序列匯流排協定。
一種參考時脈產生方法，包含：利用一振盪器產生一輸出時脈；接收一通訊協定所定義之一等化訓練序列，其中該等化訓練序列包含重複出現的一週期性特徵；依據該週期性特徵之一出現次數來對該等化訓練序列進行一除頻操作，以產生一等化訓練序列時脈，其中該週期性特徵之該出現次數係用於決定該除頻操作的除數；以及依據該等化訓練序列時脈來校正該振盪器之該輸出時脈的頻率，以將校正後之該輸出時脈作為該參考時脈。
一種時脈校正電路，該時脈校正電路用以校正一振盪器之一輸出時脈，該時脈校正電路包含：一除頻電路，用以接收一通訊協定所定義之一等化訓練序列，其中該等化訓練序列包含重複出現的一週期性特徵，該除頻電路另依據該週期性特徵之一出現次數來對該等化訓練序列進行一除頻操作以產生一等化訓練序列時脈，而該週期性特徵之該出現次數係用於決定該除頻操作的除數；一頻率校正電路，耦接於該除頻電路，用以依據該等化訓練序列時脈來校正該振盪器之該輸出時脈的頻率。
如申請專利範圍第6項所述之時脈校正電路，其中該除頻電路係以該週期性特徵之該出現次數的二分之一作為該除頻操作的除數。
如申請專利範圍第6項所述之時脈校正電路，其中該頻率校正電路係將該等化訓練序列時脈的頻率與該輸出時脈的頻率作比較以產生一比較結果，以及依據該比較結果來校正該振盪器之該輸出時脈的頻率。
如申請專利範圍第6項所述之時脈校正電路，其中該頻率校正電路包含：一接收端鎖相迴路，耦接於該除頻電路，用以提供一第一振盪訊號，以及依據該等化訓練序列時脈來校正該第一振盪訊號；一接收端除頻器，耦接於接收端鎖相迴路，用以對該第一振盪訊號進行除頻以產生一第一除頻訊號；一傳輸端鎖相迴路，用以接收該輸出時脈來產生一第二振盪訊號；一傳輸端除頻器，耦接於傳輸端鎖相迴路，用以對該第二振盪訊號進行除頻以產生一第二除頻訊號；以及一頻率比較器，耦接於該接收端除頻器以及該傳輸端除頻器，用以將該第一除頻訊號的頻率與該第二除頻訊號的頻率作比較以產生一比較結果，以及依據該比較結果來校正該振盪器之該輸出時脈的頻率。
如申請專利範圍第6項所述之時脈校正電路，其中該通訊協定係為一通用序列匯流排協定。
一種參考時脈產生電路，包含：一振盪器，用以產生一輸出時脈；一除頻電路，用以接收一通訊協定所定義之一等化訓練序列，其中該等化訓練序列包含重複出現的一週期性特徵，該除頻電路另依據該週期性特徵之一出現次數來對該等化訓練序列進行一除頻操作以產生一等化訓練序列時脈，而該週期性特徵之該出現次數係用於決定該除頻操作的除數；以及一頻率校正電路，耦接於該振盪器以及該除頻電路，用以依據該等化訓練序列時脈來校正該輸出時脈的頻率；其中該振盪器係將校正後之該輸出時脈輸出以作為該參考時脈。