KR100715959B1 - 반도체 집적 회로 - Google Patents

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KR100715959B1
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Abstract

외부 클록의 주파수가 낮은 경우에도, 반도체 집적 회로를 고속으로 동작시켜, 동작 마진을 평가한다.
위상 조정부(110)는 위상이 순차 어긋난 복수의 외부 클록(CLK1-4)의 위상을 조정하여, 인접하는 천이 엣지의 위상차가 전부 같은 복수의 내부 클록(ICLK1-4)을 생성한다. 내부 클록(ICLK1-4)을 합성하여 생성되는 합성 클록(SCLK)의 펄스 간격은 전부 같게 된다. 따라서, 낮은 주파수의 외부 클록(CLK1-4)이 반도체 집적 회로에 공급되는 경우에도, 반도체 집적 회로를 고속으로 동작시킬 수 있다. 예컨대, 클록 주파수가 낮은 저비용의 LSI 테스터를 이용하여, 내부 회로(300)를 고속으로 동작시켜 시험할 수 있다. 이 결과, 반도체 집적 회로의 시험 비용을 삭감할 수 있어, 칩 비용을 삭감할 수 있다.
반도체 집적 회로, 위상 조정, 외부 클록, 고속, 시험 비용

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
도 1은 본 발명의 반도체 집적 회로의 제1 실시형태를 도시하는 블록도이다.
도 2는 도 1에 도시한 위상 조정부의 상세한 것을 나타내는 블록도이다.
도 3은 도 2에 도시한 위상 조정부의 동작의 개요를 도시하는 설명도이다.
도 4는 도 2에 도시한 위상 조정부의 동작의 개요를 도시하는 설명도이다.
도 5는 도 2에 도시한 위상 조정부의 동작의 개요를 도시하는 설명도이다.
도 6은 도 2에 도시한 위상 조정부의 동작의 개요를 도시하는 설명도이다.
도 7은 도 2에 도시한 위상 조정부의 동작의 개요를 도시하는 설명도이다.
도 8은 도 1에 도시한 BIST부의 상세한 것을 나타내는 블록도이다.
도 9는 도 1에 도시한 시험 회로에 의한 SDRAM의 시험의 일례를 도시하는 타이밍도이다.
도 10은 도 2에 도시한 제1 및 제2 가변 지연 회로의 상세한 것을 나타내는 회로도이다.
도 11은 도 2에 도시한 제1 및 제2 지연 제어 회로의 상세한 것을 나타내는 회로도이다.
도 12는 도 2에 도시한 위상 비교 회로의 상세한 것을 나타내는 회로도이다.
도 13은 도 2에 도시한 위상 비교 회로의 상세한 것을 나타내는 회로도이다.
도 14는 도 2에 도시한 위상 비교 회로의 동작을 도시하는 타이밍도이다.
도 15는 본 발명의 반도체 집적 회로의 제2 실시형태에 있어서의 위상 조정부를 도시하는 블록도이다.
도 16은 도 15에 도시한 서브 위상 조정부에 있어서, 제1 가변 지연 회로와 그것에 관련되는 요소의 상세한 것을 나타내는 블록도이다.
도 17은 도 15에 도시한 서브 위상 조정부에 있어서, 제2 가변 지연 회로와 그것에 관련되는 요소의 상세한 것을 나타내는 블록도이다.
도 18은 도 16 및 도 17에 도시한 단수 설정 회로의 상세한 것을 나타내는 블록도이다.
도 19는 도 16 및 도 17에 도시한 동작 제어 회로의 주요부를 도시하는 회로도이다.
도 20은 도 16 및 도 17에 도시한 파인 가변 지연 회로의 상세한 것을 나타내는 회로도이다.
도 21은 도 17에 도시한 러프 위상 비교기의 상세한 것을 나타내는 회로도이다.
도 22는 도 21에 도시한 위상 검출부 및 래치부의 동작을 도시하는 파형도이다.
도 23은 도 17에 도시한 러프 위상 비교기의 상세한 것을 나타내는 회로도이다.
도 24는 도 21-도 23에 도시한 러프 위상 비교기의 동작을 도시하는 타이밍 도이다.
도 25는 도 16 및 도 17에 도시한 파인 지연 제어 회로의 상세한 것을 나타내는 회로도이다.
도 26은 도 15 및 도 17에 도시한 제2 가변 지연 회로의 지연 시간의 조정 동작을 도시하는 흐름도이다.
도 27은 도 15및 도 16에 도시한 제1 가변 지연 회로의 지연 시간의 조정 동작을 도시하는 흐름도이다.
도 28은 본 발명의 반도체 집적 회로의 제3 실시형태에 있어서의 위상 조정부를 도시하는 블록도이다.
도 29는 본 발명의 반도체 집적 회로의 제4 실시형태를 도시하는 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
10, 40 : 제1 가변 지연 회로
12, 42 : 제2 가변 지연 회로
14, 44 : 제1 지연 제어 회로
16, 46 : 제2 지연 제어 회로
18, 48 : 위상 비교 회로
20, 50 : 감산 회로
22 : 커맨드 생성 회로
24 : 로우 어드레스 카운터
26 : 칼럼 어드레스 카운터
28 : 어드레스 멀티플렉서
30 : 데이터 생성 회로
32 : 클록 입력 버퍼
34 : 커맨드 입력 버퍼
36 : 어드레스 입력 버퍼
38 : 데이터 입력 버퍼
52, 60 : 동작 제어 회로
56, 62 : 단수 설정 회로
58, 64 : 단수 검출 회로
64 : 파인 가변 지연 회로
66 : 위상 비교 회로
68 : 지연 제어 회로
70 : 전진 지연 회로
72 : 상태 유지부
74 : 후진 지연 회로
100 : 시험 회로
110, 112, 114 : 위상 조정부
120 : 클록 합성부
130 : BIST부
140, 142, 144 : 서브 위상 조정부
150, 152 : 평균 산출부
200 : 셀렉터
300 : 메모리부
CCLK1-4 : 비교 클록
CLK1-4 : 외부 클록
ICLK1-4 : 내부 클록
SCLK : 합성 클록
본 발명은 클록에 동기하여 동작하는 반도체 집적 회로에 관한 것이다.
반도체 프로세스의 진전에 의해, 반도체 집적 회로의 동작 주파수는 해마다 높아지고 있다. 이에 따라, 반도체 집적 회로에 공급하는 클록의 주파수도 높아지고 있다. 또한, 반도체 집적 회로를 탑재하는 시스템을 소형으로 하기 위해서, 복수의 반도체 집적 회로 칩을 하나의 패키지 내에 적층하여 SIP(시스템 인 패키지)를 제조하는 기술이 개발되어 있다. SIP의 조립 공정에서는, 하나의 불량 칩의 혼입에 의해 SIP의 불량이 판정되면, 함께 패키징된 다른 양품의 칩도 폐기하여야만 한다. 바꾸어 말하면, 프로브 시험에 있어서, 동작 마진을 상세히 평가하여, 마진 불량의 칩을 제외하는 것이, SIP의 수율을 향상시키고, 비용을 삭감하는 데에 있어 서 중요하다. 여기서, 프로브 시험은 웨이퍼 상태의 반도체 집적 회로의 패드에 프로브를 직접 접촉시켜 실시하는 시험이다. 한편, SIP에 한하지 않고, 일반적인 반도체 집적 회로에 있어서도, 프로브 시험으로 마진 불량의 칩을 제외함으로써, 조립후의 제조 수율이 향상되기 때문에, 제조 비용을 삭감할 수 있다.
본 발명을 실현하기 위한 회로에 관련되는 기술로서, DLL(Delayed Locked Loop) 회로, SMD(Synchronous Mirror Delay) 회로가 제안되어 있다(특허문헌 1∼3).
특허문헌 1 : 일본 특허 공개 2000-124796호 공보
특허문헌 2 : 일본 특허 공개 2000-122750호 공보
특허문헌 3 : 일본 특허 공개 평10-126254호 공보
본 발명은 다음의 문제점을 해결하기 위해서 이루어졌다.
프로브 시험에서 사용하는 클록의 주파수는, 반도체 집적 회로의 동작 마진을 평가하기 위해서, 반도체 집적 회로의 최고 동작 주파수나 그 이상으로 설정할 필요가 있다. 그러나, 주파수가 높은 클록으로 반도체 집적 회로를 시험하기 위해서는 고가의 LSI 테스터가 필요하여, 시험 비용이 상승되어 버린다. 한편, 예컨대, 반도체 집적 회로 내에 PLL 회로를 탑재함으로써, 내부 클록의 주파수를 높게 할 수 있다. 그러나, PLL 회로는 아날로그 회로를 포함하기 때문에 회로 면적이 크다. 이 때문에, 반도체 집적 회로의 칩 면적이 증가하여, 칩 비용이 증가되어 버린다. 또한, 예컨대, LSI 테스터로부터 반도체 집적 회로에 공급되는 외부 클록의 상승 엣지 및 하강 엣지에 각각 동기하는 펄스를 갖는 클록을 생성할 수도 있다. 그러나, 이 수법에서는, 외부 클록의 2배의 주파수를 갖는 클록밖에 생성할 수 없다.
본 발명의 목적은 LSI 테스터로부터 공급되는 클록의 주파수가 반도체 집적 회로의 동작 마진의 평가에 필요한 클록의 주파수보다 낮은 경우에도, 반도체 집적 회로의 동작 마진을 평가할 수 있는 회로 기술을 제공하는 데에 있다. 바꾸어 말하면, 클록의 주파수가 낮은 LSI 테스터를 이용하여, 낮은 비용으로 반도체 집적 회로의 시험을 실시하는 데에 있다.
본 발명의 한 형태에서는, 클록 단자는 위상이 순차 어긋난 복수의 외부 클록을 각각 받는다. 위상 조정부는 외부 클록의 위상을 조정하여, 인접하는 천이 엣지의 위상차가 전부 같은 복수의 내부 클록을 생성한다. 클록 합성부는 내부 클록을 합성하여, 외부 클록보다 주파수가 높은 합성 클록을 생성한다. 내부 회로는 합성 클록에 동기하여 동작한다. 위상 조정부에 의해 상호 인접하는 내부 클록의 위상차는 전부 같아진다. 이 때문에, 합성 클록의 펄스 간격을 전부 같게 할 수 있다. 따라서, 낮은 주파수의 외부 클록이 반도체 집적 회로에 공급되는 경우에도, 반도체 집적 회로를 고속으로 동작시킬 수 있다. 예컨대, 클록 주파수가 낮은 저비용의 LSI 테스터를 이용하여, 내부 회로를 고속으로 동작시켜 시험할 수 있다. 이 결과, 반도체 집적 회로의 시험 비용을 삭감할 수 있어, 칩 비용을 삭감할 수 있다.
본 발명의 한 형태에 있어서의 바람직한 예에서는, 위상 조정부는 외부 클록 에 각각 대응하는 복수의 서브 위상 조정부와 평균 산출부를 갖고 있다. 각 서브 위상 조정부는 제1 및 제2 가변 지연 회로, 위상 비교 회로, 제1 및 제2 지연 제어 회로를 갖는다. 제1 가변 지연 회로는 대응하는 외부 클록의 위상을 늦춰 내부 클록을 생성한다. 제2 가변 지연 회로는 내부 클록의 위상을 늦춰 비교 클록을 생성한다. 위상 비교 회로는 비교 클록과, 대응하는 외부 클록에 대하여 천이 엣지가 인접하며, 또한 위상이 지연된 외부 클록으로부터 생성되는 내부 클록과의 위상을 비교한다. 제2 지연 제어 회로는 위상 비교 회로에서 비교되는 비교 클록과 내부 클록과의 위상을 일치시키기 위해서, 위상 비교 회로에서의 비교 결과에 따라서 제2 가변 지연 회로의 지연 시간을 조정한다.
평균 산출부는 모든 서브 위상 조정부의 제2 가변 지연 회로의 지연 시간의 평균인 평균 지연 시간을 산출한다. 제1 지연 제어 회로는 제2 가변 지연 회로의 지연 시간이 평균 지연 시간보다 클 때에 제1 가변 지연 회로의 지연 시간을 증가시키고, 제2 가변 지연 회로의 지연 시간이 평균 지연 시간보다 작을 때에 제1 가변 지연 회로의 지연 시간을 감소시킨다. 이 결과, 모든 서브 위상 조정부에 있어서, 내부 클록과 비교 클록의 위상차를 같게 할 수 있다. 즉, 내부 클록의 위상차를 전부 같게 할 수 있다.
본 발명의 한 형태에 있어서의 바람직한 예에서는, 제1 지연 제어 회로는 제2 가변 지연 회로의 지연 시간이 조정되어 위상 비교 회로가 위상의 일치를 검출한 후에, 제1 가변 지연 회로의 지연 시간을 조정한다. 제1 및 제2 가변 지연 회로의 지연 시간을 동시에 조정하지 않기 때문에, 위상 비교 회로가 위상의 일치, 불일치 를 교대로 검출하여, 내부 클록에 지터가 발생하는 것을 방지할 수 있다.
본 발명의 한 형태에 있어서의 바람직한 예에서는, 모든 서브 위상 조정부의 제1 지연 제어 회로는 제1 가변 지연 회로의 지연 시간을 동시에 조정한다. 이 때문에, 내부 클록의 위상을 상호 일치시킬 때까지의 시간을 단축할 수 있다.
본 발명의 한 형태에 있어서의 바람직한 예에서는, 위상 조정부는 외부 클록에 각각 대응하는 복수의 서브 위상 조정부를 갖는다. 각 서브 위상 조정은 가변 지연 회로, 지연 제어 회로, 전진 지연 회로, 상태 유지부, 후퇴 지연 회로 및 위상 비교 회로를 갖는다. 가변 지연 회로는 대응하는 외부 클록의 위상을 늦춘 내부 클록을 생성한다. 전진 지연 회로는 내부 클록의 위상을 순차 늦춘 복수의 전진 클록을 생성한다. 상태 유지부는 대응하는 외부 클록에 대하여 천이 엣지가 인접하며, 또한 위상이 지연된 외부 클록인 제1 인접 클록으로부터 생성되는 내부 클록의 위상과 동일한 위상을 갖는 전진 클록의 하나를 선택한다. 후진 지연 회로는 선택된 전진 클록을 기준으로 하여, 대응하는 내부 클록과 선택된 전진 클록과의 위상차인 내부지연 시간만큼 위상을 늦춘 후진 클록을 생성한다.
위상 비교 회로는 후진 클록과, 제1 인접 클록에 대하여 천이 엣지가 인접하며, 또한 위상이 지연된 외부 클록인 제2 인접 클록으로부터 생성되는 내부 클록과의 위상을 비교한다. 제1 지연 제어 회로는 제1 및 제2 인접 클록의 위상이 일치하도록 가변 지연 회로의 지연 시간을 조정한다. 이 결과, 각 서브 위상 조정부에 있어서, 3개의 내부 클록의 위상차를 서로 같게 할 수 있다. 즉, 내부 클록의 위상차를 전부 같게 할 수 있다.
본 발명의 한 형태에 있어서의 바람직한 예에서는, 위상 조정부는 조정 정지 단자에서 받는 조정 정지 신호에 응답하여 내부 클록의 위상의 조정 동작을 정지한다. 즉, 반도체 집적 회로의 외부에서 위상의 조정 동작을 정지할 수 있다. 이 때문에, 조정 동작을 정지하여, 외부 클록의 위상이 바뀌었을 때, 이 변화는 내부 클록의 위상의 변화에 직접 반영된다. 따라서, 예컨대, 반도체 집적 회로의 시험 중에, 외부 클록의 위상을 바꿈으로써, 상세한 타이밍 마진 시험을 실시할 수 있다.
본 발명의 한 형태에 있어서의 바람직한 예에서는, 반도체 집적 회로는 통상 동작 모드와 시험 모드를 갖고 있다. 셀렉터는 통상 동작 모드 중에 동작 클록 단자로 받는 동작 클록을 선택하고, 시험 모드 중에 합성 클록을 선택하여, 선택한 클록을 내부 회로에 전달한다. 내부 회로는 통상 동작 모드 중에 동작 클록에 동기하여 동작하고, 시험 모드 중에 합성 클록에 동기하여 동작한다. 반도체 집적 회로를 시험할 때에, 반도체 집적 회로에 공급하는 외부 클록의 주파수를 낮게 설정할 수 있다. 이 때문에, 저비용의 LSI 테스터를 이용하여 반도체 집적 회로를 시험할 수 있어, 시험 비용을 삭감할 수 있다.
본 발명의 한 형태에 있어서의 바람직한 예에서는, 시험부는 시험 모드 중에 동작하며, 내부 회로를 동작시키기 위한 여러 종의 커맨드를 합성 클록에 동기하여 순차 생성한다. 내부 회로는 복수의 메모리 셀을 갖는 메모리 코어와, 커맨드를 순차 받음으로써, 메모리 셀에 대한 독출 동작 혹은 기록 동작을 메모리 코어에 실행시키는 코어 제어 회로를 갖는다. 따라서, 외부 클록을 반도체 집적 회로에 공급하는 것만으로, 반도체 집적 회로를 동작시킬 수 있고, 시험을 실시할 수 있다.
본 발명의 한 형태에 있어서의 바람직한 예에서는, 메모리 코어는 메모리 셀에 접속된 워드선, 비트선을 갖는다. 외부 클록 단자는 4개 형성되어 있다. 시험부의 커맨드 생성 회로는 워드선을 활성화하는 액티브 커맨드와, 활성화된 워드선에 접속된 메모리 셀 중 어느 것에 대하여 데이터를 독출 또는 기록하는 독출 커맨드 또는 기록 커맨드와, 워드선의 비활성화 후에 비트선을 프리차지하는 프리차지 커맨드와, 메모리 코어를 비동작 상태로 설정하는 디셀렉트 커맨드를, 합성 클록에 있어서의 4개의 외부 클록에 각각 대응하는 펄스에 동기하여 순차 생성한다. 따라서, 내부 클록의 위상차가 서로 같게 된 후에, 외부 클록의 위상을 바꿈으로써, 워드선의 활성화 타이밍, 데이터의 독출/기록 타이밍, 프리차지 타이밍 및 메모리 셀 어레이의 비활성화 타이밍을 자유롭게 조정할 수 있다. 이 결과, 반도체 집적 회로의 상세한 타이밍 마진 시험을 실시할 수 있다.
본 발명의 한 형태에 있어서의 바람직한 예에서는, 시험부는 로우 어드레스 카운터, 칼럼 어드레스 카운터 및 데이터 생성 회로를 갖는다. 로우 어드레스 카운터는, 액티브 커맨드에 동기하여 워드선을 선택하기 위한 로우 어드레스를 생성한다. 칼럼 어드레스 카운터는 독출 커맨드 및 기록 커맨드에 동기하여 비트선을 선택하기 위한 칼럼 어드레스를 생성한다. 데이터 생성 회로는 기록 커맨드에 동기하여 기록 데이터를 생성한다. 이 때문에, 외부 클록을 반도체 집적 회로에 공급하는 것만으로, 타이밍 마진 시험을 포함하는 반도체 집적 회로의 상세한 동작 시험을 실시할 수 있다.
이하, 본 발명의 실시형태를 도면을 이용하여 설명한다. 도면에서의 이중 동 그라미는 외부 단자를 나타내고 있다. 도면에서, 굵은 선으로 나타낸 신호선은 복수 라인으로 구성되어 있다. 또, 굵은 선이 접속되어 있는 블록의 일부는 복수의 회로로 구성되어 있다. 외부 단자를 통해 공급되는 신호에는 단자명과 동일한 부호를 사용한다. 또한, 신호가 전달되는 신호선에는 신호명과 동일한 부호를 사용한다.
도 1은 본 발명의 반도체 집적 회로의 제1 실시형태를 나타내고 있다. 이 반도체 집적 회로는 실리콘 기판 상에 CMOS 프로세스를 사용하여 클록 동기식의 싱크로너스 DRAM(이하, SDRAM이라 부름)으로서 형성되어 있다.
SDRAM은 시험 회로(100), 셀렉터(200) 및 메모리부(300)(내부 회로)를 갖고 있다. 시험 회로(100)는 위상 조정부(110), 클록 합성부(120) 및 BIST(빌트인 셀프테스트)부(130)를 갖고 있다. 시험 회로(100)는 시험 신호/TEST의 활성화 중(로우 레벨 기간, 시험 모드 중)에만 동작한다. 시험 회로(100)는 시험 신호/TEST의 비활성화 중(하이 레벨 기간, 통상 동작 모드 중)에 비활성화되어, 동작을 정지한다. 이 때문에, 통상 동작 모드 중의 소비 전력을 삭감할 수 있다.
위상 조정부(110)는 주파수가 같은 외부 클록(CLK1-4)을 받아, 인접하는 천이 엣지의 위상차가 전부 같은 내부 클록(ICLK1-4)을 생성한다. 외부 클록(CLK1-4)의 천이 엣지는 번호가 작을수록 위상이 진행되고 있다. 즉, 천이 엣지는 CLK1-4의 순으로 나타난다. 위상 조정부(110)는 조정 정지 신호(STOP)의 활성화 중에, 후술하는 내부 클록(ICLK1-4)의 위상의 조정 동작을 정지한다. 조정 동작을 정지한 후, LSI 테스터 등에 의한 외부 클록(CLK1-4)의 위상의 변화는 내부 클록(ICLK1-4)의 위상의 변화에 직접 반영된다. 클록 합성부(120)는 위상 조정부(110)로부터 출력되는 내부 클록(ICLK1-4)의 오아 논리를 연산함으로써 합성 클록(SCLK)을 생성한다.
BIST부(130)는 메모리부(300)의 동작 시험을 실행하기 위해서, 합성 클록(SCLK)에 동기하여 커맨드(TCMD), 어드레스 TAD를 생성한다. BIST부(130)는 독출 시험에서는, 메모리부(300)로부터의 독출 데이터를 데이터 단자(TDQ)에서 받고, 기록 시험에서는, 데이터 단자(TDQ)에서 기록 데이터를 출력한다.
셀렉터(200)는 시험 신호/TEST의 활성화 중에 합성 클록(SCLK) 및 BIST부(130)로부터의 커맨드(TCMD), 어드레스 TAD, 데이터(TDQ)를 메모리부(300)에 공급하고, 시험 신호/TEST의 비활성화 중에 외부 단자를 통해 공급되는 동작 클록(CLK), 커맨드(CMD), 어드레스(AD), 데이터(DQ)를 메모리부(300)에 공급한다.
이 예에서는, 합성 클록(SCLK)의 주파수는 통상 동작 모드 중에 사용되는 동작 클록(CLK)의 주파수와 같다. 외부 클록(CLK1-4)의 주파수는 동작 클록(CLK)의 1/4로 설정되고 있다. 외부 클록(CLK1-4), 조정 정지 신호(STOP) 및 시험 신호/TEST의 단자는 시험 패드로서 형성되어 있다. 시험 패드는 SDRAM 칩을 탑재하는 패키지의 단자에 접속되지 않는다. 바꾸어 말하면, 시험 패드는 프로브 시험에서만 사용된다. SDRAM의 프로브 시험을 실시할 때에, LSl 테스터의 프로브는 클록 단자(CLK), 커맨드 단자(CMD), 어드레스 단자(AD), 데이터 단자(DQ)를 제외한 단자에 접속된다.
메모리부(300)는 코어 제어부(310) 및 메모리 코어(메모리 셀 어레이)(320)를 갖고 있다. 코어 제어부(310)는 셀렉터(200)로부터의 클록, 커맨드 및 어드레스 를 받아, 독출 동작 및 기록 동작을 실행시키기 위한 제어 신호를 메모리 코어(320)에 출력한다. 어드레스 단자(TAD, AD)는 로우 어드레스 및 칼럼 어드레스에 공통의 멀티플렉스 단자이다. 한편, 본 발명은 어드레스 비(非)멀티플렉스 타입의 SDRAM에도 적용할 수 있다. 메모리 코어(320)는 매트릭스형으로 배치된 다이내믹 메모리 셀(MC)과, 가로 방향으로 배열되는 메모리 셀(MC)에 접속된 워드선(WL)과, 세로 방향으로 배열되는 메모리 셀(MC)에 접속된 비트선(BL)을 갖고 있다.
도 2는 도 1에 도시한 위상 조정부(110)의 상세한 것을 나타내고 있다. 위상 조정부(110)는 외부 클록(CLK1-4)에 각각 대응하는 서브 위상 조정부(140)와, 평균 산출부(150)를 갖고 있다. 서브 위상 조정부(140)는 제1 가변 지연 회로(10), 제2 가변 지연 회로(12), 제1 지연 제어 회로(14), 제2 지연 제어 회로(16), 위상 비교 회로(18) 및 감산 회로(20)를 갖고 있다. 제1 및 제2 가변 지연 회로(10, 12)는 동일한 회로이며, 제1 및 제2 지연 제어 회로(14, 16)는 동일한 회로이다. 위상 조정부(110)는 아날로그 회로를 이용하지 않고, 전부 디지털 회로로 구성되어 있다. 이 때문에, 회로 규모는 작다.
서브 위상 조정부(140)는 전부 동일한 회로 구성이기 때문에, 외부 클록(CLK1)을 받는 서브 위상 조정부(140)에 관해서만 설명한다. 제1 가변 지연 회로(10)는 제1 지연 제어 회로(14)로부터의 지연 제어 신호(P1-Pn)에 의해 제어되며, 외부 클록(CLK1)의 위상을 늦춰 내부 클록(ICLK1)을 생성한다. 또한, 제1 가변 지연 회로(10)는 파워온 리셋에 의해, 지연 제어 신호(P1-Pn) 중, 중앙의 지연 제어 신호에 대응하는 지연 시간에 리셋된다. 한편, 4개의 제1 지연 제어 회로(14)는 동 시에 동작한다. 이 때문에, 위상 조정에 요하는 시간은 최소한으로 된다.
제2 가변 지연 회로(12)는 제2 지연 제어 회로(16)로부터의 지연 제어 신호(P1-Pn)에 의해 제어되어, 내부 클록(CLK1)의 위상을 늦춰 비교 클록(CCLK1)을 생성한다. 위상 비교 회로(18)는 비교 클록(CCLK1)과, 내부 클록(ICLK2)과의 위상을 비교하여, 비교 결과를 제어 신호 A, B, C, D로서 출력한다. 제2 가변 지연 회로(12)도, 파워온 리셋에 의해, 지연 제어 신호(P1-Pn) 중, 중앙의 지연 제어 신호에 대응하는 지연 시간에 리셋된다. 예컨대, LSI 테스터로부터 출력되는 클록의 주기가 32 ns일 때, 합성 클록(SCLK)의 주기는 1/4인 8 ns가 된다. 이 합성 클록(SCLK)을 생성하기 위해서는, 각 제2 가변 지연 회로(12)의 최대 지연 시간은 8 ns 이상으로 할 필요가 있다. 실제로는 제2 가변 지연 회로(12)의 최대 지연 시간은 10 ns 정도로 설계된다. 파워온 리셋시에, 제2 가변 지연 회로(12)의 지연 시간을 중간치인 5 ns로 리셋하여, 그로부터 비교 동작을 시작함으로써, 로크온할 때까지의 시간을 단축할 수 있다. 제어 신호 A-D의 상세한 것은 후술하는 도 11에서 설명한다. 여기서, 비교되는 내부 클록(ICLK2)은 외부 클록(CLK1)에 대하여 천이 엣지가 인접하며, 또한 위상이 지연된 외부 클록(CLK2)으로부터 생성되는 클록이다.
제2 지연 제어 회로(16)는 위상 비교 회로(18)로부터 출력되는 제어 신호 A-D에 따라서 제2 가변 지연 회로(12)의 지연 시간을 조정한다. 구체적으로는, 제2 지연 제어 회로(16)는 비교 클록(CCLK1)의 위상이 내부 클록(ICLK2)의 위상보다 나아가고 있는 경우, 제2 가변 지연 회로(12)의 지연 시간을 길게 하고, 비교 클록(CCLK1)의 위상이 내부 클록(ICLK2)의 위상보다 늦고 경우, 제2 가변 지연 회로 (12)의 지연 시간을 짧게 한다. 제2 지연 제어 회로(16)의 지연 시간은 비교 클록(CCLK1)의 위상이 내부 클록(ICLK2)의 위상에 일치할 때까지 조정된다. 제2 지연 제어 회로(16)는 제2 가변 지연 회로(12)의 현재의 지연 시간에 대응하는 접속하는 지연단의 단수를 나타내는 지연 단수(DN1)를 출력한다. 한편, 4개의 제2 지연 제어 회로(16)는 동시에 동작한다. 이 때문에, 위상 조정에 요하는 시간은 최소한으로 된다.
평균 산출부(150)는 모든 서브 위상 조정부(140)의 제2 지연 제어 회로(16)로부터 출력되는 지연 단수(DN1-4)의 평균을 구하여, 평균 지연 단수(DNAV)로서 출력한다. 즉, 평균 산출부(150)는 4개의 제2 가변 지연 회로(12)의 지연 시간의 평균인 평균 지연 시간을 산출한다. 평균 지연 단수(DNAV)는 예컨대, 다음과 같은 식으로 구한다. 우선, 지연 단수(DN1-2)를 가산한 후에 0.5배하여, 외부 클록(CLK1-2)에 대응하는 제2 가변 지연 회로(12)의 지연단의 평균치가 구해진다. 같은 식으로, 지연 단수(DN3-4)를 가산한 후에 0.5배하여, 외부 클록(CLK3-4)에 대응하는 제2 가변 지연 회로(12)의 지연단의 평균치가 구해진다. 평균 지연 단수(DNAV)는 2개의 평균치를 가산한 후에 0.5배 함으로써 구해진다.
감산 회로(20)는 지연 단수(DN1)(또는 DN2-4)와 평균 지연 단수(DNAV)의 차를 구하여, 구한 차에 따라서 제어 신호 A, B, C, D를 제1 지연 제어 회로(14)에 출력한다. 제1 지연 제어 회로(14)는 감산 회로(20)가 구한 차에 기초하여, 제2 가변 지연 회로(12)의 지연 시간이 평균 지연 시간보다 클 때에 제1 가변 지연 회로(10)의 지연 시간을 증가시킨다. 제1 지연 제어 회로(14)는 제2 가변 지연 회로 (12)의 지연 시간이 평균 지연 시간보다 작을 때에 제1 가변 지연 회로(10)의 지연 시간을 감소시킨다. 비교 클록(CCLK1)의 위상과 내부 클록(ICLK2)의 위상이 일치한 후, 제1 가변 지연 회로(10)의 지연 시간은 제1 지연 제어 회로(14)에 의해, 제1 가변 지연 회로(10)의 지연 시간을 1 단위 시간(하나의 지연단의 지연 시간)만큼 시프트된다. 그 후, 위상 비교 회로(18)에 의한 위상 비교 동작 및 제2 가변 지연 회로(12)의 지연 시간의 지연 시간의 조정과, 제1 지연 제어 회로(14)에 의한 제1 가변 지연 회로(10)의 지연 시간의 조정이 내부 클록(ICLK1-2, 2-3, 3-4, 4-1)의 위상차가 전부 같아질 때까지 교대로 실시된다.
이 실시형태에서는, 내부 클록(ICLK1-4)의 위상차가 전부 같아질 때까지 필요한 위상 조정의 사이클수가 미리 평가되어 있다. 여기서, 1 사이클은 위상 비교 회로(18)가 일치를 보일 때까지의 제2 가변 지연 회로(12)의 지연 시간의 조정 동작과, 제1 가변 지연 회로(10)의 1단분의 지연 시간의 조정 동작에 의해 구성된다. SDRAM을 시험하는 LSI 테스터는 미리 평가된 사이클의 수에 대응하는 시간이 경과한 후, 조정 정지 신호(STOP)를 활성화한다. 위상 조정부(110)는 조정 정지 신호(STOP)의 활성화에 의해, 위상의 조정 동작을 정지한다. 한편, 위상 조정부(110)는 내부 클록(ICLK1-4)의 위상차를 전부 같게 설정한 후, 조정 정지 신호(STOP)를 받기 전에 위상 조정 동작을 정지하더라도 좋다.
도 3∼도 6은 도 2에 도시한 위상 조정부(110)의 동작의 개요를 나타내고 있다. 도면에 있어서, 가로로 긴 직사각형은 외부 클록(CLK1-4), 내부 클록(ICLK1-4) 및 비교 클록(CCLK1-4)의 상승 엣지 타이밍을 나타내고 있다. 외부 클록(CLK1-4)의 1 주기는 32 유닛 시간으로 설정되고 있다. 제1 및 제2 가변 지연 회로(10, 12)의 지연 시간의 조정 단위(단위 시간)는 0.1 유닛 시간이다. 직사각형의 좌측의 수치는 내부 클록(ICLK)을 생성하기 위해서 제1 가변 지연 회로(10)가 사용하고 있는 지연단의 단수를 나타내고 있다. 직사각형의 거의 중앙의 수치는 비교 클록(CCLK)을 생성하기 위해서 제2 가변 지연 회로(12)가 사용하고 있는 지연단의 단수를 나타내고 있다.
도 3의 위에 있어서, 위상 조정부(110)가 동작하기 전에, 비교 클록(CCLK1)의 상승 엣지의 위상은 내부 클록(ICLK2)의 상승 엣지의 위상보다 나아가고 있다. 마찬가지로, 비교 클록(CCLK2)과 내부 클록(ICLK3), 비교 클록(CCLK3)과 내부 클록(ICLK4) 및 비교 클록(CCLK4)과 내부 클록(ICLK1)에 있어서도, 상승 엣지의 위상이 서로 틀어지고 있다. 위상 조정부(110)는 우선, 외부 클록(CLK1-4)에 대응하는 4개의 위상 비교 회로(18)와 4개의 제2 지연 제어 회로(16)를 동시에 동작시킨다.
도 3의 아래에 도시한 바와 같이, 비교 클록(CCLK1, 2, 3, 4)의 상승 엣지의 위상은 내부 클록(ICLK2, 3, 4, 1)의 상승 엣지의 위상에 각각 맞춰진다. 위상 비교 회로(18)와 제2 지연 제어 회로(16)를 동시에 동작시키기 때문에, 위상 조정에 요하는 시간은 최소한으로 된다. 이 때, 제1 지연 제어 회로(14)는 동작을 정지하고 있고, 제1 가변 지연 회로(10)의 지연 시간은 변화하지 않는다. 이 때문에, 제2 가변 지연 회로(12)의 지연 시간은 제1 가변 지연 회로(10)의 지연 시간의 변동의 영향을 받는 일없이 조정된다. 평균 산출부(150)는 비교 클록(CCLK)을 생성하기 위해서 제2 가변 지연 회로(12)가 사용하고 있는 지연단의 단수의 평균치(DNAV)(이 예로서는 "8")를 구한다. 비교 클록(CCLK1, 2, 3, 4)의 위상이 내부 클록(ICLK2, 3, 4, 1)의 위상에 맞은 후, 위상 조정부(110)는 제1 지연 제어 회로(14)에 의한 제1 가변 지연 회로(10)의 지연 시간의 조정을 시작한다.
도 4의 위에 있어서, 감산 회로(20)는 외부 클록(CLK1)을 받는 서브 위상 조정부(140)의 제2 가변 지연 회로(12)의 지연 시간(8.5 유닛 시간)이 평균 지연 시간(DNAV)(8.0 유닛 시간)보다 큼을 판정한다. 4개의 제1 지연 제어 회로(14)는 동시에 동작하며, 감산 회로(20)로부터의 감산 결과에 기초하여, 제1 가변 지연 회로(10)의 지연 시간을 0.1 유닛 시간 증가시켜, 1.1 유닛 시간으로 설정한다. 구체적으로는, 내부 클록(ICLK1)을 생성하기 위해서 제1 가변 지연 회로(10)가 사용하고 있는 지연단의 단수가 1단 증가된다. 마찬가지로, 외부 클록(CLK2-4)을 받는 서브 위상 조정부(140)에 의해, 제1 가변 지연 회로(10)의 지연 시간이 조정되어, 내부 클록(ICLK2-4)의 상승 엣지의 위상이 변화된다. 제2 지연 제어 회로(16)는 동작을 정지하고 있기 때문에, 비교 클록(CCLK1, 2, 3, 4)의 위상은 내부 클록(ICLK2, 3, 4, 1)의 위상의 어긋남과 동일한 만큼만 틀어진다. 이 때문에, 비교 클록(CCLK1)(또는 CCLK2, 3, 4)의 위상은 내부 클록(ICLK2)(또는 ICLK3, 4, 1)에 대하여 틀어진다. 이들 위상을 일치시키기 위해, 제2 지연 제어 회로(16)에 의한 제2 가변 지연 회로(12)의 지연 시간이 다시 조정된다. 한편, 상술한 위상 조정의 1 사이클은 도 3의 아래의 동작과 도 4의 위의 동작으로 구성된다.
도 4의 아래에 있어서, 전술한 것과 같은 순서에 의해, 비교 클록(CCLK1, 2, 3, 4)의 상승 엣지의 위상은 내부 클록(ICLK2, 3, 4, 1)의 상승 엣지의 위상에 각 각 맞춰진다. 제2 가변 지연 회로(12)의 지연 시간은 도 3의 아래에 비해서, 각각 0.2 유닛 시간만큼, 평균 지연 시간(DNAV)에 근접한다. 이 후, 제1 지연 제어 회로(14)에 의한 제1 가변 지연 회로(10)의 지연 시간이 다시 조정된다.
도 5의 위에 있어서, 제1 지연 제어 회로(14)는 도 4의 위와 마찬가지로, 감산 회로(20)로부터의 감산 결과에 기초하여, 제1 가변 지연 회로(10)의 지연 시간을 조정한다. 이 결과, 내부 클록(ICLK1-4)의 상승 엣지의 위상이 변화되어, 비교 클록(CCLK1, 2, 3, 4)의 위상은 내부 클록(ICLK2, 3, 4, 1)의 위상에 대하여 틀어진다. 이 때문에, 제2 지연 제어 회로(16)에 의한 제2 가변 지연 회로(12)의 지연 시간이 다시 조정된다.
도 5의 아래에 있어서, 전술한 것과 같은 순서에 의해, 비교 클록(CCLK1, 2, 3, 4)의 상승 엣지의 위상은 내부 클록(ICLK2, 3, 4, 1)의 상승 엣지의 위상에 각각 맞춰진다. 제2 가변 지연 회로(12)의 지연 시간과 평균 지연 시간(DNAV)과의 차는 0.1 유닛 시간이 된다. 0.1 유닛 시간은 제1 및 제2 가변 지연 회로(10, 12)의 지연 시간의 최소 조정 단위이다. 이 시점에서, 위상 비교 회로(18)는 위상의 일치를 검출하며, 모든 제2 가변 지연 회로(12)의 지연 시간은 평균 지연 시간과 같게 되고 있다. 이 때문에, 내부 클록(ICLK1-4)에 있어서, 서로 인접하는 2개의 상승 엣지의 위상차는 전부 같아진다. 이 후, 위상 조정부(110)가 동작을 계속하면, 도 6의 위, 도 6의 아래, 도 5의 아래에 나타내는 동작을 반복한다. 동작의 반복에 의해 내부 클록(ICLK1-4)에 지터가 발생하여, 내부 클록(ICLK1-4)을 합성하여 생성되는 합성 클록(SCLK)에도 지터가 발생한다. 지터는 제1 및 제2 가변 지연 회로(10, 12)의 지연 시간의 조정 단위(하나의 지연단의 지연 시간)를 작게 함으로써 줄일 수 있다.
도 7은 도 2에 도시하는 위상 조정부(110)의 동작의 개요를 나타내고 있다. 도면에 있어서, 내부 클록(ICLK2-4)은 내부 클록(ICLK1)의 위상을 기준으로 하여, 위상을 각각 90도, 180도, 270도 진행한 상대 위치를 나타내고 있다. 이 예에서는, 10회의 비교 동작(10사이클번째)에 의해, 내부 클록(ICLK1-4)에 있어서의 서로 인접하는 2개의 상승 엣지의 위상차는 전부 같아진다.
한편, 일반적으로, LSI 테스터의 제어부로부터 출력되는 외부 클록(CLK1-4)의 위상차가 같게 설정되더라도, 반도체 집적 회로에 입력되는 외부 클록(CLK1-4)의 위상차는 프로브 카드 등의 배선 경로에 존재하는 부하에 의해 틀어져 버린다. 이 때문에, 외부 클록(CLK1-4)을 반도체 집적 회로 내에서 오아 연산하고, 주파수가 높은 합성 클록을 생성하는 것만으로는 합성 클록의 상승 엣지의 간격을 전부 같게 할 수는 없다. 또한, 프로브카드등의 부하에 맞춰, 외부 클록(CLK1-4)의 위상을 미리 보정하는 경우, 프로브 카드를 교환할 때마다 사람 손에 의한 상세한 교정 동작을 실시해야만 한다. 시험은 교정 동작 중에 실시할 수 없기 때문에, 시험 비용이 상승되어 버린다.
도 8은 도 1에 도시한 BIST부(130)의 상세한 것을 나타내고 있다. BIST부(130)는 커맨드 생성 회로(22), 로우 어드레스 카운터(24), 칼럼 어드레스 카운터(26), 어드레스 멀티플렉서(28) 및 데이터 생성 회로(30)를 갖고 있다. 커맨드 생성 회로(22)는 합성 클록(SCLK)의 연속되는 4개의 펄스에 각각 동기하여, 액티브 커맨드(ACT), 독출 커맨드(RD)(또는 기록 커맨드(WR)), 프리차지 커맨드(PRE) 및 디셀렉트 커맨드(DSEL)를 커맨드(CMD)로서 생성한다.
로우 어드레스 카운터(24)는 액티브 커맨드(ACT)에 동기하여 워드선(WL)을 선택하기 위한 로우 어드레스를 생성한다. 칼럼 어드레스 카운터(26)는 독출 커맨드(RD) 또는 기록 커맨드(WR)에 동기하여 비트선(BL)을 선택하기 위한 칼럼 어드레스를 생성한다. 어드레스 멀티플렉서(28)는 로우 어드레스 및 칼럼 어드레스를 공통의 어드레스선(TAD)에 출력한다. 데이터 생성 회로(30)는 기록 커맨드(WR)에 동기하여 시험 입력데이터(TDIN)(TDQ)를 생성한다. BIST부(130)는 도시한 것 이외에도, 메모리부(300)로부터의 독출 데이터를 기대치와 비교하여, 패스/페일 판정을 하는 데이터 비교 회로를 갖고 있다.
합성 클록(SCLK) 및 BIST부(130)로부터 출력되는 커맨드(TCMD), 어드레스 TAD, 시험 입력 데이터(DIN)는 셀렉터(200)를 통해, 메모리부(300)의 클록 입력 버퍼(32), 커맨드 입력 버퍼(34), 어드레스 입력 버퍼(36) 및 데이터 입력 버퍼(38)에 각각 공급된다.
도 9는 도 1에 도시한 시험 회로(100)에 의한 SDRAM의 시험의 일례를 나타내고 있다. SDRAM을 시험하는 LSI 테스터는 위상 조정부(110)에 의해 내부 클록(ICLK1-4)의 위상차가 같게 설정된 후, 조정 정지 신호(STOP)를 출력하여, 위상 조정부(110)의 위상의 조정 동작을 정지한다. 다음에, LSI 테스터는 외부 클록(CLK2-4)의 위상을, 타이밍 규격 tRCD 또는 tDPL에 대응하는 시간만큼 늦춘다. 타이밍 규격 tRCD는 액티브 커맨드(ACT)에서 기록 커맨드(WR) 또는 독출 커맨드(RD)까지의 최소 시간이다. 타이밍 규격 tDPL은 기록 데이터의 공급에서부터 프리차지 커맨드(PRE)까지의 최소 시간이다. 합성 클록(SCLK)의 상승 엣지의 위상은 외부 클록(CLK2-4)의 위상의 지연량과 동일한 만큼만 틀어진다.
BIST부(130)의 커맨드 생성 회로(22)는 내부 클록(CLK1-4)에 각각 대응하는 합성 클록(SCLK)의 1번째부터 4번째의 펄스의 상승 엣지에 동기하여, 액티브 커맨드(ACT), 기록 커맨드(WR), 프리차지 커맨드(PRE) 및 디셀렉트 커맨드(DSEL)를 순차 생성한다. 로우 어드레스 카운터(24)는 액티브 커맨드(ACT)에 동기하여 로우 어드레스(RAD)를 생성한다. 칼럼 어드레스 카운터(26)는 기록 커맨드(WR)에 동기하여 칼럼 어드레스(CAD)를 생성한다. 데이터 생성 회로(30)는 기록 커맨드(WR)에 동기하여 기록 데이터(DIN)를 생성한다. 따라서, 내부 클록(ICLK1-4)의 위상차가 같아진 후에 LSI 테스터에 의해 외부 클록(CLK1-4)의 위상을 변경하여, 타이밍 규격 tRCD 또는 tDPL을 순차 변위시켜 시험을 실시함으로써, 이들 규격에 대한 동작 마진을 정확히 평가할 수 있다.
한편, 이 예에서는, 클록(SCLK)에 대한 어드레스(TAD) 및 기록 데이터(DIN)의 셋업 시간을 0 ns로 설정하고 있다. 셋업 시간이 플러스의 값인 경우, 액티브 커맨드(ACT) 및 기록 커맨드(WR)(또는 독출 커맨드(RD))보다 빠르게 생성되는 프리 액티브 커맨드(PACT) 및 프리 기록 커맨드(PWR)(또는 프리 독출 커맨드(PRD))를 커맨드 생성 회로(22)에 의해 생성하여, 이들 커맨드(PACT, PWR, PRD)를 도 8에 도시한 로우 어드레스 카운터(24), 칼럼 어드레스 카운터(26) 및 데이터 생성 회로(30)에 각각 공급하면 된다. 또한, 도 9에서는 기록 동작의 타이밍 마진 시험의 예에 관해서 나타냈지만, 독출 동작의 타이밍 마진 시험에 관해서도, 마찬가지로 실시할 수 있다.
도 10은 도 2에 도시한 제1 및 제2 가변 지연 회로(10, 12)의 상세한 것을 나타내고 있다. 제1 및 제2 가변 지연 회로(10, 12)는 동일한 회로 구성을 위해, 제1 가변 지연 회로(10)에 대해서만 설명한다. 제1 가변 지연 회로(10)에서는 외부 클록(CLK1)(또는 CLK2-4 중 어느 것)이 소정 시간 지연되어, 내부 클록(ICLK1)(또는 ICLK2-4 중 어느 것)으로서 출력된다. 제2 가변 지연 회로(12)에서는 내부 클록(ICLK1)(또는 ICLK2-4 중 어느 것)이 소정 시간 지연되어, 비교 클록(CCLK1)(또는 CCLK2-4 중 어느 것)으로서 출력된다.
제1 가변 지연 회로(10)는 지연 제어 신호(P1-Pn)에 의해 지연 시간이 설정된다. 지연 제어 신호(P1-Pn)는 제1 지연 제어 회로(14)에 의해, 그 어느 하나가 하이 레벨로 설정(선택)되고, 나머지가 로우 레벨로 설정된다. 지연 시간은 지연 제어 신호(P1)가 선택되었을 때에 가장 짧아지고, 지연 제어 신호(Pn)가 선택되었을 때에 가장 길어진다. 지연 시간의 조정 단위(도 3-6에서 설명한 0.1 유닛 시간)는 직렬로 접속되는 NAND 게이트와 인버터로 이루어지는 지연단의 지연 시간이다. 개시 신호(STT)는 제1 가변 지연 회로(10)의 인에이블 신호이다. 제1 가변 지연 회로(10)는 하이 레벨의 개시 신호(STT)를 받고 있는 기간에 활성화되어 내부 클록(ICLK)을 생성한다. 제1 가변 지연 회로(10)는 로우 레벨의 개시 신호(STT)를 받고 있는 기간에 비활성화되어 동작을 정지한다. 개시 신호(STT)는 예컨대, 시험 모드 중에 하이 레벨로 유지되고, 통상 동작 모드 중에 로우 레벨로 유지된다. 제1 및 제2 가변 지연 회로(10, 12)는 통상 동작 모드 중에 동작하지 않기 때문에, 소비 전력이 삭감된다.
도 11은 도 2에 도시한 제1 및 제2 지연 제어 회로(14, 16)의 상세한 것을 나타내고 있다. 제1 및 제2 지연 제어 회로(14, 16)는 동일한 회로 구성이기 때문에, 제1 지연 제어 회로(14)에 대해서만 설명한다. 제1 지연 제어 회로(14)는 지연 제어 신호(P1-Pn)에 각각 대응하는 제어단(도면의 파선 프레임)을 갖고 있다. 각 제어단은 NAND 게이트 및 인버터로 구성되는 래치와, 래치의 상보의 노드를 접지선(VSS)에 접속하기 위한 1쌍의 nMOS 트랜지스터와, 지연 제어 신호(P1-Pn)를 출력하는 NOR 게이트를 갖고 있다. 각 제어단은 nMOS 트랜지스터의 게이트로 제어 신호 A, C 또는 제어 신호 B, D를 받고 있다.
제1 지연 제어 회로(14)는 제어 신호 A-D에 의해 선택된 제어단만이, 하이 레벨의 지연 제어 신호(P1-n 중 어느 것)를 출력한다. 선택되는 제어단은 제어 신호 A, B의 하이 레벨 펄스 중 어느 것을 받았을 때에 도면의 우측으로 시프트하고, 제어 신호 C, D의 하이 레벨 펄스 중 어느 것을 받았을 때에 도면의 좌측으로 시프트한다. 예컨대, 지연 제어 신호(P3)에 대응하는 제어단이 선택되고 있는 경우, 제어 신호 A의 펄스에 따라서, 지연 제어 신호(P2)에 대응하는 제어단이 선택된다. 즉, 지연 제어 신호(P3)가 하이 레벨에서 로우 레벨로 변화되고, 지연 제어 신호(P2)가 로우 레벨에서 하이 레벨로 변화된다. 제1 지연 제어 회로(14)는 리셋 신호(RST)를 받아 리셋되어, 지연 제어 신호(P1)만을 하이 레벨로 설정하고, 다른 지연 제어 신호(P2-Pn)를 로우 레벨로 설정한다.
도 12 및 도 13은 도 2에 도시한 위상 비교 회로(18)의 상세한 것을 나타내고 있다. 도 12에서, 위상 비교 회로(18)는 샘플링 펄스 발생부(18a), 위상 검출부(18b) 및 래치부(18c)를 갖고 있다. 샘플링 펄스 발생부(18a)는 비교 클록(CCLK1)(또는 CCLK2-4 중 어느 것)과 내부 클록(ICLK2)(또는 ICLK3-4, 1 중 어느 것)이 함께 하이 레벨로 변화된 것에 동기하여, 샘플링 펄스(SP)를 생성한다.
위상 검출부(18b)는 직렬로 접속된 2개의 플립플롭과, 플립플롭 사이에 배치된 지연단을 갖고 있다. 지연단은 도 10에 도시한 제2 가변 지연 회로(12)의 지연단과 동일한 회로이다. 비교 클록(CCLK1)과 내부 클록(ICLK2)과의 위상의 전후 관계는 각 플립플롭을 구성하는 2개의 2 입력 NAND 게이트의 출력(N1-N4)에 의해 나타내어진다. 래치부(18c)는 위상 검출부(18b)의 4개의 출력 신호를 샘플링 펄스(SP)에 동기하여 래치하여, 위상 래치 신호(PL1-4)로서 출력한다.
위상 래치 신호(PL1-4)는 비교 클록(CCLK1)의 위상이 내부 클록(ICLK2)의 위상에 대하여 진행하고 있을 때에, L, H, L, H(L은 로우 레벨을 나타내고, H는 하이 레벨을 나타냄)로 변화된다. 위상 래치 신호(PLl-4)는 비교 클록(CCLK1)의 위상이 내부 클록(ICLK2)의 위상에 대하여 늦었을 때에, H, L, H, L로 변화된다. 위상 래치 신호(PL1-4)는 비교 클록(CCLK1)의 위상이 내부 클록(ICLK2)의 위상에 일치하고 있을 때에(보다 상세하게는, 위상차가 제2 가변 지연 회로(12)의 지연단 1단분의 지연 시간보다 작은 경우), L, H, H, L로 변화된다.
도 13에 있어서, 위상 비교 회로(18)는 디코드부(18d), 펄스 생성부(18e), 분주기(18f) 및 출력부(18g)를 갖고 있다. 디코드부(18d)는 위상 래치 신호(PL1-4) 를 디코드하여, 디코드 신호(DEC1-2)를 출력한다. 디코드 신호(DEC1-2)는 비교 클록(CCLK1)의 위상이 내부 클록(ICLK2)의 위상에 대하여 진행하고 있을 때에, H, L로 변화된다. 디코드 신호(DEC1-2)는 비교 클록(CCLK1)의 위상이 내부 클록(ICLK2)의 위상에 대하여 늦었을 때에, L, H로 변화된다. 디코드 신호(DEC1-2)는 비교 클록(CCLK1)의 위상이 내부 클록(ICLK2)의 위상에 일치하고 있을 때에, L, L로 변화된다.
펄스 생성부(18e)는 비교 클록(CCLK1) 및 내부 클록(ICLK2)의 하이 레벨 기간을 검출하여, 검출 클록(DC)을 생성한다. 분주기(18f)는 검출 클록(DC)의 주파수를 1/2 분주하여, 하이 레벨 기간이 서로 겹치지 않는 분주 클록(DCLK1-2)을 생성한다. 출력부(18g)는 디코드 신호(DEC1-2)의 논리에 따라서, 제어 신호 A, B, C, D를 출력한다.
도 14는 도 2에 도시한 위상 비교 회로(18)의 동작을 나타내고 있다. 이 예에서는, 비교 클록(CCLK1)의 위상과 내부 클록(ICLK2)의 위상을 비교하는 예를 나타내고 있지만, 비교 클록(CCLK2, 3, 4)의 위상과, 내부 클록(ICLK3, 4, 1)의 위상을 비교하는 동작도 도 14와 동일하다. 위상 비교 회로(18)는 비교 클록(CCLK1)의 위상이 내부 클록(ICLK2)의 위상에 대하여 진행하고 있을 때에, 분주 클록(DCLK2, 1)의 하이 레벨 펄스에 각각 동기하여 제어 신호 C, D를 출력한다. 비교 클록(CCLK1)의 위상이 내부 클록(ICLK2)의 위상에 일치하고 있을 때에, 제어 신호 A-D는 어느 것도 출력되지 않는다. 위상 비교 회로(18)는 비교 클록(CCLK1)의 위상이 내부 클록(ICLK2)의 위상에 대하여 늦었을 때에, 분주 클록(DCLK2, 1)의 하이 레벨 펄스에 각각 동기하여 제어 신호 A, B를 출력한다.
이상, 제1 실시형태에서는, 위상 조정부(110)에 의해 서로 인접하는 내부 클록(ICLK1-4)의 위상차를 전부 같게 할 수 있고, 합성 클록(SCLK)의 펄스 간격을 전부 같게 할 수 있다. 따라서, 낮은 주파수의 외부 클록(CLK1-4)을 이용하여 SDRAM을 고속으로 동작시킬 수 있다. 예컨대, 클록 주파수가 낮은 저비용의 LSI 테스터를 이용하여, 메모리부(300)를 고속으로 동작시켜 시험할 수 있다. 이 결과, SDRAM의 시험 비용을 삭감할 수 있어, 칩 비용을 삭감할 수 있다.
위상 조정부(110)는 전부 디지털 회로로 구성되기 때문에, 회로 규모를 작게 하여, 간이하게 구성할 수 있다.
제1 지연 제어 회로(14)에 의한 제1 가변 지연 회로(10)의 지연 시간의 조정을, 제2 가변 지연 회로의 지연 시간이 조정되어 위상 비교 회로가 위상의 일치를 검출한 후에 행함으로써, 제1 및 제2 가변 지연 회로(14, 16)가 동시에 조정 동작을 실시하는 것을 방지할 수 있다. 이 때문에, 위상을 동시에 조정함으로써 내부 클록(ICLK1-4)에 지터가 발생하는 것을 방지할 수 있다.
위상 조정부(110)에 있어서, 4개의 서브 위상 조정부(140)의 제1 지연 제어 회로(14)는 동시에 동작하여, 제1 가변 지연 회로(10)의 지연 시간을 조정한다. 마찬가지로, 제2 지연 제어 회로(16)는 동시에 동작하여, 제2 가변 지연 회로(12)의 지연 시간을 조정한다. 이 때문에, 내부 클록(ICLK1-4)의 위상을 서로 일치시킬 때까지의 시간을 단축할 수 있다.
LSI 테스터로부터 공급되는 조정 정지 신호(STOP)에 응답하여 내부 클록 (ICLK1-4)의 위상 조정 동작을 정지할 수 있다. 이 때문에, 위상의 조정 동작을 정지한 후, LSI 테스터에 의해 외부 클록(CLK1-4)의 위상을 바꿈으로써, 내부 클록(ICLK1-4)의 위상을 원하는 값으로 바꿀 수 있다. 따라서, SDRAM의 프로브 시험 등에 있어서, 타이밍 규격 tRCD, tDPL 등을 상세히 평가할 수 있다. 프로브 시험에서 상세한 타이밍 시험을 실시할 수 있기 때문에, 소정의 동작 마진을 갖는 SDRAM 칩을 패키지에 밀봉할 수 있다. 이 결과, 예컨대, SDRAM 칩과 다른 칩을 패키지 내에 적층하여 SIP를 제조할 때에, SIP의 수율을 향상시킬 수 있으며, 제품 비용을 삭감할 수 있다.
시험부(100)에, 합성 클록(SCLK)에 동기하여 커맨드(TCMD), 어드레스(TAD) 및 데이터(TDQ)를 생성하는 BIST부(130)를 형성함으로써, 주파수가 낮은 외부 클록(CLK1-4)만으로 SDRAM의 고속 동작 시험을 실시할 수 있다. 또한, SDRAM에 BIST부(130)를 형성함으로써, LSI 테스터가 사용하는 단자수를 삭감할 수 있기 때문에, 한번에 많은 SDRAM을 시험할 수 있다. 이 결과, 시험 비용을 삭감할 수 있다.
시험 신호(TEST)에 의해 위상 조정부(110)는 시험 모드 중에만 활성화되어, 내부 클록(ICLK1-4)을 생성한다. 위상 조정부(110)는 통상 동작 모드 중에 동작하지 않기 때문에, 통상 동작 모드 중의 소비 전력을 삭감할 수 있다.
도 15는 본 발명의 반도체 집적 회로의 제2 실시형태에 있어서의 위상 조정부를 나타내고 있다. 이 반도체 집적 회로는 제1 실시형태와 마찬가지로, 실리콘 기판 상에 CMOS 프로세스를 사용하여 클록 동기식의 SDRAM으로서 형성되어 있다. SDRAM은 제1 실시형태의 위상 조정부(110) 대신에 위상 조정부(112)를 갖고 있다. 그 밖의 구성은 제1 실시형태와 동일하다. 한편, 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙여, 이들에 관한 상세한 설명을 생략한다.
위상 조정부(112)는 외부 클록(CLK1-4)에 각각 대응하는 서브 위상 조정부(142)와, 평균 산출부(152)를 갖고 있다. 서브 위상 조정부(142)는 전부 동일한 회로 구성이기 때문에, 여기서는, 외부 클록(CLK1)을 받는 서브 위상 조정부(142)에 관해서만 설명한다. 서브 위상 조정부(142)는 제1 가변 지연 회로(40), 제2 가변 지연 회로(42), 제1 지연 제어 회로(44), 제2 지연 제어 회로(46), 위상 비교 회로(48) 및 감산 회로(50)를 갖고 있다.
이 실시형태에서는, 제1 가변 지연 회로(40)는 도 16에 도시한 바와 같이, 러프 가변 지연 회로(40a) 및 파인 가변 지연 회로(40b)로 구성되어 있다. 제2 가변 지연 회로(42)는 도 17에 도시한 바와 같이, 러프 가변 지연 회로(42a) 및 파인 가변 지연 회로(42b)로 구성되어 있다. 이 때문에, 제1 및 제2 지연 제어 회로(44, 46)는 러프용과 파인용의 2계통의 지연 제어 신호(p1-pn, PE1-PEn)를 출력한다. 또한, 제2 지연 제어 회로(46)는 러프용과 파인용의 2계통의 지연 단수(RDN1, FDN1)를 출력한다. 위상 비교 회로(48) 및 감산 회로(50)는 러프용과 파인용의 2계통의 제어 신호 A-D를 출력한다. 평균 산출부(152)는 러프용과 파인용의 2계통의 평균 지연 단수(RDNAV, FDNAV)를 출력한다.
도 16은 도 15에 도시한 서브 위상 조정부(142)에 있어서, 제1 가변 지연 회로(40)와 그것에 관련되는 요소의 상세한 것을 나타내고 있다. 도 15에 도시한 제1 가변 지연 회로(40)는 직렬로 접속된 러프 가변 지연 회로(40a) 및 파인 가변 지연 회로(40b)로 구성되어 있다. 마찬가지로, 제1 지연 제어 회로(44)는 러프 지연 제어 회로(44a) 및 파인 지연 제어 회로(44b)로 구성되어 있다. 감산 회로(50)는 러프 감산 회로(50a) 및 파인 감산 회로(50b)로 구성되어 있다. 외부 클록(CLK1)(또는 CLK2-4)은 러프 가변 지연 회로(40a)에 공급되고, 내부 클록(ICLK1)(또는 CLK2-4)은 파인 가변 지연 회로(40b)로부터 출력된다. 파인 가변 지연 회로(40b)의 지연 시간의 조정 단위는 러프 가변 지연 회로(40a)의 지연 시간의 조정 단위보다 작다(예컨대, 1/10). 이 때문에, 서브 위상 조정부(142)에서는 러프 가변 지연 회로(40a)의 지연 시간이, 러프 감산 회로(50a)에서의 연산 결과가 제로가 될 때까지 조정되고, 그 후, 파인 가변 지연 회로(40b)의 지연 시간이 파인 감산 회로(50b)의 연산 결과가 제로가 될 때까지 조정된다.
러프 가변 지연 회로(40a)는 제1 실시형태의 가변 지연 회로(10)와 동일한 회로이다. 파인 가변 지연 회로(40b)의 상세한 것은, 후술하는 도 20에서 설명한다. 러프 감산 회로(50a)는 업 신호(UP) 및 다운 신호(DOWN)를 받아, 러프 가변 지연 회로(40a)의 지연 시간을 1단분 증가 및 감소시키는 점, 및 업 신호(UP) 및 다운 신호(DOWN)에 응답하여 최소 신호(MIN) 및 최대 신호(MAX)를 각각 출력하는 점, 및 인에이블 신호(S1)에 의해 활성화되어 동작하는 점을 제외하고, 제1 실시형태의 감산 회로(200와 동일한 회로이다. 파인 감산 회로(50b)는 제1 실시형태의 감산 회로(20)와 동일한 회로이다.
러프 지연 제어 회로(44a)는 제1 실시형태의 제1 지연 제어 회로(14)와 동일 한 회로이다. 파인 지연 제어 회로(44b)는 파인 가변 지연 회로(40b)의 지연 시간을 증가시킬 때에, 지연 조정 신호(PE1-PEm0 중 하이 레벨의 신호수를 늘린다. 파인 가변 지연 회로(40b)의 지연 시간을 감소시킬 때에, 지연 조정 신호(PE1-PEm) 중 하이 레벨의 신호수를 줄인다. 파인 지연 제어 회로(44b)의 상세한 것은, 후술하는 도 25에서 설명한다.
서브 위상 조정부(142)는 상술한 회로 이외에, 동작 제어 회로(52), 단수 설정 회로(56) 및 단수 검출 회로(58)를 갖고 있다. 동작 제어 회로(52)는 지연 시간의 조정을 시작할 때에, 러프 감산 회로(50a)를 동작시키고, 파인 감산 회로(50b)의 동작을 정지하기 위해서, 인에이블 신호(S1, S2)를 하이 레벨, 로우 레벨로 설정한다. 동작 제어 회로(52)는 러프 감산 회로(50a)로부터 로크온 신호(JSTR)를 받았을 때에, 러프 감산 회로(50a)의 동작을 정지하고, 파인 감산 회로(50b)의 동작을 시작하기 위해서, 인에이블 신호(S1, S2)를 로우 레벨, 하이 레벨로 설정한다. 또한, 동작 제어 회로(52)는 단수 검출 회로(58)로부터의 오버플로우 신호(OF)를 받았을 때에, 러프 가변 지연 회로(40a)의 지연 시간을 단위 지연 시간(지연단 1단분)만큼 증가시키기 위해서, 업 신호(UP)를 출력한다. 동작 제어 회로(52)는 단수 검출 회로(58)로부터의 언더플로우 신호(UF)를 받았을 때에, 러프 가변 지연 회로(40a)의 지연 시간을 단위 시간(지연단 1단분)만큼 감소시키기 위해서, 다운 신호(DOWN)를 출력한다.
단수 설정 회로(56)는 예컨대, 파워온 리셋시에 동작하여, 러프 가변 지연 회로(40a)의 1단분의 지연 시간이 파인 가변 지연 회로(40b)의 지연단의 몇 단분에 상당하는지를 검출하여, 이 때의 파인 가변 지연 회로(40b)의 지연 단수(J2)로서 출력한다. 단수 검출 회로(58)는 파인 가변 지연 회로(40b)의 현재의 지연 단수(J1)가 지연 단수(J2)를 넘었을 때에 오버플로우 신호(OF)를 출력한다. 단수 검출 회로(58)는 파인 가변 지연 회로(40b)의 현재의 지연 단수(J1)가 최소 단수를 밑돌았을 때, 언더플로우 신호(UF)를 출력한다. 한편, 파인 지연 제어 회로(44b)는 파인 가변 지연 회로(40b)의 현재의 지연 단수가 지연 단수(J2)를 넘었을 때에, 파인 가변 지연 회로(40b)의 지연 단수를 최소치로 변경한다. 파인 지연 제어 회로(44b)는 파인 가변 지연 회로(40b)의 현재의 지연 단수가 최소 단수를 밑돌았을 때, 파인 가변 지연 회로(40b)의 지연 단수를 최대치(J2)로 변경한다.
도 17은 도 15에 도시한 서브 위상 조정부(142)에 있어서, 제2 가변 지연 회로(42)와 그것에 관련되는 요소의 상세한 것을 나타내고 있다. 상술한 도 16과 동일한 요소에 관한 상세한 설명을 생략한다. 도 15에 도시하는 제1 가변 지연 회로(42)는 직렬로 접속된 러프 가변 지연 회로(42a) 및 파인 가변 지연 회로(42b)로 구성되어 있다. 제1 지연 제어 회로(46)는 러프 지연 제어 회로(46a) 및 파인 지연 제어 회로(46b)로 구성되어 있다. 위상 비교 회로(48)는 러프 위상 비교 회로(48a) 및 파인 위상 비교 회로(48b)로 구성되어 있다. 내부 클록(ICLK1)(또는 ICLK2-4)은 러프 가변 지연 회로(42a)에 공급되고, 비교 클록(CCLK1)(또는 CCLK2-4)은 파인 가변 지연 회로(42b)로부터 출력된다. 파인 가변 지연 회로(42b)의 지연 시간의 조정 단위는 러프 가변 지연 회로(40a)의 지연 시간의 조정 단위보다 작다(예컨대 1/10). 이 때문에, 서브 위상 조정부(142)에서는 러프 가변 지연 회로(42a)의 지연 시간이 러프 위상 비교 회로(48a)에서 위상의 일치를 검출할 때까지 조정되고, 그 후, 파인 가변 지연 회로(42b)의 지연 시간이 파인 위상 비교 회로(48b)에서 위상의 일치를 검출할 때까지 조정된다.
러프 가변 지연 회로(42a) 및 파인 가변 지연 회로(42b)는 도 16에 도시한 러프 가변 지연 회로(40a) 및 파인 가변 지연 회로(40b)와 동일한 회로이다. 러프 지연 제어 회로(46a) 및 파인 지연 제어 회로(46b)는 도 16에 도시한 러프 지연 제어 회로(44a) 및 파인 지연 제어 회로(44b)와 동일한 회로이다.
러프 위상 비교기(48a)는 업 신호(UP) 및 다운 신호(DOWN)를 받아, 러프 가변 지연 회로(42a)의 지연 시간을 1단분 증가 및 감소시키는 점, 및 업 신호(UP) 및 다운 신호(DOWN)에 응답하여 최소 신호(MIN) 및 최대 신호(MAX)를 각각 출력하는 점, 및 인에이블 신호(S1)에 의해 활성화되어 동작하는 점을 제외하고, 제1 실시형태의 위상 비교 회로(18)와 동일한 회로이다. 파인 위상 비교기(48b)는 인에이블 신호(S2)에 의해 활성화되어 동작하는 점을 제외하고, 제1 실시형태의 위상 비교 회로(18)와 동일한 회로이다. 동작 제어 회로(60), 단수 설정 회로(62) 및 단수 검출 회로(64)는 도 16에 도시한 동작 제어 회로(52), 단수 설정 회로(54) 및 단수 검출 회로(56)와 동일하다.
도 18은 도 16 및 도 17에 도시한 단수 설정 회로(56, 62)의 상세한 것을 나타내고 있다. 단수 설정 회로(56, 62)는 동일한 회로이기 때문에, 여기서는 단수 설정 회로(56)에 관해서만 설명한다. 단수 설정 회로(56)는 러프 지연 회로(62), 파인 가변 지연 회로(40b, 42b)와 동일한 구성을 갖는 파인 가변 지연 회로(64), 위상 비교 회로(66) 및 지연 제어 회로(68)를 갖고 있다.
러프 지연 회로(62)는 러프 가변 지연 회로(40a, 42a)의 지연단 1단분의 회로를 갖고 있다. 즉, 러프 지연 회로(62)의 지연 시간은 러프 가변 지연 회로(40a, 42a)의 단위 시간으로 설정되고 있다. 위상 비교 회로(66)는 외부 클록(CLK1)을 러프 지연 회로(62) 및 파인 가변 지연 회로(64)로 지연시킨 신호의 위상을 비교한다. 지연 제어 회로(68)는 위상 비교 회로(66)에서의 비교결과를 일치시키기 위해서 파인 가변 지연 회로(64)의 지연 시간을 조정하는 지연 조정 신호(DA)를 출력한다. 그리고, 러프 가변 지연 회로(40a, 42a)의 지연단 1단분의 지연 시간에 상당하는 파인 가변 지연 회로(64)의 단수(J2)가 검출되어, 파인 가변 지연 회로(64)로부터 출력된다.
도 19는 도 16 및 도 17에 도시한 동작 제어 회로(52, 60)의 주요부를 나타내고 있다. 동작 제어 회로(52, 60)는 동일한 회로이기 때문에, 여기서는 동작 제어 회로(52)에 관해서만 설명한다. 동작 제어 회로(52)는 파워온 리셋 신호(PW1) 또는 파워다운 복귀 신호(PW2)에 동기하여, 인에이블 신호(S1, S2)를 하이 레벨, 로우 레벨로 각각 설정한다. 동작 제어 회로(52)는 로크온 신호(JSTR)에 동기하여 인에이블 신호(S1, S2)를 로우 레벨, 하이 레벨로 각각 설정한다.
도 20은 도 16 및 도 17에 도시한 파인 가변 지연 회로(40b, 42b)의 상세한 것을 나타내고 있다. 파인 가변 지연 회로(40b, 42b)는 동일한 회로이기 때문에, 여기서는 파인 가변 지연 회로(40b)에 관해서만 설명한다. 파인 가변 지연 회로(40b)는 입력 노드(CIN)와 출력 노드(ICLK1) 사이에 직렬로 접속된 2개의 인버터 와, 2개의 인버터의 접속 노드에 드레인이 접속된 복수의 nMOS 트랜지스터와, nMOS 트랜지스터의 소스와 접지선(VSS) 사이에 배치된 용량을 갖고 있다. nMOS 트랜지스터의 게이트는 지연 제어 신호(PE1-m)를 각각 받고 있다. 그리고, 하이 레벨의 지연 제어 신호(PE1-m)의 수가 많을수록 상기 접속 노드의 부하가 증가하기 때문에, 지연 시간은 증가한다.
도 21-도 23은 도 17에 도시한 러프 위상 비교기(48a)의 상세한 것을 나타내고 있다. 제1 실시형태의 위상 비교 회로(18)와 동일한 요소에는 동일한 부호를 붙여, 상세한 설명을 생략한다. 도 21에서, 러프 위상 비교기(48a)는 샘플링 펄스 발생부(481a), 위상 검출부(482a) 및 래치부(483a)를 갖고 있다. 샘플링 펄스 발생부(481a)는 비교 클록(CCLK1)(또는 CCLK2-4 중 어느 것)과 내부 클록(ICLK2)(또는 ICLK3-4, 1 중 어느 것)이 함께 하이 레벨로 변화됨에 동기하여, 검출 클록(DC) 및 샘플링 펄스(SP)를 생성한다.
위상 검출부(482a)는 비교 클록(CCLK1) 및 내부 클록(ICLK2)을 인에이블 신호(S1)의 활성화 기간에 접수하기 위한 AND 회로와, AND 회로의 출력에 직렬로 접속된 2개의 플립플롭과, 플립플롭 사이에 배치된 지연단(484a)을 갖고 있다. 지연단(484a)은 도 17에 도시한 러프 가변 지연 회로(42a)(제2 가변 지연 회로(14))의 지연단과 동일한 회로이다. 래치부(483a)는 위상 검출부(482a)의 4개의 출력 신호를 샘플링 펄스(SP)에 동기하여 래치하여, 위상 래치 신호(PL1-PL4)로서 출력한다. 래치부(483a)는 위상 래치 신호(PL1, PL4)가 함께 하이 레벨인 기간에, 로크온 신호(JSTR)를 출력한다.
도 22는 도 21에 도시한 위상 검출부(482a) 및 래치부(483a)의 동작을 나타내고 있다. 위상 래치 신호(PL1-4)는 제1 실시형태와 마찬가지로, 비교 클록(CCLK1)의 위상이 내부 클록(ICLK2)의 위상에 대하여 진행하고 있을 때에, L, H, L, H로 변화된다(도 22(a)). 위상 래치 신호(PL1-4)는 비교 클록(CCLK1)의 위상이 내부 클록(ICLK2)의 위상에 일치하고 있을 때에, L, H, H, L로 변화된다(도 22(b)). 위상 래치 신호(PL1-4)는 비교 클록(CCLK1)의 위상이 내부 클록(ICLK2)의 위상에 대하여 늦었을 때에 H, L, H, L로 변화된다(도 22(c)). 로크온 신호(JSTR)는 위상 래치 신호(PL1-4)는 비교 클록(CCLK1)의 위상이 내부 클록(ICLK2)의 위상에 일치하고 있을 때만 하이 레벨로 변화된다.
도 23에 있어서, 러프 위상 비교기(48a)는 디코드부(485a), 분주기(486a), 출력부(487a) 및 MAX/MIN 출력부(488a)를 갖고 있다. 디코드부(485a)는 위상 래치 신호(PL1-4)를 디코드하여, 디코드 신호(DEC1-2)를 출력한다. 분주기(486a)는 검출 클록(DC)의 주파수를 1/2 분주하여, 하이 레벨 기간이 서로 겹치지 않는 분주 클록(DCLK1-2)을 생성한다. 출력부(487a)는 디코드 신호(DEC1-2)의 논리에 따라서, 제어신호 A, B, C, D를 출력한다. MAX/MIN 출력부(488a)는 하이 레벨의 디코드 신호(DEC1)가 출력되고 있을 때에, 검출 클록(DC)의 하강 엣지에 동기하여 최소 신호(MIN)를 하이 레벨로 활성화한다. MAX/MIN 출력부(488a)는 하이 레벨의 디코드 신호(DEC2)가 출력되고 있을 때에, 검출 클록(DC)의 하강 엣지에 동기하여 최대 신호(MAX)를 하이 레벨로 활성화한다.
한편, 도 17에 도시한 파인 위상 비교기(48b)는 도 21에 도시한 러프 위상 비교기(48a)에 있어서, 지연단(484a)을 도 20에 도시한 파인 가변 지연 회로(42b)의 지연단(nMOS 트랜지스터와 용량으로 구성)으로 대체하며, 인에이블 신호를 S1에서 S2로 변경하고, 로크온 신호(JSTR)를 생성하는 회로를 삭제하고, 또한, 도 23에 도시한 러프 위상 비교기(48a)에 있어서, 최대 신호(MAX) 및 최소 신호(MIN)를 생성하는 회로를 삭제함으로써 구성된다.
도 24는 도 21-도 23에 도시한 러프 위상 비교기(48a)의 동작을 나타내고 있다. 도 20에 도시한 파인 가변 지연 회로(42b)도 도 24와 동일한 동작을 한다. 이 예에서는 비교 클록(CCLK1)의 위상과 내부 클록(ICLK2)의 위상을 비교하는 예를 나타내고 있지만, 비교 클록(CCLK2, 3, 4)의 위상과, 내부 클록(ICLK3, 4, 1)의 위상을 비교하는 경우의 동작도 동일하다. 러프 위상 비교기(48a)는 비교 클록(CCLK1)의 위상이 내부 클록(ICLK2)의 위상에 대하여 진행하고 있을 때에 제어 신호 C, D를 출력하고(도 24(a)), 비교 클록(CCLK1)의 위상이 내부 클록(ICLK2)의 위상에 일치하고 있을 때에 제어 신호 A-D의 출력을 금지하고(도 24(b)), 비교 클록(CCLK1)의 위상이 내부 클록(ICLK2)의 위상에 대하여 늦었을 때에, 분주 클록(DCLK2, 1)에 각각 동기하여 제어 신호 A, B를 출력한다(도 24(c)).
도 25는 도 16 및 도 17에 도시한 파인 지연 제어 회로(44b, 46b)의 상세한 것을 나타내고 있다. 파인 지연 제어 회로(44b, 46b)는 동일한 회로이기 때문에, 여기서는 파인 지연 제어 회로(44b)에 관해서만 설명한다. 파인 지연 제어 회로(44b)는 제1 실시형태의 제1 지연 제어 회로(14)에, 오버플로우 신호(OF) 및 언더플로우 신호(UF)를 출력하는 기능, 최대 신호(MAX) 또는 최소 신호(MIN)에 따라서 파인 가변 지연 회로(40b)의 지연 시간을 최대 또는 최소로 하기 위해서 지연 조정 신호(PE1-m)를 재설정하는 기능, 단수 설정 회로(56)에 의해 구해진 지연 단수(J2)(지연 단수 신호 J2(1)-J2(m))에 따라서, 지연 조정 신호(PE1-m)를 초기화하는 기능을 더하여 구성되어 있다.
파인 가변 지연 회로(40b)의 지연 시간의 최대치는 지연 단수 신호(J2(1)-J2(m))에 의해 러프 가변 지연 회로(40a)의 지연단 1단분의 지연 시간으로 설정된다. 지연 단수 신호(J2(1)-J2(m))는 단수 설정 회로(56)에 의해, 도면의 좌측에서부터 순차로 하이 레벨로 설정된다. 예컨대, 러프 가변 지연 회로(40a)의 지연단 1단분의 지연 시간이 파인 가변 지연 회로(40b)의 20단분의 지연 시간과 같을 때, 지연 단수 신호(J2(1)-J2(20))는 하이 레벨로 설정되고, 그 이후의 지연 단수 신호(J2)는 로우 레벨로 설정된다.
하이 레벨의 최대 신호(MAX)가 공급되면, 1쌍의 인버터로 구성되는 래치(LT) 중, 하이 레벨의 지연 단수 신호(J2)에 대응하는 래치(LT)의 일단(도면의 좌측)이 로우 레벨로 설정되고, 이 래치(LT)로부터 출력되는 지연 조정 신호(PE)가 하이 레벨로 변화된다. 이 때문에, 파인 가변 지연 회로(40b)의 지연 시간은 지연 다누 신호(J2)에 의해 지시되는 최대치로 설정된다. 하이 레벨의 최소 신호(MIN)가 공급되면, 래치(LT)의 일단(도면의 우측)이 전부 로우 레벨로 설정되어, 모든 지연 조정 신호(PE1-m)가 로우 레벨로 변화된다. 이 때문에, 파인 가변 지연 회로(40b)의 지연 시간은 최소치로 설정된다.
언더플로우 신호(UF)는 지연 단수 신호(J2(1))를 출력하는 래치(LT)의 일단 의 논리 레벨을 반전하여 생성된다. 언더플로우 신호(UF)는 지연 단수 신호(J2(1)-J2(m))가 전부 로우 레벨로 설정되고, 파인 가변 지연 회로(40b)의 지연 시간이 최소치로 설정되었을 때에 로우 레벨로 변화된다.
오버플로우 신호(OF)는 직렬로 접속된 3 입력 NAND 게이트, 2 입력 NAND 게이트 및 인버터를 이용하여 생성된다. 로우 레벨의 지연 단수 신호(J2)를 받는 3 입력 NAND 게이트는 대응하는 지연 조정 신호(PE)가 로우 레벨, 또 전단의 지연 조정 신호(PE)가 하이 레벨일 때에, 로우 레벨을 출력한다. 즉, 하이 레벨의 지연 단수 신호(J2)의 최상위(도면의 우측)에 대응하는 단의 하나 앞의 지연 조정 신호(PE)가 하이 레벨로 변화되었을 때에, 최상위에 대응하는 단의 3 입력 NAND 게이트는 로우 레벨을 출력한다. 이 로우 레벨은 뒤의 2 입력 NAND 게이트 및 인버터에 순차 전달되어, 로우 레벨의 오버플로우 신호(OF)로서 출력된다. 로우 레벨의 오버플로우 신호(OF)는 파인 가변 지연 회로(40b)의 지연 시간이 지연 단수 신호(J2)에 의해 설정되는 최대치에 달했음을 나타낸다. 구체적으로는, 지연 단수 신호(J2(1)-J2(20))가 하이 레벨로 설정되고, 그 이후의 지연 단수 신호(J2)가 로우 레벨로 설정되고 있는 경우, 로우 레벨의 오버플로우 신호(OF)는 위상 조정에 의해 파인 가변 지연 회로(40b)의 지연 시간이 증가하여, 지연 조정 신호(PE1-20)가 하이 레벨로 변화되었을 때에 출력된다.
도 26 및 도 27은 도 15 및 도 17에 도시한 제2 가변 지연 회로(42)의 지연 시간의 조정 동작 및 도 15 및 도 16에 도시한 제1 가변 지연 회로(40)의 지연 시간의 조정 동작을 나타내고 있다. 이 실시형태에서는, 상술한 바와 같이, 비교 클 록(CCLK1-4)의 위상 조정은 우선, 러프 가변 지연 회로(42a)의 지연 시간을 조정하여 이루어지며, 이어서, 파인 가변 지연 회로(42b)의 지연 시간을 조정하여 이루어진다. 내부 클록(CLK1-4)의 위상 조정은 우선, 러프 가변 지연 회로(40a)의 지연 시간을 조정하여 이루어지며, 이어서, 파인 가변 지연 회로(40b)의 지연 시간을 조정하여 이루어진다. 도 26에서는 내부 클록(CLK1)으로부터 비교 클록(CCLK1)을 생성하는 예에 대해서 설명한다. 도 27에서는 외부 클록(CLK1)으로부터 내부 클록(CLK1)을 생성하는 예에 대해 설명한다.
이 실시형태에서는 우선, 제2 가변 지연 회로(42)의 러프 지연 제어 회로(46a)와 제1 가변 지연 회로(40)의 러프 지연 제어 회로(44a)가 교대로 동작하여, 러프 조정에 의해 내부 클록(ICLK1-4)의 위상차가 전부 같아진다. 이어서, 제2 가변 지연 회로(42)의 파인 지연 제어 회로(46b)와 제1 가변 지연 회로(40)의 파인 지연 제어 회로(44b)가 교대로 동작하여, 파인 조정에 의해 내부 클록(ICLK1-4)의 위상차가 정확히 전부 같아진다. 구체적으로는, 제1 실시형태의 도 3-6에 도시한 위상 조정이, 러프 조정으로서 실시되고, 이 후에, 도 3-도 6에 도시한 위상 조정과 같은 식의 동작이 파인 조정으로서 실시된다. 파인 조정은 예컨대, 지연 시간의 조정 단위를 0.01 유닛 시간으로 하여 실시된다.
우선, 도 26의 단계 S10에 있어서, 러프 위상 비교기(48a)에 의해 비교 클록(CCLK1)과 내부 클록(CLK2)과의 위상이 비교된다. 단계 S12에서, 위상이 일치하지 않은 경우, 처리는 단계 S14로 이행하고, 위상이 일치하는 경우, 처리는 도 27의 단계 S40으로 이행한다. 단계 S14에서, 러프 지연 제어 회로(46a)가 동작하여 러프 가변 지연 회로(42a)의 지연단이 전환되어, 지연 시간이 재설정된다. 이 후, 처리는 러프 조정에서의 위상이 일치할 때까지, 단계 S10-S14를 반복한다.
한편, 단계 S16에 있어서, 파인 위상 비교기(48b)에 의해 비교 클록(CCLK1)과 내부 클록(CLK2)과의 위상이 비교된다. 단계 S18에서, 위상이 일치하지 않고 파인 가변 지연 회로(42b)의 지연 시간을 늘릴 필요가 있는 경우, 처리는 단계 S20으로 이행한다. 위상이 일치하지 않고 파인 가변 지연 회로(42b)의 지연 시간을 줄일 필요가 있는 경우, 처리는 단계 S28로 이행한다. 위상이 일치하는 경우, 처리는 도 27의 단계 S44로 이행한다.
단계 S20에 있어서, 오버플로우 신호(OF)에 의해, 파인 가변 지연 회로(42b)의 지연 단수가 최대치에 달하고 있는지의 여부가 판정된다. 오버플로우 신호(OF)가 하이 레벨인 경우, 지연 단수가 최대치에 달하고 있지 않기 때문에, 처리는 단계 S22로 이행한다. 오버플로우 신호(OF)가 로우 레벨인 경우, 지연 단수가 최대치에 달하고 있기 때문에, 처리는 단계 S24로 이행한다. 단계 S22에 있어서, 파인 지연 제어 회로(46b)가 동작하여 파인 가변 지연 회로(42b)의 지연단이 1단 늘어난다(지연 시간의 증가). 이 후, 처리는 단계 S16으로 이행한다.
단계 S24, S26에 있어서, 파인 가변 지연 회로(42b)의 지연단을 이 이상 늘릴 수 없기 때문에, 러프 가변 지연 회로(42a)의 지연단이 1단 늘어나고(지연 시간의 증가), 파인 가변 지연 회로(42b)의 지연단이 최소단으로 설정된다(최소의 지연 시간). 이 후, 처리는 단계 S16으로 이행한다.
한편, 단계 S28에 있어서, 언더플로우 신호(UF)에 의해, 파인 가변 지연 회 로(42b)의 지연 단수가 최소치에 달하고 있는지의 여부가 판정된다. 언더플로우 신호(UF)가 하이 레벨인 경우, 지연 단수가 최소치에 달하고 있지 않기 때문에, 처리는 단계 S30으로 이행한다. 언더플로우 신호(UF)가 로우 레벨인 경우, 지연 단수가 최소치에 달하고 있기 때문에, 처리는 단계 S32로 이행한다. 단계 S30에서, 파인 지연 제어 회로(46b)가 동작하여 파인 가변 지연 회로(42b)의 지연단이 1단 줄어든다(지연 시간의 감소). 이 후, 처리는 단계 S16으로 이행한다.
단계 S32, S34에 있어서, 파인 가변 지연 회로(42b)의 지연단을 이 이상 줄일 수 없기 때문에, 러프 가변 지연 회로(42a)의 지연단이 1단 줄어지고(지연 시간의 감소),파인 가변 지연 회로(42b)의 지연단이 최대단으로 설정된다(최대의 지연 시간). 단, 여기서의 최대단이란, 도 18에 도시한 단수 설정 회로(62)로 측정한 지연 단수(J2)이다. 이 후, 처리는 단계 S16으로 이행한다.
도 27에서, 단계 S14, S20-S34의 처리는 도 26의 단계 S14, S18-S34의 처리와 동일하다. 도 27의 단계 S40에서, 러프 감산 회로(50a)에 의해 현재의 러프 가변 지연 회로(40a)의 지연 단수와 평균 지연 단수가 비교된다. 단계 S42에서, 단수가 일치하지 않는 경우, 처리는 단계 S14로 이행하고, 단수가 일치하는 경우, 러프 조정을 완료하여, 처리는 도 26의 단계 S16으로 이행한다. 단계 S14 후, 처리는 도 26의 단계 S10으로 이행한다.
단계 S44에 있어서, 파인 감산 회로(50b)에 의해 현재의 파인 가변 지연 회로(40b)의 지연 단수와 평균 지연 단수가 비교된다. 단계 S46에 있어서, 단수가 일치하지 않는 경우, 파인 가변 지연 회로(40b)의 지연 시간을 늘릴 필요가 있는 경 우, 처리는 단계 S20으로 이행한다. 위상이 일치하지 않고 파인 가변 지연 회로(40b)의 지연 시간을 줄일 필요가 있는 경우, 처리는 단계 S28로 이행한다. 도 26과 같이 단계 S20-S34의 처리가 실시된 후, 처리는 도 26의 단계 S16으로 이행한다. 한편, 위상이 일치하는 경우, 처리는 위상의 조정 동작은 완료한다.
이상, 제2 실시형태에서도, 상술한 제1 실시형태와 동일한 효과를 얻을 수 있다. 더욱이 이 실시형태에서는, 파인 가변 지연 회로(40b, 42b)를 이용함으로써, 내부 클록(ICLK1-4)의 위상차를 높은 정밀도로 같게 할 수 있다. 이 결과, 도 7에 도시한 각 내부 클록(ICLK1-4)의 지터(10회째 이후의 비교에 있어서의 위상의 변동)를 작게할 수 있으며, 타이밍 규격 tRCD, tDPL 등을 보다 정확히 평가할 수 있다. 또한, 여기서는 도시하지 않지만, 제1 가변 지연 회로(40)는 파인 가변 지연 회로(도 16의 40b에 대응하는 회로)만으로 구성할 수도 있다.
도 28은 본 발명의 반도체 집적 회로의 제3 실시형태에 있어서의 위상 조정부(114)를 나타내고 있다. 이 반도체 집적 회로는 제1 실시형태와 마찬가지로, 실리콘 기판 상에 CMOS 프로세스를 사용하여 클록 동기식의 SDRAM으로서 형성되어 있다. SDRAM은 제1 실시형태의 위상 조정부(110) 대신에 위상 조정부(114)를 갖고 있다. 그 밖의 구성은 제1 실시형태와 동일하다. 한편, 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙여, 이들에 관한 상세한 설명을 생략한다.
위상 조정부(114)는 외부 클록(CLK1-4)에 각각 대응하는 서브 위상 조정부(144)를 갖고 있다. 서브 위상 조정부(144)는 전부 동일한 회로 구성이기 때문에, 여기서는 외부 클록(CLK1)을 받는 서브 위상 조정부(144)에 관해서만 설명한다.
서브 위상 조정부(144)는 제1 실시형태와 동일한 제2 가변 지연 회로(12), 제2 지연 제어 회로(16), 위상 비교 회로(18)와, 전진 지연 회로(70), 상태 유지부(72), 후진 지연 회로(74)를 갖고 있다. 제2 가변 지연 회로(12)는 외부 클록(CLK1)의 위상을 늦춰 내부 클록(ICLK1)을 생성한다. 제2 지연 제어 회로(16)는 위상 비교 회로(18)로부터 출력되는 제어 신호 A, B, C, D에 따라서 제2 가변 지연 회로(12)의 지연 시간을 조정한다. 위상 비교 회로(18)는 후진 지연 회로(74)로부터 출력되는 후진 클록(BCLK)과, 내부 클록(ICLK3)(제2 인접 클록)과의 위상을 비교하여, 비교 결과를 제어 신호 A, B, C, D로서 출력한다.
전진 지연 회로(70)는 세로 접속으로 접속된 복수의 지연단에 의해 구성되어 있다. 지연단은 내부 클록(CLK1)을 순차 지연시킨 복수의 전진 클록(FCLK)을 상태 유지부(72)에 출력한다. 상태 유지부(72)는 내부 클록(ICLK2)(제1 인접 클록)의 위상과 같은 위상을 갖는 전진 클록(FCLK)을 선택하여, 선택한 전진 클록(FCLK)을 후진 지연 회로(74)에 출력한다. 후진 지연 회로(74)는 선택된 전진 클록(FCLK)을 출력할 때까지 필요한 전진 지연 회로(70)의 지연 단수(내부 지연 시간)와 동일한 수의 지연단을 사용하여, 선택된 전진 클록(FCLK)을 지연시켜, 후진 클록(BCLK)으로서 출력한다. 이 때문에, 전진 클록(FCLK)과 후진 클록(BCLK)의 위상차는 내부 클록(ICLK1)과 전진 클록(FCLK)의 위상차와 같아진다. 전진 지연 회로(70), 상태 유지부(72) 및 후진 지연 회로(74)에 의해 구성되는 회로는 전진 지연 회로(70)와 후진 지연 회로(74)의 지연 단수가 항상 같아지므로, 일반적으로 SMD(Synchronous Mirror Delay)라 불리고 있다. SMD는 DLL과 마찬가지로 2개의 클록의 위상을 맞추기 위해서 사용되는 경우가 많다.
이 실시형태에서는, 전진 지연 회로(70) 및 상태 유지부(72)에 내부 클록(ICLK1-2)(또는 ICLK2-3, ICLK3-4, ICLK4-1)을 각각 공급하여, 내부 클록(CLK3)(또는 ICLK4, 1, 2)과 후진 지연 회로(74)로부터 출력되는 후진 클록(BCLK)의 위상을 일치시키기 위해서, 위상 비교 회로(18) 및 제2 지연 제어 회로(16)에 의해 제2 가변 지연 회로(12)의 지연 시간을 조정한다. 따라서, 내부 클록(ICLK1, 2, 3)의 위상차, ICLK2, 3, 4의 위상차, ICLK3, 4, 1의 위상차, 및 ICLK4, 1, 2의 위상차가 전부 같아진다. 이 결과, 4개의 ICLK1-4의 위상차는 전부 같게 조정된다.
이상, 제3 실시형태에서도, 상술한 제1 실시형태와 동일한 효과를 얻을 수 있다. 더욱이, 이 실시형태에서는, SMD의 기술을 이용하여 내부 클록(ICLK1-4)의 위상차를 전부 같게 할 수 있다.
도 29는 본 발명의 반도체 집적 회로의 제4 실시형태를 나타내고 있다. 이 반도체 집적 회로는 제1 실시형태와 마찬가지로, 실리콘 기판 상에 CMOS 프로세스를 사용하여 클록 동기식의 SDRAM으로서 형성되어 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 관한 상세한 설명을 생략한다. SDRAM은 제1 실시형태의 SDRAM에서 BIST 회로를 삭제하여 구성되어 있다. 또한, 셀렉터(210)는 클록의 선택에만 사용된다. 셀렉터(210)는 시험 모드 중에 합성 클록(SCLK)을 선택하고, 통상 동작 모드 중에 외부 클록(CLK)을 선택하여, 선택한 클록을 메모리부(300)에 공급한다. 커맨드(CMD), 어드레스(AD) 및 데이터 (DQ)는 메모리(300)에 직접 공급된다. 그 밖의 구성은 제1 실시형태와 동일하다. 이상, 제4 실시형태에서도 상술한 제1 실시형태와 동일한 효과를 얻을 수 있다.
한편, 상술한 실시형태에서는, 본 발명을 SDRAM에 적용하는 예에 관해서 설명했다. 본 발명은 이러한 실시형태에 한정되는 것은 아니다. 예컨대, 본 발명은 CPU 등의 클록에 동기하여 동작하는 반도체 집적 회로에 적용할 수 있다.
상술한 실시형태에서는 4개의 외부 클록(CLK1-4)을 이용하여 내부 클록(CLK1-4) 및 합성 클록(SCLK)을 생성하는 예에 관해서 설명했다. 본 발명은 이러한 실시형태에 한정되는 것은 아니다. 예컨대, 4개 이외의 복수의 외부 클록을 이용하여 내부 클록 및 합성 클록(SCLK)을 생성하더라도 좋다.
상술한 제4 실시형태에서는, 제1 실시형태의 위상 조정부(110)를 이용하는 예에 관해서 설명했지만, 제2 및 제3 실시형태의 위상 조정부(112, 114)를 이용하여 구성하여도 좋다.
이상의 실시형태에서 설명한 발명을 정리하여, 부기로서 개시한다.
(부기 1)
위상이 순차 어긋난 복수의 외부 클록을 각각 받는 클록 단자와,
상기 외부 클록의 위상을 조정하여, 인접하는 천이 엣지의 위상차가 전부 같은 복수의 내부 클록을 생성하는 위상 조정부와,
상기 내부 클록을 합성하여, 상기 외부 클록보다 주파수가 높은 합성 클록을 생성하는 클록 합성부와,
상기 합성 클록에 동기하여 동작하는 내부 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
(부기 2)
부기 1에 기재한 반도체 집적 회로에 있어서,
상기 위상 조정부는,
제1 및 제2 가변 지연 회로, 위상 비교 회로, 제1 및 제2 지연 제어 회로를 지니고, 상기 외부 클록에 각각 대응하는 복수의 서브 위상 조정부와,
모든 상기 서브 위상 조정부의 제2 가변 지연 회로의 지연 시간의 평균인 평균 지연 시간을 산출하는 평균 산출부를 구비하고,
상기 각 서브 위상 조정부에서는,
상기 제1 가변 지연 회로는 대응하는 외부 클록의 위상을 늦춰 상기 내부 클록을 생성하고,
상기 제2 가변 지연 회로는 상기 내부 클록의 위상을 늦춰 비교 클록을 생성하고,
상기 위상 비교 회로는 상기 비교 클록과, 대응하는 외부 클록에 대하여 천이 엣지가 인접하며, 또한 위상이 지연된 외부 클록으로부터 생성되는 내부 클록과의 위상을 비교하고,
상기 제2 지연 제어 회로는 상기 위상 비교 회로에서 비교되는 비교 클록과 내부 클록과의 위상을 일치시키기 위해서, 상기 위상 비교 회로에서의 비교 결과에 따라서 상기 제2 가변 지연 회로의 지연 시간을 조정하고,
상기 제1 지연 제어 회로는 상기 제2 가변 지연 회로의 지연 시간이 상기 평 균 지연 시간보다 클 때에 상기 제1 가변 지연 회로의 지연 시간을 증가시키고, 상기 제2 가변 지연 회로의 지연 시간이 상기 평균 지연 시간보다 작을 때에 상기 제1 가변 지연 회로의 지연 시간을 감소시키는 것을 특징으로 하는 반도체 집적 회로.
(부기 3)
부기 2에 기재한 반도체 집적 회로에 있어서,
상기 제1 지연 제어 회로는 상기 제2 가변 지연 회로의 지연 시간이 조정되어 상기 위상 비교 회로가 위상의 일치를 검출한 후에, 상기 제1 가변 지연 회로의 지연 시간을 조정하는 것을 특징으로 하는 반도체 집적 회로.
(부기 4)
부기 3에 기재한 반도체 집적 회로에 있어서,
상기 서브 위상 조정부는 상기 제1 가변 지연 회로의 지연 시간을 상기 제1 지연 제어 회로에 의해 단위 시간만큼만 지연 시간을 조정시킨 후, 상기 위상 비교 회로에 의한 위상 비교 동작 및 상기 제2 지연 제어 회로에 의한 지연 시간의 조정 동작과, 상기 제1 지연 제어 회로에 의한 지연 시간의 조정 동작을, 상기 위상 비교 회로가 위상의 일치를 검출하고, 또한 모든 상기 제2 가변 지연 회로의 지연 시간이 평균 지연 시간과 같아질 때까지 반복하는 것을 특징으로 하는 반도체 집적 회로.
(부기 5)
부기 3에 기재한 반도체 집적 회로에 있어서,
모든 상기 서브 위상 조정부의 상기 제1 지연 제어 회로는 상기 제1 가변 지연 회로의 지연 시간을 동시에 조정하는 것을 특징으로 하는 반도체 집적 회로.
(부기 6)
부기 1에 기재한 반도체 집적 회로에 있어서, 상기 위상 조정부는,
가변 지연 회로, 지연 제어 회로, 전진 지연 회로, 상태 유지부, 후퇴 지연 회로 및 위상 비교 회로를 지니고, 상기 외부 클록에 각각 대응하는 복수의 서브 위상 조정부를 갖추며,
상기 각 서브 위상 조정부에서는,
상기 가변 지연 회로는 대응하는 외부 클록의 위상을 늦춘 상기 내부 클록을 생성하고,
상기 전진 지연 회로는 상기 내부 클록의 위상을 순차 늦춘 복수의 전진 클록을 생성하고,
상기 상태 유지부는 대응하는 외부 클록에 대하여 천이 엣지가 인접하며, 또한 위상이 지연된 외부 클록인 제1 인접 클록으로부터 생성되는 내부 클록의 위상과 동일한 위상을 갖는 전진 클록의 하나를 선택하고,
상기 후진 지연 회로는 선택된 전진 클록을 기준으로 하여, 대응하는 내부 클록과 선택된 전진 클록과의 위상차인 내부 지연 시간만큼만 위상을 늦춘 후진 클록을 생성하고,
상기 위상 비교 회로는 상기 후진 클록과, 상기 제1 인접 클록에 대하여 천이 엣지가 인접하며, 또한 위상이 지연된 외부 클록인 제2 인접 클록으로부터 생성 되는 내부 클록과의 위상을 비교하고,
상기 지연 제어 회로는 상기 제1 및 제2 인접 클록의 위상이 일치하도록 상기 가변 지연 회로의 지연 시간을 조정하는 것을 특징으로 하는 반도체 집적 회로.
(부기 7)
부기 1에 기재한 반도체 집적 회로에 있어서,
조정 정지 신호를 받는 조정 정지 단자를 갖추며,
상기 위상 조정부는 상기 조정 정지 신호에 응답하여 상기 내부 클록의 위상의 조정 동작을 정지하는 것을 특징으로 하는 반도체 집적 회로.
(부기 8)
부기 1에 기재한 반도체 집적 회로에 있어서,
통상 동작 모드와 시험 모드를 구비하며,
동작 클록을 받는 동작 클록 단자와,
통상 동작 모드 중에 상기 동작 클록을 선택하고, 상기 시험 모드 중에 상기 합성 클록을 선택하여, 선택한 클록을 상기 내부 회로에 전달하는 셀렉터를 구비하고,
상기 내부 회로는 통상 동작 모드 중에 상기 동작 클록에 동기하여 동작하고, 상기 시험 모드 중에 상기 합성 클록에 동기하여 동작하는 것을 특징으로 하는 반도체 집적 회로.
(부기 9)
부기 8에 기재한 반도체 집적 회로에 있어서,
상기 위상 조정부는 상기 내부 클록을 생성하기 위해서 상기 시험 모드 중에만 활성화되는 것을 특징으로 하는 반도체 집적 회로.
(부기 10)
부기 8에 기재한 반도체 집적 회로에 있어서,
상기 시험 모드 중에 동작하여, 상기 내부 회로를 동작시키기 위한 여러 종의 커맨드를 상기 합성 클록에 동기하여 순차 생성하는 시험부를 갖추며,
상기 내부 회로는,
복수의 메모리 셀을 갖는 메모리 코어와,
상기 커맨드를 순차 받음으로써, 상기 메모리 셀에 대한 독출 동작 혹은 기록 동작을 상기 메모리 코어에 실행시키는 코어 제어 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
(부기 11)
부기 10에 기재한 반도체 집적 회로에 있어서,
상기 메모리 코어는 상기 메모리 셀에 접속된 워드선, 비트선을 지니고,
상기 외부 클록 단자는 4개 형성되며,
상기 시험부는 상기 워드선을 활성화하는 액티브 커맨드와, 활성화된 워드선에 접속된 메모리 셀 중 어느 것에 대하여 데이터를 독출 또는 기록하는 독출 커맨드 또는 기록 커맨드와, 상기 워드선의 비활성화 후에 상기 비트선을 프리차지하는 프리차지 커맨드와, 상기 메모리 셀 어레이를 비동작 상태로 설정하는 디셀렉트 커맨드를, 상기 합성 클록에 있어서의 4개의 외부 클록에 각각 대응하는 펄스에 동기 하여 순차 생성하는 커맨드 생성 회로를 갖추고 있는 것을 특징으로 하는 반도체 집적 회로.
(부기 12)
부기 11에 기재한 반도체 집적 회로에 있어서,
상기 시험부는,
상기 액티브 커맨드에 동기하여 상기 워드선을 선택하기 위한 로우 어드레스를 생성하는 로우 어드레스 카운터와,
상기 독출 커맨드 및 상기 기록 커맨드에 동기하여 상기 비트선을 선택하기 위한 칼럼 어드레스를 생성하는 칼럼 어드레스 카운터와,
상기 기록 커맨드에 동기하여 기록 데이터를 생성하는 데이터 생성 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
부기 4의 반도체 집적 회로에서는, 위상 비교 회로에 의한 위상 비교 동작 및 제2 지연 제어 회로에 의한 지연 시간의 조정 동작과, 제1 지연 제어 회로에 의한 지연 시간의 조정 동작을 반복한다. 제1 및 제2 가변 지연 회로의 지연 시간의 조정 동작을 교대로 반복함으로써, 내부 클록의 위상차를, 최소 사이클로 서로 같게 할 수 있다.
부기 9의 반도체 집적 회로에서는, 위상 조정부는 내부 클록을 생성하기 위해서 시험 모드 중에만 활성화된다. 이 때문에, 위상 조정부는 통상 동작 모드 중에 동작하지 않기 때문에, 통상 동작 모드 중의 소비 전력을 삭감할 수 있다.
이상, 본 발명에 관해서 상세히 설명해 왔지만, 상기한 실시형태 및 그 변형 예는 발명의 일례에 지나지 않으며, 본 발명은 이것에 한정되는 것이 아니다. 본 발명을 일탈하지 않은 범위에서 변형 가능한 것은 분명하다.
본 발명을, 클록에 동기하여 동작하는 반도체 집적 회로에 적용함으로써, 반도체 집적 회로의 시험 비용을 삭감할 수 있다.
본 발명에서는, 낮은 주파수의 외부 클록을 이용하여, 반도체 집적 회로를 고속으로 동작시킬 수 있다. 클록 주파수가 낮은 저비용의 LSI 테스터를 이용하여, 반도체 집적 회로를 시험할 수 있기 때문에, 반도체 집적 회로의 시험 비용을 삭감할 수 있어, 칩 비용을 삭감할 수 있다.

Claims (10)

  1. 위상이 순차적으로 어긋난 복수의 외부 클록을 각각 수신하는 클록 단자와,
    상기 외부 클록의 위상을 조정하여, 인접하는 천이 엣지의 위상차가 모두 같은 복수의 내부 클록을 생성하는 위상 조정부와,
    상기 내부 클록을 합성하여, 상기 외부 클록보다 주파수가 높은 합성 클록을 생성하는 클록 합성부와,
    상기 합성 클록에 동기하여 동작하는 내부 회로
    를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 위상 조정부는,
    제1 및 제2 가변 지연 회로, 위상 비교 회로, 제1 및 제2 지연 제어 회로를 가지며 상기 외부 클록에 각각 대응하는 복수의 서브 위상 조정부와,
    상기 모든 서브 위상 조정부의 제2 가변 지연 회로의 지연 시간의 평균인 평균 지연 시간을 산출하는 평균 산출부를 구비하고,
    상기 각각의 서브 위상 조정부에서는,
    상기 제1 가변 지연 회로는 대응하는 외부 클록의 위상을 지연시켜 상기 내부 클록을 생성하고,
    상기 제2 가변 지연 회로는 상기 내부 클록의 위상을 지연시켜 비교 클록을 생성하고,
    상기 위상 비교 회로는 상기 비교 클록과, 대응하는 외부 클록에 대하여 천이 엣지가 인접하며, 또한 위상이 지연된 외부 클록으로부터 생성되는 내부 클록과의 위상을 비교하고,
    상기 제2 지연 제어 회로는 상기 위상 비교 회로에서 비교되는 비교 클록과 내부 클록과의 위상을 일치시키기 위해서, 상기 위상 비교 회로에서의 비교 결과에 따라 상기 제2 가변 지연 회로의 지연 시간을 조정하고,
    상기 제1 지연 제어 회로는 상기 제2 가변 지연 회로의 지연 시간이 상기 평균 지연 시간보다 클 때에 상기 제1 가변 지연 회로의 지연 시간을 증가시키고, 상기 제2 가변 지연 회로의 지연 시간이 상기 평균 지연 시간보다 작을 때에 상기 제1 가변 지연 회로의 지연 시간을 감소시키는 것을 특징으로 하는 반도체 집적 회로.
  3. 제2항에 있어서, 상기 제1 지연 제어 회로는 상기 제2 가변 지연 회로의 지연 시간이 조정되어 상기 위상 비교 회로가 위상의 일치를 검출한 후에, 상기 제1 가변 지연 회로의 지연 시간을 조정하는 것을 특징으로 하는 반도체 집적 회로.
  4. 제3항에 있어서, 모든 상기 서브 위상 조정부의 상기 제1 지연 제어 회로는 상기 제1 가변 지연 회로의 지연 시간을 동시에 조정하는 것을 특징으로 하는 반도체 집적 회로.
  5. 제1항에 있어서, 상기 위상 조정부는,
    가변 지연 회로, 지연 제어 회로, 전진 지연 회로, 상태 유지부, 후퇴 지연 회로 및 위상 비교 회로를 가지며, 상기 외부 클록에 각각 대응하는 복수의 서브 위상 조정부를 구비하고,
    상기 각 서브 위상 조정부에서는,
    상기 가변 지연 회로는 대응하는 외부 클록의 위상을 지연시켜 상기 내부 클록을 생성하고,
    상기 전진 지연 회로는 상기 내부 클록의 위상을 순차 지연시켜 복수의 전진 클록을 생성하고,
    상기 상태 유지부는 대응하는 외부 클록에 대하여 천이 엣지가 인접하며, 또한 위상이 지연된 외부 클록인 제1 인접 클록으로부터 생성되는 내부 클록의 위상과 동일한 위상을 갖는 전진 클록의 하나를 선택하고,
    상기 후진 지연 회로는 선택된 전진 클록을 기준으로 하여, 대응하는 내부 클록과 선택된 전진 클록과의 위상차인 내부 지연 시간만큼만 위상이 지연된 후진 클록을 생성하고,
    상기 위상 비교 회로는 상기 후진 클록과, 상기 제1 인접 클록에 대하여 천이 엣지가 인접하며, 또한 위상이 지연된 외부 클록인 제2 인접 클록으로부터 생성되는 내부 클록과의 위상을 비교하고,
    상기 지연 제어 회로는 상기 제1 및 제2 인접 클록의 위상이 일치하도록 상기 가변 지연 회로의 지연 시간을 조정하는 것을 특징으로 하는 반도체 집적 회로.
  6. 제1항에 있어서, 조정 정지 신호를 받는 조정 정지 단자를 포함하며,
    상기 위상 조정부는, 상기 조정 정지 신호에 응답하여 상기 내부 클록의 위상의 조정 동작을 정지하는 것을 특징으로 하는 반도체 집적 회로.
  7. 제1항에 있어서, 통상 동작 모드와 시험 모드를 구비하며,
    동작 클록을 받는 동작 클록 단자와,
    통상 동작 모드 중에 상기 동작 클록을 선택하고, 상기 시험 모드 중에 상기 합성 클록을 선택하여, 선택한 클록을 상기 내부 회로에 전달하는 셀렉터를 구비하며,
    상기 내부 회로는 통상 동작 모드 중에 상기 동작 클록에 동기하여 동작하고, 상기 시험 모드 중에 상기 합성 클록에 동기하여 동작하는 것을 특징으로 하는 반도체 집적 회로.
  8. 제7항에 있어서, 상기 시험 모드 중에 동작하여, 상기 내부 회로를 동작시키기 위한 복수개의 커맨드를 상기 합성 클록에 동기하여 순차 생성하는 시험부를 구비하며,
    상기 내부 회로는,
    복수의 메모리 셀을 갖는 메모리 코어와,
    상기 커맨드를 순차 받음으로써, 상기 메모리 셀에 대한 독출 동작 혹은 기 록 동작을 상기 메모리 코어에 실행시키는 코어 제어 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  9. 제8항에 있어서, 상기 메모리 코어는 상기 메모리 셀에 접속된 워드선, 비트선을 포함하고,
    상기 외부 클록 단자는 4개 형성되며,
    상기 시험부는 상기 워드선을 활성화하는 액티브 커맨드와, 활성화된 워드선에 접속된 메모리 셀 중 어느 것에 대하여 데이터를 독출 또는 기록하는 독출 커맨드 또는 기록 커맨드와, 상기 워드선의 비활성화 후에 상기 비트선을 프리차지하는 프리차지 커맨드와, 상기 메모리 셀 어레이를 비동작 상태로 설정하는 디셀렉트 커맨드를, 상기 합성 클록에 있어서의 4개의 외부 클록에 각각 대응하는 펄스에 동기하여 순차 생성하는 커맨드 생성 회로를 구비하고 있는 것을 특징으로 하는 반도체 집적 회로.
  10. 제9항에 있어서, 상기 시험부는,
    상기 액티브 커맨드에 동기하여 상기 워드선을 선택하기 위한 로우 어드레스를 생성하는 로우 어드레스 카운터와,
    상기 독출 커맨드 및 상기 기록 커맨드에 동기하여 상기 비트선을 선택하기 위한 칼럼 어드레스를 생성하는 칼럼 어드레스 카운터와,
    상기 기록 커맨드에 동기하여 기록 데이터를 생성하는 데이터 생성 회로
    를 구비하는 것을 특징으로 하는 반도체 집적 회로.
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