KR20040020990A - 지연 동기 루프 회로의 듀티 비 유지 장치 - Google Patents

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Abstract

지연 동기 루프 회로로 입력되는 내부 클럭 신호를 미리 상승 에지와 하강 에지에 동기되는 클럭 신호로 분할하고, 분할한 클럭 신호들이 지연 동기 루프 회로를 통해 소정 시간동안 지연되어 출력되면 이들을 다시 합성하여 내부 클럭 신호의 듀티 비를 보정함으로써 지터(jitter)로 인한 소자의 오동작을 줄인다.
이를 위해 본 발명은 내부 클럭 신호를 상승 에지와 하강 에지에 동기되는 제 1 클럭 신호와 제 2 클럭 신호로 분할하고, 분할한 제 1 클럭 신호와 제 2 클럭 신호를 인버터 체인 등으로 지연시킨 후, 제 1 클럭 지연 신호와 제 2 클럭 지연 신호에 따라 스위칭하고 일정 시간 동안 래칭(latching)시켜 합성하도록 한다.

Description

지연 동기 루프 회로의 듀티 비 유지 장치{Apparatus for maintaining duty ratio of Delay Locked Loop Circuit}
본 발명은 지연 동기 루프 회로로 입력되는 내부 클럭 신호를 미리 상승 에지와 하강 에지에 동기되는 클럭 신호로 분할하고, 분할한 클럭 신호들이 지연 동기 루프 회로를 통해 소정 시간동안 지연되어 출력되면 이들을 다시 합성하여 내부 클럭 신호의 듀티 비를 보정하는 지연 동기 루프 회로의 듀티 비 유지 장치에 관한 것이다.
일반적으로 지연 동기 루프(Delay Locked Loop ; DLL)회로는 VLSI 등의 칩에서 내부의 여러 가지 신호들을 동기(synchronization)시키는데 사용되는 단위 회로를 일컫으며, 듀티 사이클 보정기(Duty Cycle Corrector ; DCC)는 지연 동기 루프 회로에서 입/출력되는 클럭 신호를 동기시켜 사용함에 있어서, 입/출력 클럭 신호의 듀티 사이클이 맞지 않아 이를 보정하기 위해 사용되는 것으로 일반적으로 지연 동기 루프 회로와 직렬로 연결되어 사용된다.
도 1은 이러한 지연 동기 루프 회로와 듀티 사이클 보정기가 직렬로 연결된 일반적인 듀티 비 보정 장치를 도시한 것으로서, 지연 동기 루프 회로(10)로 두 개의 신호가 입력되는데, 그 중 피드백 클럭 신호(CLK_f)는 지연 동기 루프 회로(10)에서 출력된 신호가 소정의 인터페이서(Interfacer)를 거치면서 그 위상(phase)이 달라진 신호로서, 내부 클럭 신호(CLK_S)와 위상이 동일할 때를 "락킹(locking)"이 걸렸다고 한다.
한편, 지연 동기 루프 회로(10)로 입력되는 또 다른 신호인, 내부 클럭신호(CLK_S)는 듀티 비(duty ratio)가 50(상승 펄스) : 50(하강 펄스)으로 동기된 신호로서, 지연 동기 루프 회로의 딜레이 체인(delay chain)을 거치면서 듀티 비가 변하게 되는데, 듀티 사이클 보정기(11)는 이렇게 듀티 비가 변한 지연 클럭 신호(CLK_D)를 듀티 비가 50 : 50인 보정 클럭 신호(CLK_C)로 보정하여 출력한다.
하지만, 듀티 사이클 보정기(11)에 의해 보정된 클럭 신호에는 위상 노이즈인 지터(jitter)가 발생하고, 발생한 지터는 지연 동기 루프 회로에서 자체적으로 발생한 지터와 합쳐져 보다 큰 지터를 생성하게 되는데, 이렇게 생성된 지터는 지연 동기 루프 회로가 포함된 반도체 소자의 오동작을 발생시키며, 아울러 듀티 사이클 보정기 회로 자체가 상당히 복잡하여 그 제작 공정시에 상당한 시간과 노력을 기울여야 함으로써 반도체 소자의 전체 개발 일정을 지연시키는 문제점 등을 발생시킨다.
이에 본 발명은 상기한 문제점을 해소시키기 위해 발명한 것으로서, 지연 동기 루프 회로로 입력되는 내부 클럭 신호를 미리 상승 에지와 하강 에지에 동기되는 클럭 신호로 분할하고, 분할한 클럭 신호들이 지연 동기 루프 회로를 통해 소정 시간동안 지연되어 출력되면 이들을 다시 합성하여 내부 클럭 신호의 듀티 비를 보정하는 지연 동기 루프 회로에 적용되는 듀티 비 유지 장치를 제공하는데 그 목적이 있다.
이를 위해 본 발명은 내부 클럭 신호를 상승 에지와 하강 에지에 동기되는 제 1 클럭 신호와 제 2 클럭 신호로 분할하고, 분할한 제 1 클럭 신호와 제 2 클럭신호를 인버터 체인 등으로 지연시킨 후, 제 1 클럭 지연 신호와 제 2 클럭 지연 신호에 따라 스위칭하고 일정 시간 동안 래칭(latching)시켜 합성하도록 한다.
도 1은 일반적인 지연 동기 루프 회로의 듀티 비 유지 장치를 도시한 도면이고,
도 2는 본 발명인 지연 동기 루프 회로의 듀티 비 유지 장치를 도시한 도면이고,
도 3은 본 발명의 듀티 비 유지 장치에 적용되는 클럭 분할기를 예로 들어 도시한 도면이고,
도 4는 본 발명의 듀티 비 유지 장치에 적용되는 클럭 합성기를 예로 들어 도시한 도면이다.
* 도면의 주요 부분에 대한 부호의 설명 *
20 : 클럭 분할기 21 : 지연 동기 루프부
22 : 클럭 합성기 23 : 제 1 클럭 분할기
24 : 제 2 클럭 분할기 25 : 제 1 지연 동기 루프부
26 : 제 2 지연 동기 루프부 27 : 인버터(Inverter)
28 : 스위칭부 29 : 래치(latch)
이하 첨부된 도면을 참조하여 본 발명을 살펴보면 다음과 같다.
먼저, 본 발명은 도 2에 도시한 바와 같이, 내부 클럭 신호(CLK_S)를 분할하여 상승 에지와 하강 에지에 동기되는 제 1 클럭 신호(CLK_1)와 제 2 클럭 신호(CLK_2)를 발생하는 클럭 분할기(20)와, 상기 클럭 분할기(20)에서 발생한 제 1 클럭 신호(CLK_1)와 제 2 클럭 신호(CLK_2)를 소정 시간 동안 지연시켜 제 1 클럭 지연 신호(CLK_D1)와 제 2 클럭 지연 신호(CLK_D2)를 출력하는 지연 동기 루프부(Delay Locked Loop)(21)와, 상기 지연 동기 루프부(21)에서 발생한 제 1 클럭 지연 신호(CLK_D1)와 제 2 클럭 지연 신호(CLK_D1)를 합성하여 상기 내부 클럭 신호(CLK_S)의 듀티 비(duty ratio)와 동일한 듀티 비의 클럭 신호를 발생하는 래치(22)로 이루어진다.
그리고, 상기 클럭 분할기(20)는 상기 내부 클럭 신호(CLK_S)가 논리 로우(logic low)에서 논리 하이(logic high)로 천이될 때 제 1 클럭 신호(CLK_1)를 발생하는 제 1 클럭 분할기(23)와, 상기 내부 클럭 신호(CLK_S)가 논리 하이(logic high)에서 논리 로우(logic low)로 천이될 때 제 2 클럭 신호(CLK_2)를 발생하는 제 2 클럭 분할기(24)로 이루어진다.
또한, 상기 지연 동기 루프부(21)는 상기 내부 클럭 신호(CLK_S)의 상승 에지에 동기되는 제 1 클럭 신호(CLK_1)를 소정 시간 동안 지연시켜 제 1 클럭 지연신호(CLK_D1)를 발생하는 제 1 지연 동기 루프부(25)와, 상기 내부 클럭 신호(CLK_S)의 하강 에지에 동기되는 제 2 클럭 신호(CLK_2)를 일정 시간 동안 지연시켜 제 2 클럭 지연 신호(CLK_D2)를 발생하는 제 2 지연 동기 루프부(26)로 이루어진다.
마지막으로, 상기 클럭 합성기(22)는 상기 제 1 지연 동기 루프부(25)에서 출력한 제 1 클럭 지연 신호(CLK_D1)를 반전(Inverting)시키는 인버터(27)와, 상기 인버터(27)에서 제 1 클럭 지연 신호(CLK_D1)를 반전시켜 출력한 신호와 상기 제 2 지연 동기 루프부(26)에서 출력한 제 2 클럭 지연 신호(CLK_D2)에 따라 스위칭하는 스위칭부(28)와, 상기 스위칭부(28)에서 스위칭한 신호를 일정 시간 동안 유지하여 상기 클럭 분할기(20)로 입력된 내부 클럭 신호(CLK_S)의 듀티 비와 동일한 듀티 비의 클럭 신호(CLK_C)를 발생하는 래치(29)로 이루어진다.
이렇게 이루어지는 본 발명에서, 먼저 듀티 비(duty ratio)가 50 : 50인 내부 클럭 신호가 제 1 클럭 분할기(23)와 제 2 클럭 분할기(24)로 입력되면, 상기 제 1 클럭 분할기(23)는 내부 클럭 신호(CLK_S)가 논리 로우에서 논리 하이로 천이될 때 동기되는 펄스 신호 즉, 상승 에지에 동기되는 제 1 클럭 신호(CLK_1)를 발생하고, 상기 제 2 클럭 분할기(24)는 상기 내부 클럭 신호가 논리 하이에서 논리 로우로 천이될 때 동기되는 신호 즉, 하강 에지에 동기되는 제 2 클럭 신호(CLK_2)를 발생한다.
이러한 제 1 클럭 분할기(23)와 제 2 클럭 분할기(24)의 바람직한 실시예가 도 3에 도시되어 있는데, 이에 도시된 바와 같이, 상기 제 1 클럭 분할기(23)는 내부 클럭 신호(CLK_S)를 입력받고, 미리 구비된 인버터 수에 따라 제 1 클럭 신호(CLK_1)의 펄스 폭을 결정하는 인버터 체인(32)과, 상기 내부 클럭 신호(CLK_S)와 상기 인버터 체인(32)에서 출력한 신호를 논리 곱(logical product)하여 상기 제 1 지연 동기 루프부(25)로 출력하는 앤드 게이트(AND GATE)(33)로 이루어진다.
그리고, 상기 제 2 클럭 분할기(31)는 상기 내부 클럭 신호(CLK_S)를 반전(Inverting)시키는 인버터(34)와, 상기 인버터(34)에서 반전시킨 신호를 입력받고, 미리 구비한 인버터의 수에 따라 제 2 클럭 신호(CLK_2)의 펄스 폭을 결정하는 인버터 체인(35)과, 상기 인버터(34)에서 내부 클럭 신호(CLK_S)를 반전시켜 출력하는 신호와 상기 인버터 체인(35)에서 출력하는 신호를 논리 곱(logical product)하여 상기 제 2 지연 동기 루프부(26)로 출력하는 앤드 게이트(36)로 이루어진다.
이렇게 이루어지는 상기 제 1 클럭 분할기(30)는 내부 클럭 신호(CLK_S)가 논리 로우에서 논리 하이로 천이될 때 펄스 신호를 발생하며, 발생한 신호의 펄스 폭은 인버터 체인(32)에 미리 구비되어 있는 인버터의 수에 따라 결정되는데, 즉 인버터 체인에 구비되는 인버터의 수가, 많으면 펄스 신호의 펄스 폭이 커지고, 적으면 그 수에 따라 펄스 폭이 상대적으로 작아진다.
그리고, 상기 제 2 클럭 분할기(31)는 내부 클럭 신호(CLK_S)가 논리 하이에서 논리 로우로 천이될 때 펄스 신호를 발생하며, 발생한 신호의 펄스 폭은 인버터 체인(35)에 구비된 인버터의 수에 따라 결정된다.
한편, 상기 제 1 클럭 분할기(23)와 제 2 클럭 분할기(24)가 각기 제 1 클럭 신호(CLK_1)와 제 2 클럭 신호(CLK_2)를 발생하면, 상기 제 1 지연 동기 루프부(25)와 제 2 지연 동기 루프부(26)는 각기 제 1 클럭 신호(CLK_1)와 제 2 클럭 신호(CLK_2)를 소정 시간동안 지연시켜 발생한 제 1 클럭 지연 신호(CLK_D1)와 제 2 클럭 지연 신호(CLK_D2)를 상기 클럭 합성기(22)로 출력한다.
이에 도시된 바와 같이, 상기 클럭 합성기(22)는, 상기 제 1 지연 동기 루프부(25)에서 출력하는 제 1 클럭 지연 신호(CLK_D1)를 반전(Inverting)시키는 인버터(41)와, 상기 인버터(41)에서 반전시킨 제 1 클럭 지연 신호(CLK_D1)와 상기 제 2 지연 동기 루프부(26)에서 출력하는 제 2 클럭 지연 신호(CLK_D1)에 따라 스위칭하는 피모스(pMOS) 및 엔모스(nMOS) 트랜지스터로 이루어진 스위칭부(42)와, 상기 트랜지스터들이 스위칭한 제 1 또는 제 2 클럭 지연 신호(CLK_D1, CLK_D2)를 일정 시간 동안 지연시켜 상기 내부 클럭 신호의 듀티 비와 동일한 듀티 비의 클럭 신호(CLK_C)를 출력하는 복수개의 인버터로 이루어진 래치(43)로 이루어진다.
이렇게 이루어진 클럭 합성기(22)는, 상기 제 1 지연 동기 루프부(25)에서 출력한 제 1 클럭 지연 신호(CLK_D1)는 인버터(41)에 의해 반전되고, 반전된 제 1 클럭 지연 신호(CLK_D1)에 의해 스위칭부(42)의 피모스 트랜지스터가 도통(turn on)되어 래치(43)를 통해 논리 하이의 클럭 신호가 출력되는 제 1 시퀀스(sequence)를 수행하는데, 이 때, 래치를 구성하는 인버터의 수에 따라 상기 출력되는 클럭 신호가 일정 시간동안 현재의 논리 하이 상태를 유지한다.
또한, 상기 제 2 지연 동기 루프부(26)에서 출력한 제 2 클럭 지연신호(CLK_D2)가 입력되면 스위칭부(42)의 엔모스 트랜지스터가 도통되고, 래치(43)에 의해 일정 시간 동안 현재 상태가 유지되는 논리 로우의 클럭 신호가 출력되는 제 2 시퀀스(sequence)를 수행하는데, 상기 클럭 합성기는 바로 이러한 제 1 시퀀스(sequence)와 제 2 시퀀스(sequence)를 반복적으로 수행함으로써 상기 내부 클럭 신호의 듀티 비와 동일한 듀티 비의 클럭 신호(CLK_C)를 출력하게 된다.
이상에서 상세히 설명한 바와 같이, 본 발명의 지연 동기 루프 회로의 듀티 비 유지 장치는 지연 동기 루프 회로로 입력되는 내부 클럭 신호를 미리 상승 에지와 하강 에지에 동기되는 클럭 신호로 분할하고, 분할한 클럭 신호들이 지연 동기 루프 회로를 통해 소정 시간동안 지연되어 출력되면 이들을 다시 합성하여 내부 클럭 신호의 듀티 비를 보정함으로써 지터로 인한 소자의 오동작을 줄일 수 있고, 지연 동기 루프 회로의 듀티 비보정시 회로 구성이 복잡한 듀티 사이클 보정기를 사용하지 않음으로써 전체적인 소자의 개발 일정을 단축시킬 수 있는 효과가 있다.
본 발명은 기재된 구체적인 예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims (7)

  1. 내부 클럭 신호를 상승 에지와 하강 에지에 동기되는 제 1 클럭 신호와 제 2 클럭 신호로 분할하는 클럭 분할기와;
    상기 클럭 분할기에서 분할한 제 1 클럭 신호와 제 2 클럭 신호를 일정 시간 동안 지연시켜 제 1 클럭 지연 신호와 제 2 클럭 지연 신호를 출력하는 지연 동기 루프부(Delay Locked Loop)와;
    상기 지연 동기 루프부에서 출력한 제 1 클럭 지연 신호와 제 2 클럭 지연 신호를 합성하여 상기 내부 클럭 신호의 듀티 비와 동일한 듀티 비의 클럭 신호를 발생하는 클럭 합성기로 이루어진 지연 동기 루프 회로의 듀티 비 유지 장치.
  2. 제 1 항에 있어서, 상기 클럭 분할기는;
    상기 내부 클럭 신호가 논리 로우(logic low)에서 논리 하이(logic high)로 천이될 때 상기 제 1 클럭 신호를 발생하여 상기 지연 동기 루프부로 출력하는 제 1 클럭 분할기와;
    상기 내부 클럭 신호가 논리 하이(logic high)에서 논리 로우(logic low)로 천이될 때 상기 제 2 클럭 신호를 발생하여 상기 지연 동기 루프부로 출력하는 제 2 클럭 분할기로 이루어진 것을 특징으로 하는 지연 동기 루프 회로의 듀티 비 유지 장치.
  3. 제 2 항에 있어서, 상기 제 1 클럭 분할기는;
    상기 내부 클럭 신호를 입력받아 미리 구비된 인버터 수에 따라 상기 제 1 클럭 신호의 펄스 폭을 결정하는 인버터 체인과;
    상기 내부 클럭 신호와 상기 인버터 체인에서 출력한 신호를 논리 곱(logical product)하여 상기 지연 동기 루프부로 출력하는 앤드 게이트(AND GATE)로 이루어지는 것을 특징으로 하는 지연 동기 루프 회로의 듀티 비 유지 장치.
  4. 제 2 항에 있어서, 상기 제 2 클럭 분할기는;
    상기 내부 클럭 신호를 인버팅(Inverting)하는 인버터와;
    상기 인버터에서 인버팅한 신호를 입력받고, 미리 구비된 인버터 수에 따라 상기 제 2 클럭 신호의 펄스 폭을 결정하는 인버터 체인과;
    상기 인버터에서 출력하는 신호와 상기 인버터 체인에서 출력하는 신호를 논리 곱하여 상기 지연 동기 루프부 출력하는 앤드 게이트로 이루어지는 것을 특징으로 하는 지연 동기 루프 회로의 듀티 비 유지 장치
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 지연 동기 루프부는;
    상기 내부 클럭 신호의 상승 에지에 동기되는 제 1 클럭 신호를 발생하는 제 1 지연 동기 루프부와;
    상기 내부 클럭 신호의 하강 에지에 동기되는 제 2 클럭 신호를 발생하는 제2 지연 동기 루프부로 이루어지는 것을 특징으로 하는 지연 동기 루프 회로의 듀티 비 유지 장치.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 클럭 합성기는;
    상기 제 1 클럭 지연 신호를 반전(Inverting)시키는 인버터와;
    상기 인버터에서 천이한 제 1 클럭 신호와 상기 제 2 클럭 신호에 따라 스위칭하는 스위칭부와;
    상기 스위칭부에서 스위칭한 신호를 일정 시간 동안 유지하여 상기 내부 클럭 신호의 듀티 비와 동일한 듀티 비의 클럭 신호를 출력하는 래치로 이루어지는 것을 특징으로 하는 지연 동기 루프 회로의 듀티 비 유지 장치.
  7. 제 6 항에 있어서,
    상기 스위칭부는;
    상기 제 1 클럭 신호와 제 2 클럭 신호에 따라 각기 스위칭하는 피모스(pMOS) 트랜지스터 및 엔모스(nMOS) 트랜지스터로 이루어지고,
    상기 클럭 발생부는;
    상기 트랜지스터들이 스위칭한 제 1 또는 제 2 클럭 신호를 일정 시간 동안 유지하여 상기 내부 클럭 신호의 듀티 비와 동일한 듀티 비의 클럭 신호를 출력하는 복수개의 인버터로 이루어지는 것을 특징으로 하는 지연 동기 루프 회로의 듀티 비 유지 장치.
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