KR102378768B1 - 클럭의 위상을 조정하기 위한 전자 회로 - Google Patents

클럭의 위상을 조정하기 위한 전자 회로 Download PDF

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Abstract

본 발명은 발진 회로, 위상 반전 회로, 및 위상 검출 회로를 포함한다. 발진 회로는 입력 신호를 샘플링하기 위해 사용될 제 1 클럭을 생성한다. 위상 반전 회로는 제 1 클럭에 기초하여 제 2 클럭을 출력한다. 위상 검출 회로는, 기준 시간 이상의 시간 동안 입력 신호의 위상과 제 2 클럭의 위상 사이의 위상차가 기준 값 보다 작은 경우 제 1 논리 값을 갖는 제어 신호를 생성한다. 위상 검출 회로는, 위상차가 기준 값 이상이거나 기준 시간 보다 짧은 시간 동안 위상차가 기준 값 보다 작은 경우 제 2 논리 값을 갖는 제어 신호를 생성한다. 위상 반전 회로는 제어 신호의 논리 값이 제 1 논리 값으로부터 제 2 논리 값으로 변하거나 제어 신호의 논리 값이 제 2 논리 값으로부터 제 1 논리 값으로 변하는 경우, 제 2 클럭의 위상을 반전시킨다.

Description

클럭의 위상을 조정하기 위한 전자 회로{ELECTRONIC CIRCUIT FOR ADJUSTING PHASE OF CLOCK}
본 발명은 전자 회로에 관한 것으로, 좀 더 상세하게는 클럭의 위상을 조정하기 위한 전자 회로에 관한 것이다.
정보 기술이 발달함에 따라 전자 장치들 사이의 통신 기술도 발달하고 있다. 특히, 무선 통신 기술이 발달함에 따라 전자 장치들은 다양한 매질들을 통해 신호를 교환한다. 다양한 매질들을 통해 신호를 송/수신하기 위해, 전자 장치들은 다양한 프로토콜을 지원하기 위한 인터페이스 회로들을 포함한다.
유비쿼터스 기술과 바이오 산업에 대한 관심이 증가함에 따라, 사람의 신체를 통해 신호를 전달하는 인체 통신 기술이 주목 받고 있다. 인체 통신 기술은 웨어러블(wearable) 장치와 같은 모바일 장치뿐만 아니라, 의학적인 목적을 위해 설계되는 다양한 전자 장치 등에서 응용되고 있다.
신호가 인체를 통해 전달되는 과정에서 많은 노이즈가 발생할 수 있다. 인체를 통해 전달되는 신호를 효율적으로 수신하기 위해서 높은 성능의 수신기가 요구되고 있다.
본 발명은 입력 신호의 위상과 클럭의 위상 사이의 차이에 기초하여 클럭의 위상을 반전시킴으로써 클럭을 입력 신호에 대해 정렬시키도록 구성되는 전자 회로를 제공할 수 있다.
본 발명의 실시 예에 따른 전자 회로는 발진 회로, 위상 반전 회로, 및 위상 검출 회로를 포함할 수 있다. 발진 회로는 입력 신호를 샘플링하기 위해 사용될 제 1 클럭을 생성할 수 있다. 위상 반전 회로는 제 1 클럭에 기초하여 제 2 클럭을 출력할 수 있다. 위상 검출 회로는, 기준 시간 이상의 시간 동안 입력 신호의 위상과 제 2 클럭의 위상 사이의 위상차가 기준 값 보다 작은 경우 제 1 논리 값을 갖는 제어 신호를 생성할 수 있다. 위상 검출 회로는, 위상차가 기준 값 이상이거나 기준 시간 보다 짧은 시간 동안 위상차가 기준 값 보다 작은 경우 제 2 논리 값을 갖는 제어 신호를 생성할 수 있다. 위상 반전 회로는 제어 신호의 논리 값이 제 1 논리 값으로부터 제 2 논리 값으로 변하거나 제어 신호의 논리 값이 제 2 논리 값으로부터 제 1 논리 값으로 변하는 경우, 제 2 클럭의 위상을 반전시킬 수 있다.
본 발명의 실시 예에 따르면, 입력 신호의 위상과 클럭의 위상 사이의 차이가 효율적이고 빠르게 조정될 수 있다.
도 1은 본 발명의 실시 예에 따른 인체 통신 시스템을 보여주는 블록도 이다.
도 2는 도 1의 수신기의 예시적인 구성을 보여주는 블록도 이다.
도 3은 도 2의 클럭 데이터 복구 회로의 예시적인 구성을 보여주는 블록도 이다.
도 4는 도 3의 위상 비교 회로의 예시적인 구성을 보여주는 회로도 이다.
도 5는 도 3의 발진 회로의 예시적인 구성을 보여주는 회로도 이다.
도 7은 도 3의 클럭 데이터 복구 회로의 예시적인 동작들을 설명하기 위한 그래프들 이다.
도 7은 도 3의 클럭 데이터 복구 회로의 예시적인 동작들을 설명하기 위한 그래프들 이다.
도 8은 도 3의 위상 검출 회로의 예시적인 구성을 보여주는 블록도 이다.
도 9는 도 8의 위상 검출 회로의 예시적인 구성을 보여주는 회로도 이다.
도 10은 도 9의 위상 검출 회로의 예시적인 동작들을 설명하기 위한 그래프들이다.
도 11 및 도 12는 도 9의 위상 검출 회로의 예시적인 동작들을 설명하기 위한 그래프들이다.
도 13은 도 2의 클럭 데이터 복구 회로의 예시적인 구성을 보여주는 블록도 이다.
도 14는 도 13의 위상 검출 회로의 예시적인 구성을 보여주는 블록도 이다.
도 15는 도 14의 위상 검출 회로의 예시적인 구성을 보여주는 회로도 이다.
도 16 및 도 17은 도 15의 위상 검출 회로의 예시적인 동작들을 설명하기 위한 그래프들 이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시 예들이 상세하게 설명된다. 이하의 설명에서, 상세한 구성들 및 구조들과 같은 세부적인 사항들은 단순히 본 발명의 실시 예들의 전반적인 이해를 돕기 위하여 제공된다. 그러므로 본 발명의 기술적 사상 및 범위로부터의 벗어남 없이 본문에 기재된 실시 예들의 변형들은 통상의 기술자 의해 수행될 수 있다. 더욱이, 명확성 및 간결성을 위하여 잘 알려진 기능들 및 구조들에 대한 설명들은 생략된다. 본 명세서에서 사용된 용어들은 본 발명의 기능들을 고려하여 정의된 용어들이며, 특정 기능에 한정되지 않는다. 용어들의 정의는 상세한 설명에 기재된 사항을 기반으로 결정될 수 있다.
이하의 도면들 또는 상세한 설명에서의 회로들은 도면에 도시되거나 또는 상세한 설명에 기재된 구성 요소 이외에 다른 것들과 연결될 수 있다. 회로들 또는 구성 요소들 사이의 연결은 각각 직접적 또는 비직접적일 수 있다. 회로들 또는 구성 요소들 사이의 연결은 각각 통신에 의한 연결이거나 또는 물리적인 접속일 수 있다.
다르게 정의되지 않는 한, 본문에서 사용되는 기술적 또는 과학적인 의미를 포함하는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 지닌 자에 의해 이해될 수 있는 의미를 갖는다. 일반적으로 사전에서 정의된 용어들은 관련된 기술 분야에서의 맥락적 의미와 동등한 의미를 갖도록 해석되며, 본문에서 명확하게 정의되지 않는 한, 이상적 또는 과도하게 형식적인 의미를 갖도록 해석되지 않는다.
본 명세서에서 "상승 엣지" 및 "하강 엣지"라는 용어가 사용된다. 상승 엣지는 논리 값 로우로부터 논리 값 하이로 천이되는 논리 값을 갖는 신호를 의미한다. 하강 엣지는 논리 값 하이로부터 논리 값 로우로 천이되는 논리 값을 갖는 신호를 의미한다. 본 명세서에서 "엣지"는 상승 엣지 및 하강 엣지를 의미한다.
도 1은 본 발명의 실시 예에 따른 인체 통신 시스템을 보여주는 블록도 이다.
도 1을 참조하면, 인체 통신 시스템(100)은 인체(10)를 통해 통신하는 송신기(110) 및 수신기(120)를 포함할 수 있다. 예로서, 송신기(110) 및 수신기(120)는 인체 통신 시스템(100)을 구성하기 위한 전자 장치에 포함될 수 있다. 예로서, 전자 장치는 개인용 컴퓨터(Personal Computer, PC), 워크스테이션(Workstation), 노트북 컴퓨터, 이동식 장치, 웨어러블(wearable) 장치 등 중 하나일 수 있다. 전자 장치는 도 1에 나타나지 않은 적어도 하나의 구성요소(예컨대, 프로세서, 메모리, 스토리지 장치 등)를 더 포함할 수 있다. 또는 전자 장치는 도 1에 나타난 구성요소들 중 적어도 하나를 포함하지 않을 수 있다.
송신기(110)는 데이터 신호를 전송하는 데 사용될 클럭을 생성할 수 있다. 데이터 신호는 전자 장치에 포함되는 다양한 구성요소들에 의해 처리되거나 처리될 데이터를 나타낼 수 있다. 예로서, 전자 장치는 인체 통신 시스템의 외부로부터 수신되는 데이터 신호를 변환하고, 변환된 데이터 신호를 인체(10)를 통해 수신기(120)로 전송할 수 있다. 송신기(110)는 클럭에 기초하여 데이터 신호를 인체(10)를 통해 수신기(120)로 전송할 수 있다.
수신기(110)는 송신기(110)로부터 인체(10)를 통해 수신되는 데이터 신호를 수신할 수 있다. 수신기(120)는 데이터 신호를 수신하는데 사용될 클럭을 생성할 수 있다. 수신기(120)는, 송신기(110)와 동기화되어 동작하기 위해, 송신기(110)에 의해 생성되는 클럭의 주파수와 실질적으로 동일한 주파수를 갖는 클럭을 생성하도록 구성될 수 있다. 예로서, 송신기(110)에 의해 생성되는 클럭의 주파수가 "f0"인 경우, 수신기(120)는 주파수 "f0"를 갖는 클럭을 생성하도록 구성될 수 있다.
그러나, 실질적으로 수신기(120)에 의해 생성되는 클럭의 주파수와 송신기(110)에 의해 생성되는 클럭의 주파수 사이에 오차가 발생할 수 있다. 따라서, 수신기(120)는 오차를 보상하기 위한 클럭 데이터 복구 회로(도 2 참조)를 포함할 수 있다.
도 2는 도 1의 수신기의 예시적인 구성을 보여주는 블록도 이다.
도 2를 참조하면, 수신기(120)는 임피던스 정합 회로(121), 증폭 회로(122), 필터 회로(123), 비교 회로(124), 클럭 데이터 복구 회로(125), 및 디지털 수신 회로(126)를 포함할 수 있다.
임피던스 정합 회로(121)는 송신기(110)로부터 인체(10)를 통해 신호(IN)를 수신할 수 있다. 도 1을 참조하여 설명된 바와 같이, 신호(IN)는 데이터 신호를 포함할 수 있다. 예로서, 신호(IN)는 디지털 데이터를 나타낼 수 있다. 임피던스 정합 회로(121)는 신호(IN)에 포함되는 신호(R1)를 증폭 회로(122)로 전달 할 수 있다.
임피던스 정합 회로(121)는, 임피던스 정합 회로(121)의 전단에 대한 임피던스와 수신기(120)의 임피던스가 서로 매칭되도록 구성될 수 있다. 예로서, 임피던스 정합 회로(121)는 다양한 임피던스 값들을 갖는 저항들, 유도성 소자들, 및 용량성 소자들 중 적어도 하나를 포함할 수 있다. 임피던스 정합 회로(121)에 의해 임피던스 매칭이 수행됨에 따라, 신호(IN)가 수신기(120)로 수신되는 과정에서 발생하는 반사파의 크기가 감소할 수 있다.
증폭 회로(122)는 임피던스 정합 회로(121)로부터 신호(R1)를 수신할 수 있다. 증폭 회로(122)는 신호(R1)의 레벨을 증폭시켜 신호(R2)를 생성할 수 있다. 증폭 회로(122)는 신호(R2)를 필터 회로(123)로 출력할 수 있다. 예로서, 증폭 회로(122)는 전력 증폭기(Power Amplifier, PA), 선형 정력 증폭기(Linear Power Amplifier, LPA), HPA(High Power Amplifier), SSPA(Solid State Power Amplifier), DRA(Drive Amplifier), 저잡음 증폭기(Low Noise Amplifier, LNA), 및 완충 증폭기(Buffer Amplifier) 등 중 적어도 하나를 포함할 수 있다.
신호(R2)는 필터 회로(123)에 의해 필터링 될 수 있다. 예로서, 필터 회로(123)는, 신호(R2)에 포함된 주파수 성분들 중 통과 대역을 제외한 대역의 주파수들을 갖는 주파수 성분들의 레벨들을 감소시키도록 구성될 수 있다. 예로서, 필터 회로(123)는 대역 통과 필터를 포함할 수 있다. 따라서, 통과 대역을 제외한 주파수 대역에 대해, 신호(R3)의 레벨은 신호(R2)의 레벨 보다 낮을 수 있다.
예로서, 송신기(110)와 수신기(120)는 다양한 통신 프로토콜들에 기반하여 결정되는 주파수 대역(이하, 통신 대역)에 기초하여 통신할 수 있다. 따라서, 송신기(110)로부터 출력되는 데이터 신호의 주파수들은 통신 대역에 포함될 수 있다. 수신기(120)의 설계자는, 통신 대역을 고려하여 필터 회로(123)의 통과 대역을 결정할 수 있다. 예로서, 설계자는 통신 대역에 포함되는 통과 대역을 갖는 필터 회로(123)를 설계할 수 있다. 신호(R2)가 필터 회로(123)를 통과하는 과정에서 필터링 됨에 따라 신호(R3)가 비교 회로(124)로 전달될 수 있다.
비교 회로(124)는 필터 회로(123)로부터 신호(R3)를 수신할 수 있다. 비교 회로(124)는 전압 생성기(미도시) 등과 같은 회로로부터 비교 전압들을 수신할 수 있다. 신호(IN)가 디지털 데이터를 나타내므로, 신호(IN)에 기초하여 생성된 신호(R3)도 디지털 데이터를 나타낼 수 있다. 예로서, 제 1 레벨 이하의 레벨을 갖는 신호(R3)는 논리 값 로우에 대응하고, 제 2 레벨 이상의 레벨을 갖는 신호(R3)는 신호(IN)의 논리 값 하이에 대응할 수 있다. 예로서, 제 1 레벨과 제 2 레벨은 서로 동일하거나, 제 2 레벨이 제 1 레벨 보다 클 수 있다.
예로서, 수신되는 비교 전압들은 제 1 레벨과 제 2 레벨을 각각 가질 수 있다. 비교 회로는 비교 전압들과 신호(R3)의 레벨을 비교할 수 있다. 비교 회로(124)는 비교 결과에 따른 논리 값을 갖는 신호(R4)를 출력할 수 있다. 제 1 레벨 보다 낮은 신호(R3)의 레벨에 응답하여 논리 값 로우의 신호(R4)를 출력하고, 제 2 레벨 보다 높은 신호(R3)의 레벨에 응답하여 논리 값 하이의 신호(R4)를 출력할 수 있다. 따라서, 신호(R4)는 디지털 신호일 수 있다. 비교 회로(124)는 신호(R4)를 클럭 데이터 복구 회로(125)로 출력할 수 있다.
클럭 데이터 복구 회로(125)는, 디지털 수신되로(126)에서 신호(R5)로부터 신호(OUT)를 출력하기 위해 사용될 클럭(CLKO)을 생성할 수 있다. 클럭 데이터 복구 회로(125)는 송신기(110)에 의해 생성되는 클럭의 주파수와 실질적으로 동일한 주파수를 갖는 클럭(CKO)을 생성하도록 구성될 수 있다. 클럭 데이터 복구 회로(125)는 생성되는 클럭(CKO) 및 신호(R4)에 기초하여 신호(R5)를 생성할 수 있다. 도 3 내지 도 17을 참조하여, 클럭 데이터 복구 회로(125)의 예시적인 구성 및 동작들이 구체적으로 설명될 것이다.
디지털 수신 회로(126)는 클럭 데이터 복구 회로(125)로부터 신호(R5) 및 클럭(CLKO)을 수신할 수 있다. 디지털 수신 회로(126)는 클럭(CKO)에 기초하여 신호(R5)를 샘플링함으로써 신호(OUT)를 출력할 수 있다. 신호(OUT)는 신호(IN)에 기초하여 생성되므로, 신호(OUT)는 신호(IN)의 데이터를 나타낼 수 있다. 디지털 수신 회로(126)는 신호(OUT)를 전자 장치의 다른 구성요소로 출력할 수 있다. 예로서, 디지털 수신 회로(126)는 신호(OUT)를 프로세서, 메모리, 및 스토리지 장치 등으로 출력할 수 있다.
도 3은 도 2의 클럭 데이터 복구 회로의 예시적인 구성을 보여주는 블록도 이다. 도 2의 클럭 데이터 복구 회로(125)는 도 3의 클럭 데이터 복구 회로(200_1)를 포함할 수 있다.
도 3을 참조하면, 클럭 데이터 복구 회로(200_1)는 위상 비교 회로(210), 위상 필터 회로(220), 위상 비교 증폭기(230), 발진 회로(240), 위상 반전 회로(250), 및 위상 검출 회로(260_1)를 포함할 수 있다.
위상 비교 회로(210)는 비교 회로(124)로부터 신호(R4)를 수신하고, 위상 반전 회로(250)로부터 클럭(CLK2)을 수신할 수 있다. 위상 비교 회로(210)는 신호(R4) 및 클럭(CLK2)에 기초하여 신호(R5)를 출력할 수 있다. 위상 비교 회로(210)는 클럭(CLK2)을 통과시켜 클럭(CLKO)을 출력할 수 있다. 클럭(CLKO)과 클럭(CLK2)은 실질적으로 동일할 수 있다. 위상 비교 회로(210)는 신호(R4) 및 클럭(CLK2)에 기초하여 신호(S11) 및 신호(S12)를 생성할 수 있다.
예로서, 위상 비교 회로(210)는 신호(R4)의 위상과 클럭(CLK2)의 위상 사이의 차이와 관련되는 신호(S11)를 출력할 수 있다. 위상 비교 회로(210)는 신호(R4) 및 클럭(CLK2)에 기초하여 균일하게 유지되는 레벨을 갖는 신호(S12)를 생성할 수 있다. 도 4를 참조하여, 위상 비교 회로(210)의 예시적인 구성 및 동작들이 좀 더 구체적으로 설명될 것이다.
신호들(S11 및 S12)이 위상 필터 회로(220)를 통과함에 따라 필터링될 수 있다. 위상 필터 회로(220)는 필터링된 신호들(S11 및 S12)인 신호들(S21 및 S22)을 위상 비교 증폭기(230)로 전달할 수 있다. 예로서, 위상 필터 회로(220)는, 신호들(S11 및 S12)에 포함된 주파수 성분들 중 차단 주파수 이상의 주파수 성분들을 감쇄시켜, 신호들(S21 및 S22)을 출력할 수 있다. 예로서, 위상 필터 회로(220)는 저역 통과 필터 구성을 포함할 수 있다. 도 6 및 도 7을 참조하여, 예시적인 신호들(S11, S12, S21, 및 S22)이 좀 더 구체적으로 설명될 것이다.
위상 비교 증폭기(230)는 위상 필터 회로(220)로부터 신호들(S21 및 S22)을 수신할 수 있다. 위상 비교 증폭기(230)는 신호들(S21 및 S22)의 레벨들 사이의 차이에 기초하여 신호(S3)를 생성할 수 있다. 예컨대, 신호(S3)의 레벨은 신호(S21)의 레벨로부터 신호(S22)의 레벨을 뺀 값에 대응할 수 있다.
예로서, 위상 비교 증폭기(230)는, 신호(S21)를 비반전 단자를 통해 수신하고 신호(S22)를 반전 단자를 통해 수신하도록 구성되는 차동 증폭기 구성을 포함할 수 있다. 또한, 위상 비교 증폭기(230)는 차동 증폭기의 출력을 증폭하도록 구성되는 비반전 증폭기 구성을 더 포함할 수 있다.
이상 설명된 동작들에 따라, 신호(R4)의 위상과 클럭(CLK2)의 위상 사이의 차이에 따라 신호(S3)의 레벨이 변할 수 있다. 예로서, 신호(R4)의 위상과 클럭(CLK2)의 위상 사이의 차이가 클수록 신호(S11)의 레벨의 평균은 높을 수 있다. 신호(S11)의 레벨의 평균이 높을수록 신호(S21)의 레벨은 높을 수 있다. 신호(S21)의 레벨이 높을수록 신호(S3)의 레벨이 높을 수 있다. 따라서, 신호(R4)의 위상과 클럭(CLK2)의 위상 사이의 차이가 클수록 신호(S3)의 레벨이 높을 수 있다.
발진 회로(240)는 위상 비교 증폭기(230)로부터 신호(S3)를 수신할 수 있다. 발진 회로(240)는 신호(S3)의 레벨에 기초하여 조정된 위상을 갖는 클럭(CLK1)을 생성할 수 있다. 예로서, 발진 회로(240)는 높은 레벨의 신호(S3)에 기초하여 느린 위상을 갖는 클럭(CLK1)을 생성하고, 낮은 레벨의 신호(S3)에 기초하여 빠른 위상의 클럭(CLK1)을 생성할 수 있다.
신호(S3)의 레벨이 신호(R4)의 위상과 클럭(CLK2)의 위상 사이의 차이와 관련되므로, 신호(R4)의 위상과 클럭(CLK2)의 위상 사이의 차이에 따라 클럭(CLK1)의 위상은 조정될 수 있다. 따라서, 클럭(CLK1)에 기초하여 위상 비교 회로(210)로 피드백될 클럭(CLK2)의 위상도 조정될 수 있다. 클럭(CLK2)의 위상이 조정됨에 따라, 클럭(CLK2)의 위상과 신호(R4)의 위상 사이의 차이는 조정될 수 있다.
클럭(CLK2)의 위상과 신호(R4)의 위상 사이의 차이가 조정됨에 따라, 신호(S3)의 레벨은 다시 변할 수 있다. 신호(S3)의 변한 레벨이 다시 클럭(CLK2)에 반영됨으로써, 신호(R4)의 위상과 클럭(CLK2)의 위상 사이의 차이는 다시 조정될 수 있다. 이상 설명된 동작들에 의해, 클럭 데이터 복구 회로(200_1)에 의해 신호(R4)의 위상과 클럭(CLK2)의 위상 사이의 차이는 반복적으로 조정될 수 있다.
발진 회로(240)는 클럭(CLK1)의 위상을 조정하여 클럭(CLK2)이 신호(R4)에 대해 정렬되도록 할 수 있다. 예로서, 발진 회로(240)가 클럭(CLK2)의 상승 에지를 신호(R4)에 대해 정렬시킴으로써, 클럭(CLKO)의 상승 에지가 신호(R5)에 대해 정렬될 수 있다. 따라서, 발진 회로(240)에 의해 클럭(CLK1)의 위상에 조정됨에 따라, 디지털 수신회로(126)가 충분한 마진을 가지고 클럭(CLKO)에 기초하여 신호(R5)를 샘플링 할 수 있다. 도 5를 참조하여, 발진 회로(240)의 예시적인 구성 및 동작들이 좀 더 구체적으로 설명될 것이다.
위상 반전 회로(250)는 발진 회로(240)로부터 클럭(CLK1)을 수신하고, 위상 검출 회로(260_1)로부터 신호(INV)를 수신할 수 있다. 위상 반전 회로(250)는 신호(INV) 및 클럭(CLK1)에 기초하여 클럭(CLK2)을 출력할 수 있다. 클럭(CLK2)의 위상은 클럭(CLK1)의 위상과 실질적으로 동일하거나 클럭(CLK1)의 위상과 반대일 수 있다.
예로서, 발진 회로(240)의 동작에 의해 클럭(CLK1)의 위상이 1차적으로 조정되었음에도 불구하고, 클럭(CLK1)으로부터 생성되는 클럭(CLK2)의 위상이 신호(R4)에 대해 정렬되지 않을 수 있다. 위상 반전 회로(250)는 클럭(CLK2)의 상승 엣지들을 신호(R4)에 대해 정렬시키기 위해, 클럭(CLK2)의 위상을 반전시킬 수 있다.
예로서, 클럭(CLK1)의 위상을 반전시켜 클럭(CLK2)을 출력하던 위상 반전 회로(250)는, 클럭(CLK1)을 반전시키기 위한 동작을 중단하고 클럭(CLK1)을 통과시켜 클럭(CLK1)과 실질적으로 동일한 클럭(CLK2)을 출력할 수 있다. 또는, 클럭(CLK1)과 실질적으로 동일한 클럭(CLK2)을 출력하던 위상 반전 회로(250)는 클럭(CLK1)의 위상을 반전시켜 클럭(CLK2)을 출력할 수 있다.
예로서, 위상 반전 회로(250)는 신호(INV)의 논리 값이 천이하는 경우(즉, 신호(INV)의 상승 엣지 또는 하강 엣지에 응답하여), 클럭(CLK2)의 위상을 반전시킬 수 있다.
위상 검출 회로(260_1)는 위상 반전 회로(250)로부터 클럭(CLK2)을 수신하고, 비교 회로(124)로부터 신호(R4)를 수신할 수 있다. 위상 검출 회로(260_1)는 신호(R4)의 위상과 클럭(CLK2)의 위상 사이의 차이에 기초하여 위상 반전 회로(250)를 제어하기 위한 신호(INV)를 생성할 수 있다. 예로서, 기준 시간 이상의 시간 동안, 신호(R4)의 엣지와 클럭(CLK2)의 상승 엣지 사이의 시간 길이가 기준 값 이하로 유지될 경우, 위상 검출 회로(260_1)는 출력되는 신호(INV)의 논리 값을 천이시킬 수 있다.
예로서, 수신기(120)의 설계자는, 기준 시간 이상의 시간 동안, 신호(R4)의 엣지와 클럭(CLK2)의 상승 엣지 사이의 시간 길이가 기준 값 이하로 유지될 경우, 클럭(CLK2)이 신호(R4)에 대해 정렬되지 않은 것으로(즉, 클럭(CLK2)의 상승 엣지가 신호(R4)에 대해 센터링되지 않은 것으로) 판단할 수 있다. 기준 시간 및 기준 값은 설계자의 경험 등에 근거하여 설정될 수 있다.
발진 회로(240)에 의해 클럭(CLK1)의 위상이 1차적으로 조정되고 위상 검출 회로(260_1) 및 위상 반전 회로(250)에 의해 클럭(CLK1)에 기초하여 클럭(CLK2)이 출력됨에 따라, 클럭(CLK2)의 위상과 신호(R4)의 위상 사이의 차이는 효율적이고 빠르게 조정될 수 있다. 즉, 클럭 데이터 복구 회로(200_1)는 디지털 수신 회로(126)가 클럭(CKO)에 기초하여 신호(R5)를 샘플링함에 있어서 충분한 마진을 갖도록, 클럭(CLK2)의 상승 에지를 신호(R4)에 대해 빠르게 정렬할 수 있다.
도 8 및 도 9를 참조하여, 위상 검출 회로(260_1)의 예시적인 구성 및 동작들이 좀 더 구체적으로 설명될 것이다. 도 10 내지 도 12를 참조하여, 위상 검출 회로(260_1)의 예시적인 동작들이 좀 더 구체적으로 설명될 것이다.
도 4는 도 3의 위상 비교 회로의 예시적인 구성을 보여주는 회로도 이다.
도 4를 참조하면, 위상 비교 회로(210)는 플립플랍들(211 및 212) 및 XOR 연산자들(213 및 214)을 포함할 수 있다.
플립플랍(211)은 비교 회로(124)로부터 신호(R4)를 수신할 수 있다. 플립플랍(211)은 클럭(CLK2)의 상승 엣지에 응답하여 샘플링된 신호(R4)의 논리 값을 지속적으로 출력할 수 있다. 좀 더 구체적으로, 플립플랍(211)은 클럭(CLK2)의 상승 엣지에 응답하여 신호(R4)의 논리 값과 동일한 논리 값을 갖는 신호(Q1)를 출력할 수 있다. 플립플랍(211)은 클럭(CLK2)의 다음 상승 엣지가 수신되기 전까지 신호(Q1)의 논리 값을 유지할 수 있다.
XOR 연산자(213)는 신호(R4) 및 신호(Q1)를 수신할 수 있다. 신호(R4)의 논리 값과 신호(Q1)의 논리 값이 동일한 경우, XOR 연산자(213)는 논리 값 로우를 갖는 신호(S11)를 출력할 수 있다. 신호(R4)의 논리 값과 신호(Q1)의 논리 값이 상이한 경우, XOR 연산자(213)는 논리 값 하이를 갖는 신호(S11)를 출력할 수 있다. 플립플랍(212)의 동작들은 플립플랍(211)의 동작들과 유사하고, XOR 연산자(214)의 동작들은 XOR 연산자(213)의 동작들과 유사하므로 이하 설명은 생략된다.
예로서, 플립플랍(211)은 클럭(CLK2)의 상승 엣지에 응답하여 신호(R4)의 논리 값을 갖는 신호(Q1)를 출력하고, 플립플랍(212)은 신호(Q1)의 논리 값을 갖는 신호(R5)를 출력할 수 있다. 신호(R4)의 논리 값과 신호(Q1)의 논리 값이 동일해짐에 따라, XOR 연산자(213)는 논리 값 로우의 신호(S11)를 출력할 수 있다. 신호(Q1)의 논리 값과 신호(R5)의 논리 값이 동일해짐에 따라 XOR 연산자(214)는 논리 값 로우의 신호(S12)를 출력할 수 있다.
클럭(CLK2)의 다음 상승 엣지가 플립플랍들(211 및 212)에 의해 수신되기 전까지, 신호들(Q1 및 R5)의 논리 값들은 유지될 수 있다. 따라서, 신호(S12)의 논리 값은 논리 값 로우로 유지될 수 있다. 클럭(CLK2)의 다음 상승 엣지가 플립플랍들(211 및 212)에 의해 수신되기 전이라도 신호(R4)의 논리 값이 변하는 경우(즉, 신호(R4)의 상승 엣지 및 하강 엣지에 응답하여), XOR 연산자(213)는 논리 값 하이의 신호(S11)를 출력할 수 있다.
이상 도 4를 참조하여 설명된 바와 같이, 신호(S11)의 논리 값은 클럭(CLK2)의 상승 엣지 및 신호(R4)의 엣지(상승 엣지 및 하강 엣지)에 응답하여 변하고, 신호(S12)의 논리 값은 신호(R4) 및 클럭(CLK2)과는 무관하게 일정하게 유지될 수 있다. 도 6 및 도 7을 참조하여, 신호(R4) 및 클럭(CLK2)에 응답하여 변하는 예시적인 신호들(S11 및 S12)이 설명될 것이다.
도 5는 도 3의 발진 회로의 예시적인 구성을 보여주는 회로도 이다.
도 5를 참조하면, 발진 회로(240)는 저항들(R1 내지 R4), 용량성 소자들(C1 내지 C4), 인버터들(243 및 244), 다이오드들(241 및 242), 및 발진 소자(245)를 포함할 수 있다.
발진 회로(240)는 위상 비교 증폭기(230)로부터 신호(S3)를 수신할 수 있다. 신호(S3)는 저항(R1)을 통해 노드(N1)로 전달되고 저항(R2)을 통해 노드(N2)로 전달될 수 있다. 다이오드(241)는 노드(N1)와 전압(VDD)의 공급단 사이에 연결될 수 있다. 다이오드(242)는 노드(N2)와 전압(VDD)의 공급단 사이에 연결될 수 있다.
용량성 소자(C1)는 노드(N1)와 노드(N3) 사이에 연결될 수 있다. 용량성 소자(C2)는 노드(N2)와 노드(N4) 사이에 연결될 수 있다. 인버터(243)는 노드(N3)에 형성되는 전압의 위상을 반전시키고, 반전된 전압을 저항(R3)으로 전달할 수 있다. 저항(R3)은 인버터(243)와 노드(N4) 사이에 연결될 수 있다. 저항(R4)은 노드(N3)와 노드(N4) 사이에 연결될 수 있다. 발진 소자(245)는 노드(N3)와 노드(N4) 사이에 연결될 수 있다. 용량성 소자(C3)는 노드(N3)와 접지단 사이에 연결될 수 있다. 용량성 소자(C4)는 노드(N4)와 접지단 사이에 연결될 수 있다.
다이오드(241)는, 다이오드(241)의 양단 사이에 형성되는 전압의 레벨에 따라 변하는 커패시턴스를 가질 수 있다. 도 5의 예에서, 다이오드(241)는 노드(N1)에 형성되는 전압의 레벨과 전압(VDD)의 레벨 사이의 차이에 대응하는 커패시턴스를 가질 수 있다. 예로서, 전압(VDD)의 레벨이 일정하고 노드(N1)의 전압의 레벨이 증가할 경우, 다이오드(241)의 커패시턴스는 증가할 수 있다. 다이오드(242)의 커패시턴스의 변화는 다이오드(241)의 커패시턴스의 변화와 유사하므로 이하 설명은 생략된다. 예로서, 다이오드들(241 및 242) 각각은 버랙터 다이오드(Varator Diode)로 구현될 수 있다.
발진 소자(245)는, 발진 소자(245)의 양단 사이에 형성된 전압을 발진시킬 수 있다. 도 5의 예에서, 발진 소자(245)에 의해 노드(N3) 전압 및 노드(N4)의 전압은 발진할 수 있다. 노드(N3) 상에서 발진하는 전압의 주파수(이하, 발진 주파수) 및 (N4)의 발진 주파수는 발진 소자(245)의 물리적인 특성 값에 의존할 수 있다.
예로서, 인체 통신 시스템(100) 상에서 인체(10)를 통해 수신기(120)로 수신되는 신호는 많은 양의 노이즈를 포함할 수 있다. 따라서, 인체 통신 시스템(100)의 설계자는 많은 노이즈를 포함하는 신호를 처리하기 위해 높은 Q 팩터(Q-factor)를 갖는 전압을 생성하는 발진 소자(245)를 사용할 수 있다. 예로서, 발진 소자는 수정 발진 소자로 구현될 수 있다. 발진 주파수는 수정 발진 소자에 포함된 수정 결정의 크기(예컨대, 두께)에 따라 결정될 수 있다.
저항들(R3 및 R4) 및 인버터(243)는 노드(N3)와 노드(N4) 사이에서 발진을 위한 경로를 제공할 수 있다. 인버터(244)는 노드(N4)의 전압의 위상을 반전시키고, 반전된 위상의 전압을 클럭(CLK1)으로서 출력할 수 있다. 클럭(CLK1)의 위상은 노드(N4)에서 발진하는 전압의 주파수(즉, 발진 주파수)에 의존할 수 있다.
용량성 소자(C1)와 다이오드(241)의 합성 커패시턴스, 및 용량성 소자(C2)와 버랙터 다이오드(242)의 합성 커패시턴스가 클수록, 용량성 소자(C1)와 다이오드(241)에 저장되는 에너지, 및 용량성 소자(C2)와 버랙터 다이오드(242)에 저장되는 에너지는 클 수 있다. 따라서, 다이오드들(241 및 242)의 커패시턴스들에 따라 노드들(N3 및 N4) 각각에서 발진하는 전압의 발진 주파수는 변할 수 있다.
다이오드들(241 및 242)의 커패시턴스들은 노드들(N1 및 N2)에 형성되는 전압들에 따라 각각 변하므로, 노드(N4)에 형성되는 전압의 발진 주파수는 신호(S3)에 기초하여 변할 수 있다. 예로서, 신호(S3)의 레벨이 높을수록 다이오드들(241 및 242)의 커패시턴스들은 커질 수 있다. 이에 따라, 노드(N3)의 전압 및 노드(N4)의 전압 각각의 발진 주파수는 감소할 수 있다. 따라서, 인버터(243)를 통해 출력되는 클럭(CLK1)의 위상은 지연될 수 있다. 유사하게, 신호(S3)의 레벨이 낮을수록, 클럭(CLK1)의 위상은 빨라질 수 있다.
이상 설명된 바와 같이, 발진 회로(240)는 신호(S3)의 레벨에 따라 조정되는 위상을 갖는 클럭(CLK1)을 출력할 수 있다.
도 6은 도 3의 클럭 데이터 복구 회로의 예시적인 동작들을 설명하기 위한 그래프들 이다. 도 6의 예에서, x축들은 시간을 나타내고, y축들은 신호(R4) 및 클럭(CLK2)의 논리 값, 및 신호들(S11, S12, S21, S22, 및 S3)의 레벨들을 각각 나타낸다. 신호(S11)에 대해, 레벨 "V11_1" 은 논리 값 하이에 대응할 수 있다. 신호(S12)에 대해 레벨 "V12_1" 은 논리 값 로우에 대응할 수 있다.
도 6을 참조하면, 신호(R4)는 시점 "t1"로부터 시점 "t4"까지의 시간 구간(TD1)에서 논리 값 하이를 가질 수 있다. 시간 구간(TD1)의 중간 시점, 즉, 시점 "t1"와 시점 "t4" 사이의 중간 시점은 시점 "t3"일 수 있다. 이하, 도 6을 참조하여, 클럭(CLK2)의 상승 엣지가 시점 "t3" 보다 이른 시점 “t2”에 위상 비교 회로(210)에 의해 수신되는 경우, 클럭 데이터 복구 회로(200_1)의 예시적인 동작들이 설명될 것이다.
도 4를 참조하여 설명된 바와 같이, 시점 "t2"에서 클럭(CLK2)의 상승 엣지에 응답하여, 신호(S11)의 논리 값은 논리 값 하이로부터 논리 값 로우로 변할 수 있다. 시점 "t2"로부터 시점 "t4"까지 신호(S11)의 논리 값은 유지될 수 있다. 시점 "t4"에서 신호(R4)의 하강 엣지에 응답하여, 신호(S11)의 논리 값은 논리 값 로우로부터 논리 값 하이로 변할 수 있다.
따라서, 신호(S11)에 포함되는 펄스의 폭은 신호(R4)의 위상과 클럭(CLK2)의 위상 사이의 차이(시점 "t1"의 신호(R4)의 상승 엣지와 시점 "t2"의 클럭(CLK2)의 상승 엣지 사이의 시간 길이)에 대응할 수 있다. 예로서, 신호(R4)의 위상과 클럭(CLK2)의 위상 사이의 차이가 작을수록 신호(S11)에 포함되는 펄스의 폭은 작을 수 있다. 도 4를 참조하여 설명된 바와 같이, 신호(R4) 및 클럭(CLK2)과 무관하게 신호(S12)의 논리 값은 일정하게 유지될 수 있다.
도 3을 참조하여 설명된 바와 같이, 신호(S11)가 위상 필터 회로(220)에 의해 필터링됨에 따라, 균일하게 유지되는 레벨 "V21_1"을 갖는(즉, 낮은 주파수를 갖는) 신호(S21)가 위상 필터 회로(220)로부터 출력될 수 있다. 신호(S11)가 클럭(CLK2)의 위상과 신호(R4)의 위상 사이의 차이와 관련되므로, 신호(S21)의 레벨도 클럭(CLK2)의 위상과 신호(R4)의 위상 사이의 차이와 관련될 수 있다. 신호(S12)가 위상 필터 회로(220)에 의해 필터링됨에 따라, 일정하게 유지되는 레벨 "V22_1"을 갖는(즉, 낮은 주파수를 갖는) 신호(S22)가 위상 필터 회로(220)로부터 출력될 수 있다.
더 나은 이해를 위해, 도 6을 참조하여 일정하게 유지되는 레벨들 “V21_1” 및 “V22_1”을 각각 갖는 신호(S21) 및 신호(S22)가 설명되었으나, 신호(S21) 및 신호(S22)의 레벨들이 시간에 따라 미세하게 변할 수 있음이 이해될 것이다.
위상 비교 증폭기(230)에 의해, 신호(S21)의 레벨 "V21_1"로부터 신호(S22)의 레벨 "V22_1"을 뺀 값과 관련되는 레벨 "V3_1"의 신호(S3)가 출력될 수 있다.
도 7은 도 3의 클럭 데이터 복구 회로의 예시적인 동작들을 설명하기 위한 그래프들 이다. 도 7의 예에서, x축들은 시간을 나타내고, y축들은 신호(R4) 및 클럭(CLK2)의 논리 값, 및 신호들(S11, S12, S21, S22, 및 S3)의 크기들을 각각 나타낸다. 신호(S11)에 대해, 레벨 "V11_2"은 논리 값 하이에 대응할 수 있다. 신호(S12)에 대해 레벨 "V12_2"는 논리 값 로우에 대응할 수 있다.
도 7을 참조하면, 신호(R4)는 시점 "t6"로부터 시점 "t9"까지의 시간 구간(TD2)에서 논리 값 하이를 가질 수 있다. 시간 구간(TD2)의 중간 시점, 즉, 시점 "t6"와 시점 "t9" 사이의 중간 시점은 시점 "t7"일 수 있다. 이하, 도 7을 참조하여, 클럭(CLK2)의 상승 엣지가 시점 "t7" 보다 늦은 시점 “t8”에 위상 비교 회로(210)에 의해 수신되는 경우, 클럭 데이터 복구 회로(200_1)의 예시적인 동작들이 설명될 것이다.
도 4를 참조하여 설명된 바와 같이, 시점 "t5"에서 클럭(CLK2)의 상승 엣지에 응답하여, 신호(S11)의 논리 값은 논리 값 하이로부터 논리 값 로우로 변할 수 있다. 시점 "t5"로부터 시점 "t6"까지 신호(S11)의 논리 값은 유지될 수 있다. 시점 "t6"에서 신호(R4)의 상승 엣지에 응답하여, 신호(S11)의 논리 값은 논리 값 로우로부터 논리 값 하이로 변할 수 있다.
유사하게, 시점 "t8"에서 신호(S11)의 논리 값은 논리 값 하이로부터 논리 값 로우로 변하고, 시점 "t9"에서 신호(S11)의 논리 값은 논리 값 로우로부터 논리 값 하이로 변할 수 있다. 신호(S12)의 논리 값은 신호(R4) 및 클럭(CLK2)의 논리 값들과 무관하게 유지될 수 있다.
도 3을 참조하여 설명된 바와 같이, 신호(S11)가 위상 필터 회로(220)에 의해 필터링됨에 따라, 균일하게 유지되는 레벨 "V21_2"을 갖는(즉, 낮은 주파수를 갖는) 신호(S21)가 위상 필터 회로(220)로부터 출력될 수 있다. 신호(S12)가 위상 필터 회로(220)에 의해 필터링됨에 따라, 균일하게 유지되는 레벨 "V22_2"을 갖는(즉, 낮은 주파수를 갖는) 신호(S22)가 위상 필터 회로(220)로부터 출력될 수 있다.
위상 비교 증폭기(230)에 의해, 신호(S21)의 레벨 "V21_1"로부터 신호(S22)의 레벨 "V22_1"을 뺀 값과 관련되는 레벨 "V3_1"의 신호(S3)가 출력될 수 있다.
신호(S3)와 관련하여, 도 6의 신호(S11)의 평균적인 레벨이 도 7의 신호(S11)의 평균적인 레벨 보다 낮기 때문에, 도 9의 레벨 "V3_2"은 도 7의 레벨 "V3_1" 보다 낮을 수 있다. 도 5를 참조하여 설명된 바와 같이, 상대적으로 높은 레벨 "V3_1"의 신호(S3)에 응답하여, 발진 회로(240)는 더 느린 위상을 갖는 클럭(CLK1)을 출력할 수 있다. 따라서, 클럭(CLK2)의 상승 엣지와 시간 구간(TD1)의 중간 시점 사이의 시간 길이는 감소할 수 있다(즉, 클럭(CLK2)의 상승 엣지가 신호(R4)에 대해 센터링 될 수 있다). 유사하게, 상대적으로 낮은 레벨 "V3_1"의 신호(S3)에 응답하여, 클럭(CLK2)의 상승 에지는 신호(R4)에 대해 정렬될 수 있다.
도 8은 도 3의 위상 검출 회로의 예시적인 구성을 보여주는 블록도 이다.
도 3의 위상 검출 회로(260_1)는 도 8의 위상 검출 회로(260_1)를 포함할 수 있다. 도 8을 참조하면, 위상 검출 회로(260_1)는 위상차 감지 회로(261_1), 카운터 회로(262_1), 및 제어 신호 생성 회로(263_1)을 포함할 수 있다.
위상차 감지 회로(261_1)는 도 2의 비교 회로(124)로부터 신호(R4)를 수신하고, 위상 반전 회로(250)로부터 클럭(CLK2)을 수신할 수 있다. 위상차 감지 회로(261_1)는 신호(R4)의 위상과 클럭(CLK2)의 위상 사이의 차이에 기초하여 카운터 회로(262_1)를 제어하기 위한 신호(ENB)를 출력할 수 있다.
예로서, 신호(R4)의 에지와 클럭(CLK2)의 상승 엣지 사이의 시간 길이가 기준 값 이하인 경우, 위상차 감지 회로(261_1)는 논리 값 로우를 갖는 신호(ENB)를 출력할 수 있다. 위상차 감지 회로(261_1)는 신호(R4)의 에지와 클럭(CLK2)의 상승 엣지 사이의 시간 길이가 기준 값 보다 큰 경우, 위상차 감지 회로(261_1)는 논리 값 하이를 갖는 신호(ENB)를 출력할 수 있다
카운터 회로(262_1)는 위상차 감지 회로(261_1)로부터 신호(ENB)를 수신할 수 있다. 예로서, 카운터 회로(262_1)는 신호(ENB)의 논리 값 로우에 응답하여 클럭(CLK2)에 포함된 펄스들을 카운팅 할 수 있다. 카운팅된 펄스들의 수가 기준 시간에 대응하는 개수(이하, 기준 개수)를 초과할 경우, 카운팅 회로(261_1)는 논리 값 로우를 갖는 신호(D5)를 출력할 수 있다. 카운터 회로(262_1)는 신호(ENB)의 논리 값 하이에 응답하여 논리 값 하이를 갖는 신호(D5)를 출력할 수 있다.
제어 신호 생성 회로(263_1)는 카운터 회로(262_1)로부터 신호(D5)를 수신할 수 있다. 제어 신호 생성 회로(263_1)는 신호(D5)에 기초하여 위상 반전 회로(250)를 제어하기 위한 신호(INV)를 출력할 수 있다. 예로서, 제어 신호 생성 회로(263_1)는 신호(D5)의 논리 값 로우에 기초하여 신호(INV)의 논리 값을 천이시킬 수 있다. 신호(D5)의 논리 값이 논리 값 하이인 경우, 제어 신호 생성 회로(263_1)는 신호(INV)의 논리 값을 유지시킬 수 있다.
도 9는 도 8의 위상 검출 회로의 예시적인 구성을 보여주는 회로도 이다.
도 9를 참조하면, 위상차 검출 회로(261_1)는 지연 회로들(DL1 내지 DL3), 플립플랍들(FF1 내지 FF4), NOR 연산자(GT1), 및 인버터들(GT2 및 GT3)을 포함할 수 있다. 카운터 회로(262_1)는 카운터(264) 및 인버터(GT6)를 포함할 수 있다. 제어 신호 생성 회로(263_1)는 펄스 생성기(PG1) 및 플립플랍(FF5)을 포함할 수 있다.
플립플랍(FF1)은 신호(R4)의 상승 엣지 및 하강 엣지에 응답하여 접지 전압을 샘플링할 수 있다. 플립플랍(FF1)은 샘플링에 의해 논리값 로우(즉, 접지 전압에 대응하는 논리 값)를 갖는 신호(D1)를 출력할 수 있다. 플립플랍(FF1)은 신호(PS)의 논리 값 하이에 응답하여 논리 값 하이를 갖는 신호(D1)를 출력할 수 있다(프리셋 동작).
플립플랍(FF2)은 클럭(CLK2)의 상승 엣지에 응답하여 접지 전압을 샘플링할 수 있다. 플립플랍(FF2)은 샘플링에 의해 논리값 로우(즉, 접지 전압에 대응하는 논리 값)를 갖는 신호(D2)를 출력할 수 있다. 플립플랍(FF2)은 신호(PS)의 논리 값 하이에 응답하여 논리 값 하이를 갖는 신호(D2)를 출력할 수 있다(프리셋 동작).
신호(D1)의 논리 값과 신호(D2)의 논리 값이 모두 논리 값 로우인 경우, NOR 연산자(GT1)는 논리 값 하이를 갖는 신호를 지연 회로(DL1)로 출력할 수 있다. 신호(D1)의 논리 값 및 신호(D2)의 논리 값 중 적어도 하나가 논리 값 하이인 경우, NOR 연산자는 논리 값 로우를 갖는 신호를 지연 회로(261_1)로 출력할 수 있다. 지연 회로(DL 1)는 NOR 연산자로부터 출력되는 신호를 지연시키고, 지연된 신호를 신호(PS)로서 플립플랍들(FF1 및 FF2)으로 제공할 수 있다.
신호(D1)는 지연 회로(DL2)에 의해 지연되고 인버터(GT2)에 의해 반전되어 신호(D1b)로서 플립플랍(FF4)에 제공될 수 있다. 신호(D2)는 지연 회로(263_1)에 의해 지연되고 인버터(GT3)에 의해 반전되어 신호(D2b)로서 플립플랍(FF3)에 제공될 수 있다.
플립플랍(FF3)은 신호(D2b)의 상승 엣지에 응답하여 신호(D1)를 샘플링할 수 있다. 플립플랍(FF3)은 샘플링된 신호(D1)의 논리 값을 갖는 신호(D3)를 OR 연산자(GT5)로 출력할 수 있다. 플립플랍(FF4)은 신호(D1b)의 상승 엣지에 응답하여 신호(D2)를 샘플링할 수 있다. 플립플랍(FF4)은 샘플링된 신호(D2)의 논리 값을 갖는 신호(D4)를 OR 연산자(GT5)로 출력할 수 있다.
신호(D3)의 논리 값 및 신호(D4)의 논리 값이 모두 논리 값 로우인 경우, OR 연산자(GT5)는 논리 값 로우를 갖는 신호(ENB)를 출력할 수 있다. 신호(D3)의 논리 값 및 신호(D4)의 논리 값 중 적어도 하나가 논리 값 하이인 경우, OR 연산자(GT5)는 논리 값 하이를 갖는 신호(ENB)를 출력할 수 있다.
카운터(CT1)는 신호(ENB)의 논리 값 로우에 응답하여, 클럭(CLK2)에 포함된 펄스들의 개수를 카운팅할 수 있다. 카운팅되는 펄스들의 개수가 기준 개수 이상인 경우, 카운터(264)는 논리 값 하이를 갖는 신호를 인버터(GT6)로 출력할 수 있다. 인버터(GT6)는 카운터(236)로부터 출력되는 신호를 반전시켜 신호(D5)를 펄스 생성기(PG1)로 출력할 수 있다.
펄스 생성기(PG1)는 인버터(GT6)로부터 신호(D5)를 수신할 수 있다. 펄스 생성기(PG1)는 신호(D5)의 하강 엣지에 응답하여 논리 값 로우를 갖는 펄스를 생성할 수 있다. 펄스 생성기(PG1)는 펄스를 포함하는 신호(D6)를 플립플랍(FF5)으로 출력할 수 있다.
플립플랍(FF5)은 신호(D6)의 상승 엣지에 응답하여 신호(INV)의 논리 값을 천이시킬 수 있다. 예로서, 플립플랍(FF5)에 의해 신호(D6)의 상승 엣지가 수신되기 전 신호(INV)의 논리 값이 논리 값 로우인 경우, 플립플랍(FF5)은 신호(D6)의 상승 엣지에 응답하여 논리 값 하이를 갖는 신호(INV)를 출력할 수 있다. 플립플랍(FF5)에 의해 신호(D6)의 상승 엣지가 수신되기 전 신호(INV)의 논리 값이 논리 값 하이인 경우, 플립플랍(FF5)은 신호(D6)의 상승 엣지에 응답하여 논리 값 로우를 갖는 신호(INV)를 출력할 수 있다.
도 10은 도 9의 위상 검출 회로의 예시적인 동작들을 설명하기 위한 그래프들이다. 도 10의 예에서, x축들은 시간을 나타내고, y축들은 신호들(R4, D1 내지 D4, D1b, D2b, PS, 및 ENB) 및 클럭(CLK2)의 논리 값을 나타내고, 논리 값 "1"은 논리 값 하이를 나타내고, 논리 값 "0"은 논리 값 로우를 나타낸다.
이하, 도 9 및 도 10을 함께 참조하여, 신호(R4)의 엣지(상승 엣지 및 하강 엣지)와 클럭(CLK2)의 상승 엣지 사이의 시간 길이가 기준 값 보다 긴 경우, 위상 검출 회로(260_1)의 예시적인 동작들이 설명될 것이다.
플립플랍(FF1)의 동작에 의해, 신호(D1)는, 신호(R4)의 상승 엣지에 의해 샘플링된 접지 전압의 논리 값 로우 및 신호(PS)의 상승 엣지에 의해 프리셋된 논리 값 하이를 순차적으로 및 반복적으로 가질 수 있다.
예로서, 시점 "t110"에서, 플립플랍(FF1)은 신호(R4)의 상승 엣지에 응답하여 접지 전압의 논리 값 로우를 샘플링할 수 있다. 시점 "t110"에서의 샘플링에 의해, 시점 "t110"으로부터 시점 "t11"까지의 시간 구간에서, 신호(D1)는 논리 값 로우를 가질 수 있다. 시점 "t11"에서, 플립플랍(FF1)은 신호(PS)의 상승 엣지에 응답하여 신호(D1)의 논리 값을 프리셋할 수 있다. 시점 "t11"에서의 프리셋에 의해, 시점 "t11" 이후 신호(D1)는 논리 값 하이를 가질 수 있다.
플립플랍(FF2)의 동작에 의해, 신호(D2)는, 클럭(CLK2)의 상승 엣지에 의해 샘플링된 접지 전압의 논리 값 로우 및 신호(PS)의 상승 엣지에 의해 프리셋된 논리 값 하이를 순차적으로 및 반복적으로 가질 수 있다.
예로서, 시점 "t12"에서, 플립플랍(FF2)은 신호(R4)의 상승 엣지에 응답하여 접지 전압의 논리 값 로우를 샘플링할 수 있다. 시점 "t12"에서의 샘플링에 의해, 시점 "t12"으로부터 시점 "t13"까지의 시간 구간에서, 신호(D2)는 논리 값 로우를 가질 수 있다. 시점 "t13"에서, 플립플랍(FF2)은 신호(PS)의 상승 엣지에 응답하여 신호(D2)의 논리 값을 프리셋할 수 있다. 시점 "t13"에서의 프리셋에 의해, 시점 "t13"이후 신호(D2)는 논리 값 하이를 가질 수 있다.
지연 회로(DL2)에 의해 신호(D1)가 지연될 수 있다. 예로서, 신호(D1)는 시간 길이(DL1)만큼 지연될 수 있다. 지연 회로(DL2)에 의해 지연된 신호가 인버터(GT2)에 의해 반전됨으로써 신호(D1b)가 출력될 수 있다. 지연 회로(DL3)에 의해 신호(D2)가 지연될 수 있다. 예로서, 신호(D2)는 시간 길이(DL2)만큼 지연될 수 있다. 지연 회로(DL3)에 의해 지연된 신호가 인버터(GT3)에 의해 반전됨으로써 신호(D2b)가 출력될 수 있다.
플립플랍(FF3)의 동작에 의해, 신호(D3)는, 신호(D2b)의 상승 엣지에 의해 샘플링된 신호(D1)의 논리 값 하이를 가질 수 있다. 예로서, 시점 "t14"에서, 플립플랍(FF3)은 신호(D2b)의 상승 엣지에 응답하여 신호(D1)를 샘플링할 수 있다. 플립플랍(FF4)의 동작에 의해, 신호(D4)는, 신호(D1b)의 상승 엣지에 의해 샘플링된 신호(D2)의 논리 값 로우를 가질 수 있다. 예로서, 시점 "t15"에서, 플립플랍(FF4)은 신호(D1b)의 상승 엣지에 응답하여 신호(D2)의 논리 값 로우를 샘플링할 수 있다.
OR 연산자(GT5)는, 신호(D3)의 논리 값 및 신호(D4)의 논리 값에 기초하여 논리 합 연산을 수행할 수 있다. 예로서, OR 연산자(GT5)는 신호(D3)의 논리 값 하이 및 신호(D4)의 논리 값 로우에 응답하여 논리 값 하이를 갖는 신호(ENB)를 출력할 수 있다.
도 11은 도 9의 위상 검출 회로의 예시적인 동작들을 설명하기 위한 그래프들이다. 도 11의 예에서, x축들은 시간을 나타내고, y축들은 신호들(R4, D1 내지 D4, D1b, D2b, PS, 및 ENB) 및 클럭(CLK2)의 논리 값을 나타내고, 논리 값 "1"은 논리 값 하이를 나타내고, 논리 값 "0"은 논리 값 로우를 나타낸다.
이하, 도 9 및 도 11을 함께 참조하여, 신호(R4)의 엣지(상승 엣지 및 하강 엣지)와 클럭(CLK2)의 상승 엣지 사이의 시간 길이가 기준 값 이하인 경우, 위상 검출 회로(260_1)의 예시적인 동작들이 설명될 것이다. 보다 나은 이해를 위해, 시점 "t16"에 신호(R4)의 상승 에지 및 클럭(CLK2)의 상승 에지가 플립플랍들(FF1 및 FF2)에 의해 각각 수신되는 예시가 설명될 것이다.
플립플랍(FF1)의 동작에 의해, 신호(D1)는, 신호(R4)의 상승 엣지에 의해 샘플링된 접지 전압의 논리 값 로우 및 신호(PS)의 상승 엣지에 의해 프리셋된 논리 값 하이를 순차적으로 및 반복적으로 가질 수 있다.
예로서, 시점 "t16"에서, 플립플랍(FF1)은 신호(R4)의 상승 엣지에 응답하여 접지 전압의 논리 값 로우를 샘플링할 수 있다. 시점 "t16"에서의 샘플링에 의해, 시점 "t16"으로부터 시점 "t17"까지의 시간 구간에서, 신호(D1)는 논리 값 로우를 가질 수 있다. 시점 "t17"에서, 플립플랍(FF1)은 신호(PS)의 상승 엣지에 응답하여 신호(D1)의 논리 값을 프리셋할 수 있다. 시점 "t17"에서의 프리셋에 의해, 시점 "t17" 이후 신호(D1)는 논리 값 하이를 가질 수 있다.
플립플랍(FF2)의 동작에 의해, 신호(D2)는, 클럭(CLK2)의 상승 엣지에 의해 샘플링된 접지 전압의 논리 값 로우 및 신호(PS)의 상승 엣지에 의해 프리셋된 논리 값 하이를 순차적으로 및 반복적으로 가질 수 있다.
예로서, 시점 "t16"에서, 플립플랍(FF2)은 신호(R4)의 상승 엣지에 응답하여 접지 전압의 논리 값 로우를 샘플링할 수 있다. 시점 "t16"에서의 샘플링에 의해, 시점 "t16"으로부터 시점 "t17"까지의 시간 구간에서, 신호(D2)는 논리 값 로우를 가질 수 있다. 시점 "t17"에서, 플립플랍(FF2)은 신호(PS)의 상승 엣지에 응답하여 신호(D2)의 논리 값을 프리셋할 수 있다. 시점 "t17"에서의 프리셋에 의해, 시점 "t17"이후 신호(D2)는 논리 값 하이를 가질 수 있다.
지연 회로(DL2)에 의해 신호(D1)가 지연될 수 있다. 예로서, 신호(D1)는 시간 길이(DL1)만큼 지연될 수 있다. 지연 회로(DL2)에 의해 지연된 신호(D1)가 인버터(GT2)에 의해 반전됨으로써 신호(D1b)가 출력될 수 있다. 지연 회로(DL3)에 의해 신호(D2)가 지연될 수 있다. 예로서, 신호(D2)는 시간 길이(DL2)만큼 지연될 수 있다. 지연 회로(DL3)에 의해 지연된 신호가 인버터(GT3)에 의해 반전됨으로써 신호(D2b)가 출력될 수 있다.
플립플랍(FF3)의 동작에 의해, 신호(D3)는, 신호(D2b)의 상승 엣지에 의해 샘플링된 신호(D1)의 논리 값 로우를 가질 수 있다. 예로서, 시점 "t18"에서, 플립플랍(FF3)은 신호(D2b)의 상승 엣지에 응답하여 신호(D1)를 샘플링할 수 있다. 플립플랍(FF4)의 동작에 의해, 신호(D4)는, 신호(D1b)의 상승 엣지에 의해 샘플링된 신호(D2)의 논리 값 로우를 가질 수 있다. 예로서, 시점 "t19"에서, 플립플랍(FF4)은 신호(D1b)의 상승 엣지에 응답하여 신호(D2)의 논리 값 로우를 샘플링할 수 있다.
OR 연산자(GT5)는, 신호(D3)의 논리 값 및 신호(D4)의 논리 값에 기초하여 논리 합 연산을 수행할 수 있다. 예로서, OR 연산자(GT5)는 신호들(D3 및 D4)의 논리 값 로우들에 응답하여 논리 값 로우를 갖는 신호(ENB)를 출력할 수 있다.
도 12는 도 9의 위상 검출 회로의 예시적인 동작들을 설명하기 위한 그래프들이다. 도 12의 예에서, x축 들은 시간을 나타내고, y축들은 신호들(R4, ENB, D5, D6, 및 INV)의 논리 값들 및 클럭(CLK)의 논리 값을 나타내고, 논리 값 "1"은 논리 값 하이를 나타내고, 논리 값 "0"은 논리 값 로우를 나타낸다.
시점 "t20" 이전, 신호(R4)의 위상과 클럭(CLK2)의 위상 사이의 차이는 기준 값 이하일 수 있다. 즉, 시점 "t20" 이전, 신호(R4)의 상승 엣지와 클럭(CLK2)의 상승 엣지 사이의 시간 길이는 기준 값 이하일 수 있다. 따라서, 시점 "t20" 이전, 클럭 데이터 복구 회로(260_1)는 도 11을 참조하여 설명된 동작들을 수행할 수 있고, 신호(ENB)의 논리 값은 논리 값 로우일 수 있다.
도 9를 참조하여 설명된 바와 같이, 카운터(CT1)는 신호(ENB)의 논리 값 로우에 응답하여 클럭(CLK2)에 포함된 펄스들을 카운팅할 수 있다. 시점 "t20"이전까지 카운터(CT1)에 의해 카운팅된 펄스들의 개수는 기준 개수일 수 있다. 따라서, 시점 "t20" 이후, 카운터(CT1)는 논리 값 하이의 신호를 인버터(GT6)으로 출력할 수 있다. 시점 "t20" 이후, 인터버(GT6)는 카운터(CT1)로부터 수신되는 신호를 반전시킴으로써 논리 값 로우를 값는 신호(D5)를 출력할 수 있다.
펄스 생성기(PG1)는, 시점 "t20"에서 출력되는 신호(D5)의 하강 엣지에 응답하여 펄스를 출력할 수 있다. 좀 더 구체적으로, 펄스 생성기(PG1)는 시점 "t20"에서 하강 엣지를 갖고, 시점 "t20"로부터 시점 "t21"까지 논리 값 로우를 갖고, 시점 "t21"에서 상승 엣지를 갖는 신호(D6)를 출력할 수 있다.
시점 "t21"에서, 플립플랍(FF5)은 신호(D6)의 상승 엣지에 응답하여 신호(INV)의 논리 값을 천이시킬 수 있다. 도12의 예에서, 시점 "t21" 이전 신호(INV)가 논리 값 로우를 가졌으므로, 시점 "t21" 이후 신호(INV)가 논리 값 하이를 가질 수 있다.
도 3을 참조하여 설명된 바와 같이, 신호(INV)의 논리 값이 천이됨에 따라, 위상 반전 회로(250)는 클럭(CLK2)의 위상을 반전시킬 수 있다. 예로서, 시점 "t22"에서 클럭(CLK2)의 위상이 반전될 수 있다. 따라서, 시점 "t21" 이후, 신호(R4)의 위상과 클럭(CLK2)의 위상 사이의 차이는 기준 값 이상일 수 있다. 즉, 시점 "t21" 이후, 신호(R4)의 엣지와 클럭(CLK2)의 상승 엣지 사이의 시간 길이는 기준 값 이상일 수 있다.
따라서, 시점 "t22" 이후, 클럭 데이터 복구 회로(260_1)는 도 10을 참조하여 설명된 동작들을 수행할 수 있고, 신호(ENB)는 논리 값 하이를 가질 수 있다. 카운터(CT1)는 신호(ENB)의 논리 값 하이에 응답하여 카운팅을 중단하고, 논리 값 하이를 갖는 신호(D5)를 출력할 수 있다.
도 13은 도 2의 클럭 데이터 복구 회로의 예시적인 구성을 보여주는 블록도 이다.
도 13을 참조하면, 클럭 데이터 복구 회로(200_2)는 위상 비교 회로(210), 위상 필터 회로(220), 위상 비교 증폭기(230), 발진 회로(240), 위상 반전 회로(250), 및 위상 검출 회로(260_2)를 포함할 수 있다. 위상 비교 회로(210), 위상 필터 회로(220), 발진 회로(240), 및 위상 반전 회로(250)의 예시적인 구성 및 동작들은 도 3을 참조하여 설명된 바와 유사하므로 이하 중복되는 설명은 생략된다.
신호(S3)를 출력하기 위한 위상 비교 증폭기(230)의 동작들은 도 3을 참조하여 설명된 것과 유사하므로 이하 설명은 생략된다. 위상 비교 증폭기(230)는 신호들(S21 및 S22)에 기초하여 신호(S4)를 출력할 수 있다. 좀 더 구체적으로, 위상 비교 증폭기(230)는 신호(S21)의 레벨로부터 신호(S22)의 레벨을 뺀 값에 대응하는 레벨을 갖는 신호(S4)를 출력할 수 있다.
도 6을 참조하여 설명된 바와 같이, 신호(S21)의 레벨은 신호(R4)의 위상과 클럭(CLK2)의 위상 사이의 차이와 관련될 수 있다. 따라서, 위상 비교 증폭기(230)는 신호(R4)의 위상과 클럭(CLK2)의 위상 사이의 차이와 관련되는 레벨을 갖는 신호(S4)를 위상 검출 회로로 출력할 수 있다.
예로서, 신호(R4)의 위상과 클럭(CLK2)의 위상 사이의 차이가 기준 값 이하인 경우, 신호(R4)의 레벨은 제 1 레벨 보다 크고 제 2 레벨 보다 작을 수 있다. 신호(R4)의 위상이 클럭(CLK2)의 위상 보다 앞서고(도 6 참조) 신호(R4)의 위상과 클럭(CLK2)의 위상 사이의 차이가 기준 값 보다 큰 경우, 신호(S4)의 레벨은 제 2 레벨 보다 클 수 있다. 신호(R4)의 위상이 클럭(CLK2)의 위상 보다 느리고(도 7 참조) 신호(R4)의 위상과 클럭(CLK2)의 위상 사이의 차이가 기준 값 보다 큰 경우, 신호(S4)의 레벨은 제 2 레벨 보다 클 수 있다.
위상 검출 회로(260_2)는 위상 비교 증폭기(230)로부터 신호(S4)를 수신할 수 있다. 위상 검출 회로(260_2)는 신호(S4) 및 클럭(CLK2)에 기초하여 위상 반전 회로(250)를 제어하기 위한 신호(INV)를 출력할 수 있다. 도 14 내지 도 17을 참조하여, 위상 검출 회로(260_2)의 예시적인 구성 및 동작들이 설명될 것이다.
도 14는 도 13의 위상 검출 회로의 예시적인 구성을 보여주는 블록도 이다.
도 14를 참조하면, 위상 검출 회로(260_2)는 위상차 감지 회로(261_2), 카운터 회로(262_2), 및 제어 신호 생성 회로(263_2)을 포함할 수 있다.
위상차 감지 회로(261_2)는 도 13의 위상 비교 증폭기(230)로부터 신호(S4)를 수신하고, 위상 반전 회로(250)로부터 클럭(CLK2)을 수신할 수 있다. 위상차 감지 회로(261_1)는 신호(S4)와 클럭(CLK2)에 기초하여 카운터 회로(262_1)를 제어하기 위한 신호(ENB)를 출력할 수 있다.
도 13을 참조하여 설명된 바와 같이, 신호(S4)의 레벨은 신호(R4)의 위상과 클럭(CLK2)의 위상 사이의 차이와 관련될 수 있다. 위상차 감지 회로(261_2)는 제 1 레벨의 전압, 제 2 레벨의 전압 및 신호(S4)에 기초하여, 신호(ENB)를 출력할 수 있다. 예로서, 위상차 감지 회로(261_2)는 신호(S4)의 레벨이 제 1 레벨 보다 작은지, 제 1 레벨 이상이고 제 2 레벨 이하인지, 및 제 2 레벨 보다 큰지에 따라 결정되는 논리 값을 갖는 신호(ENB)를 출력할 수 있다. 도 14에서 신호(ENB)가 하나의 신호로 도시되었으나, 신호(ENB)는 둘 이상의 신호들을 포함하도록 변형 및 수정될 수 있음이 이해될 것이다.
카운터 회로(262_2)는 위상차 감지 회로(261_2)로부터 신호(ENB)를 수신할 수 있다. 예로서, 카운터 회로(262_2)는 신호(ENB)의 논리 값 로우에 응답하여 클럭(CLK2)에 포함된 펄스들을 카운팅 할 수 있다. 카운팅된 펄스들의 수가 기준 시간에 대응하는 개수(이하, 기준 개수)를 초과할 경우, 카운팅 회로(261_2)는 논리 값 로우를 갖는 신호(D5)를 출력할 수 있다. 카운터 회로(262_2)는 신호(ENB)의 논리 값 하이에 응답하여 논리 값 하이를 갖는 신호(D9)를 출력할 수 있다.
제어 신호 생성 회로(263_2)의 구체적인 구성 밀 동작들은 도 8의 제어 신호 생성 회로(263_2)를 참조하여 설명된 것과 유사하므로 이하 설명은 생략된다.
도 15는 도 14의 위상 검출 회로의 예시적인 구성을 보여주는 회로도 이다.
도 15를 참조하면, 위상차 검출 회로(261_2)는 비교기들(CP1 및 CP2)을 포함할 수 있다. 카운터 회로(262_2)는 카운터들(CT2 및 CT3) 및 NAND 연산자(GT7)를 포함할 수 있다. 제어 신호 생성 회로(263_2)는 펄스 생성기(PG2) 및 플립플랍(FF6)을 포함할 수 있다. 도 14의 신호(ENB)는 도 15의 신호들(ENB_H 및 ENB_L)을 포함할 수 있다. 카운터들(CT2 및 CT3), 펄스 생성기(PG2), 및 플립플랍(FF6)의 동작들은 도 9의 카운터(CT1), 펄스 생성기(PG1), 및 플립플랍(FF5)을 참조하여 설명된 동작들과 유사하므로 이하 설명은 생략된다.
비교기들(CP1 및 CP2)은 클럭 데이터 복구 회로(200_2) 내부 또는 외부에 포함되는 전압 생성기로부터 전압들(VH 및 VL)을 각각 수신할 수 있다. 비교기(CP2)는 비반전 단자를 통해 신호(S4)를 수신하고, 반전 단자를 통해 제 1 레벨의 전압(VL)을 수신할 수 있다. 비교기(CP1)는 비반전 단자를 통해 제 2 레벨의 전압(VH)을 수신하고, 반전 단자를 통해 신호(S4)를 수신할 수 있다.
비교기들(CP1 및 CP2)은 비반전 단자를 통해 수신되는 신호의 레벨과 반전 단자를 통해 수신되는 신호의 레벨을 비교할 수 있다. 비반전 단자를 통해 수신되는 신호의 레벨이 반전 단자를 통해 수신되는 신호의 레벨보다 큰 경우, 비교기들(CP1 및 CP2)은 논리 값 하이를 갖는 신호들(ENB_H 및 ENB_L)을 각각 출력할 수 있다. 비반전 단자를 통해 수신되는 신호의 레벨이 반전 단자를 통해 수신되는 신호의 레벨 이하인 경우, 비교기들(CP1 및 CP2)은 논리 값 로우를 갖는 신호들(ENB_H 및 ENB_L)을 각각 출력할 수 있다.
논리 값 로우를 갖는 신호들(D7 및 D8)에 응답하여, NAND 연산자(GT7)는 논리 값 하이를 갖는 신호(D9)를 출력할 수 있다. 서로 상이한 논리 값들을 각각 갖는 신호들(D7 및 D8)에 응답하여, NAND 연산자(GT7)는 논리 값 하이를 갖는 신호(D9)를 출력할 수 있다. 논리 값 하이를 갖는 신호들(D7 및 D8)에 응답하여, NAND 연산자(GT7)는 논리 값 로우를 갖는 신호(D9)를 출력할 수 있다. 이하, 도 16 및 도 17을 참조하여, 신호(R4)의 위상과 클럭(CLK2)의 위상 사이의 차이에 따른 위상 검출 회로(260_2)의 예시적인 동작들이 설명될 것이다.
도 16은 도 15의 위상 검출 회로의 예시적인 동작들을 설명하기 위한 그래프들 이다.
신호(R4)의 위상과 클럭(CLK2)의 위상 사이의 차이가 기준 값 이상일 수 있다. 예로서, 신호(R4)의 상승 엣지와 클럭(CLK2)의 상승 엣지 사이의 시간 구간(PD)의 길이가 기준 값 보다 클 수 있다.
도 13을 참조하여 설명된 바와 같이, 위상 비교 증폭기(230)로부터 출력되는 신호(S4)의 레벨 "V4_1"은 전압(VL)의 제 1 레벨 이상이고 전압(VH)의 제 2 레벨 이하일 수 있다. 신호(S4)의 레벨이 제 2 레벨 이하이므로, 비교기(CP2)는 논리 값 하이를 갖는 신호(ENB_H)를 출력할 수 있다. 신호(S4)의 레벨이 제 1 레벨 이상이므로, 비교기(CP2)는 논리 값 하이를 갖는 신호(ENB_L)를 출력할 수 있다.
카운터(CT2)는 신호(ENB_H)의 논리 값 하이에 응답하여 프리셋될 수 있다. 프리셋 동작에 의해, 카운터(CT2)는 논리 값 하이를 갖는 신호(D7)를 출력할 수 있다. 카운터(CT3)는 신호(ENB_L)의 논리 값 하이에 응답하여 프리셋될 수 있다. 프리셋 동작에 의해, 카운터(CT3)는 논리 값 하이를 갖는 신호(D8)를 출력할 수 있다. NAND 연산자(GT7)는 논리 값 하이를 갖는 신호들(D7 및 D8)에 응답하여 논리 값 로우를 갖는 신호(D9)를 출력할 수 있다.
이후, 도 12를 참조하여 설명된 바와 같이, 펄스 생성기(PG2)는 신호(D9)의 논리 값 로우에 응답하여 펄스를 포함하지 않는 신호(D10)를 출력할 수 있다. 플립플랍(FF6)은 일정하게 유지되는 레벨을 갖는 신호(INV)를 출력할 수 있다.
도 17은 도 15의 위상 검출 회로의 예시적인 동작들을 설명하기 위한 그래프들 이다.
신호(R4)의 상승 엣지와 클럭(CLK2)의 상승 엣지가 위상 검출 회로260_2)로 실질적으로 동시에 수신될 수 있다. 도 17에서 "실질적으로 동시에"는 "완전하게 동시에"를 의미할 뿐만 아니라, “미세한 시간 차이로”를 의미한다. 예로서, 도 17에서 신호(R4)의 상승 엣지는 클럭(CLK2)의 상승 엣지 보다 미세하게 먼저 수신될 수 있다.
도 13을 참조하여 설명된 바와 같이, 위상 비교 증폭기(230)로부터 출력되는 신호(S4)의 레벨 "V4_1"은 전압(VH)의 제 2 레벨 보다 클 수 있다. 신호(S4)의 레벨이 제 2 레벨 보다 크므로, 비교기(CP2)는 논리 값 로우를 갖는 신호(ENB_H)를 출력할 수 있다. 신호(S4)의 레벨이 제 2 레벨 보다 크고 제 2 레벨은 제 1 레벨 보다 크므로, 비교기(CP2)는 논리 값 하이를 갖는 신호(ENB_L)를 출력할 수 있다.
카운터(CT2)는 신호(ENB_H)의 논리 값 로우에 응답하여 클럭(CLK2)에 포함된 펄스들을 카운팅할 수 있다. 카운팅 되는 펄스들의 개수가 기준 개수를 초과할 경우, 카운터(CT2)는 논리 값 로우를 갖는 신호(D7)를 출력할 수 있다. 카운터(CT3)는 신호(ENB_L)의 논리 값 하이에 응답하여 프리셋될 수 있다. 프리셋 동작에 의해, 카운터(CT3)는 논리 값 하이를 갖는 신호(D8)를 출력할 수 있다. NAND 연산자(GT7)는 논리 값 로우를 갖는 신호(D7) 및 논리 값 하이를 갖는 D8)에 응답하여 논리 값 하이를 갖는 신호(D9)를 출력할 수 있다.
펄스 생성기(PG2)는 논리 값 하이를 갖는 신호(D9)에 응답하여 펄스를 포함하는 신호(D10)를 플립플랍(FF6)으로 출력할 수 있다. 플립플랍(FF6)은 신호(D10)에 포함된 펄스에 응답하여 신호(INV)의 논리 값을 천이시킬 수 있다.
신호(R4)의 상승 엣지가 클럭(CLK2)의 상승 엣지 보다 앞서고 신호(R4)의 상승 엣지와 클럭(CLK2)의 상승 엣지 사이의 시간 길이가 기준 값 보다 낮은 경우, 위상 검출 회로(260_2)는 도 17을 참조하여 설명된 바와 유사한 동작들을 수행할 수 있음이 잘 이해될 것이다.
신호(R4)의 상승 엣지가 클럭(CLK2)의 상승 엣지 보다 뒤처지고 신호(R4)의 상승 엣지와 클럭(CLK2)의 상승 엣지 사이의 시간 길이가 기준 값 보다 낮은 경우, 신호(S4)의 레벨은 전압(VL)의 제 1 레벨 보다 낮을 수 있다. 따라서, 비교기(CP2) 및 카운터(CT3)의 동작들은 도 17을 참조하여 설명된 비교기(CP1) 및 카운터(CT2)의 동작들과 유사할 것이며, 도 17을 참조하여 설명된 것과 유사하게, NAND 연산자 회로(GT7)는 논리 값 로우의 신호(D9)를 출력할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 인체 통신 시스템
200_1: 클럭 데이터 복구 회로
200_2: 클럭 데이터 복구 회로

Claims (17)

  1. 입력 신호를 샘플링하기 위해 사용될 제 1 클럭을 생성하도록 구성되는 발진 회로;
    상기 제 1 클럭에 기초하여 제 2 클럭을 출력하도록 구성되는 위상 반전 회로; 및
    기준 시간 이상의 시간 동안 상기 입력 신호의 위상과 상기 제 2 클럭의 위상 사이의 위상차가 기준 값 보다 작은 경우 제 1 논리 값을 갖는 제어 신호를 생성하고, 상기 위상차가 상기 기준 값 이상이거나 상기 기준 시간 보다 짧은 시간 동안 상기 위상차가 상기 기준 값 보다 작은 경우 제 2 논리 값을 갖는 상기 제어 신호를 생성하도록 구성되는 위상 검출 회로를 포함하되,
    상기 위상 반전 회로는, 상기 제어 신호의 논리 값이 상기 제 1 논리 값으로부터 상기 제 2 논리 값으로 변하거나 상기 제어 신호의 상기 논리 값이 상기 제 2 논리 값으로부터 상기 제 1 논리 값으로 변하는 경우, 상기 제 2 클럭의 위상을 반전시키도록 더 구성되는 전자 회로.
  2. 제 1 항에 있어서,
    상기 위상 검출 회로는 상기 제 2 클럭에 포함되는 펄스들의 개수를 카운팅 하도록 더 구성되는 전자 회로.
  3. 제 2 항에 있어서,
    상기 위상 검출 회로에 의해 상기 기준 시간에 대응하는 기준 개수 이상의 펄스들이 카운팅되는 경우, 상기 제 1 논리 값을 갖는 상기 제어 신호를 출력하도록 더 구성되는 전자 회로.
  4. 제 1 항에 있어서,
    상기 발진 회로는,
    상기 위상차에 기초하여 상기 제 1 클럭의 위상을 조정하도록 더 구성되는 전자 회로.
  5. 제 1 항에 있어서,
    상기 위상차와 관련되는 제 1 신호를 생성하도록 구성되는 위상 비교 회로; 및
    상기 제 1 신호에 기초하여 상기 위상차와 관련되는 레벨을 갖는 제 2 신호를 전달하도록 구성되는 필터 회로를 더 포함하는 전자 회로.
  6. 제 5 항에 있어서,
    상기 위상 비교 회로는, 상기 제 2 클럭, 및 상기 제 2 클럭에 기초하여 샘플링되는 상기 입력 신호를 디지털 수신회로로 제공하도록 구성되는 전자 회로.
  7. 제 5 항에 있어서,
    상기 발진 회로는, 상기 제 2 신호에 기초하여 조정되는 주파수를 갖는 전압에 기초하여 상기 제 1 클럭을 출력하도록 더 구성되는 전자 회로.
  8. 입력 신호를 샘플링하기 위해 사용될 제 1 클럭을 생성하도록 구성되는 발진 회로;
    상기 입력 신호의 위상과 상기 제 1 클럭의 위상 사이의 위상차에 대응하는 레벨을 갖는 제어 전압을 생성하도록 구성되는 증폭 회로;
    상기 제 1 클럭에 기초하여 제 2 클럭을 출력하도록 구성되는 위상 반전 회로; 및
    상기 위상 반전 회로를 제어하기 위한 제어 신호를 출력하고, 기준 시간 이상의 시간 동안 상기 제어 전압의 레벨이 제 1 레벨 보다 낮거나 제 2 레벨 보다 높은 경우 상기 제어 신호의 논리 값을 천이시키고, 상기 제 1 레벨은 상기 제 2 레벨 보다 낮은 위상 검출 회로를 포함하되,
    상기 위상 반전 회로는, 상기 제어 신호의 상기 논리 값이 천이되는 경우, 상기 제 2 클럭의 위상을 반전시키도록 더 구성되는 전자 회로.
  9. 제 8 항에 있어서,
    상기 위상 검출 회로는, 상기 기준 시간 보다 짧은 시간 동안 상기 제어 전압의 상기 레벨이 상기 제 1 레벨 보다 낮거나 상기 제 2 레벨 보다 높은 경우 상기 제어 신호의 상기 논리 값을 유지시키도록 더 구성되는 전자 회로.
  10. 제 8 항에 있어서,
    상기 위상 검출 회로는, 상기 제어 전압의 상기 레벨이 상기 제 1 레벨 이상이고 상기 제 2 레벨 이하인 경우 상기 제어 신호의 상기 논리 값을 유지시키도록 더 구성되는 전자 회로.
  11. 제 8 항에 있어서,
    상기 위상 검출 회로는,
    상기 제어 전압의 상기 레벨과 상기 제 1 레벨을 비교하고, 상기 제어 전압의 상기 레벨과 상기 제 2 레벨을 비교하도록 더 구성되는 전자 회로.
  12. 제 8 항에 있어서,
    상기 위상 검출 회로는, 상기 제어 전압의 상기 레벨이 상기 제 1 레벨 보다 낮거나 상기 제 2 레벨 보다 높은 경우 상기 제 2 클럭에 포함되는 펄스들을 카운팅하도록 더 구성되는 전자 회로.
  13. 제 12 항에 있어서,
    상기 위상 검출 회로는, 상기 카운팅되는 상기 펄스들의 개수가 상기 기준 시간에 대응하는 기준 개수 이상인 경우 상기 제어 신호의 상기 논리 값을 천이시키도록 더 구성되는 전자 회로.
  14. 입력 신호를 샘플링하기 위해 사용될 제 1 클럭을 생성하도록 구성되는 발진 회로;
    상기 제 1 클럭에 기초하여 제 2 클럭을 출력하도록 구성되는 위상 반전 회로; 및
    상기 입력 신호의 위상과 상기 제 1 클럭의 위상 사이의 위상차가 기준 값 보다 작은 시간 구간 동안 상기 위상 반전 회로로부터 수신되는 상기 제 2 클럭에 포함되는 펄스들의 개수가 기준 개수 이상인 경우, 제어 신호의 논리 값을 천이시키도록 구성되는 위상 검출 회로를 포함하되,
    상기 위상 반전 회로는, 상기 제어 신호의 상기 논리 값이 천이되는 경우, 상기 제 2 클럭의 위상을 반전시키도록 더 구성되는 전자 회로.
  15. 제 14 항에 있어서,
    상기 위상 검출 회로는,
    상기 입력 신호의 상승 엣지 및 하강 엣지에 응답하여 제 1 논리 값을 갖는 제 1 신호를 출력하도록 구성되는 제 1 플립플랍;
    상기 제 2 클럭의 상승 엣지에 응답하여 상기 제 1 논리 값을 갖는 제 2 신호를 출력하도록 구성되는 제 2 플립 플랍을 포함하는 전자 회로.
  16. 제 15 항에 있어서,
    상기 위상 검출 회로는,
    상기 제 2 신호에 기초하여 상기 제 1 신호를 샘플링함으로써 제 3 신호를 출력하도록 구성되는 제 3 플립 플랍; 및
    상기 제 1 신호에 기초하여 상기 제 2 신호를 샘플링함으로써 제 4 신호를 출력하도록 구성되는 제 4 플립플랍을 더 포함하는 전자 회로.
  17. 제 16 항에 있어서,
    상기 제 3 신호의 논리 값과 상기 제 4 신호의 논리 값에 대한 논리 연산에 기초하여, 상기 제 2 클럭에 포함되는 펄스들의 개수를 카운팅하도록 구성되는 카운터를 더 포함하는 전자 회로.
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