CN1295902C

CN1295902C - 高速突发式时钟和数据恢复器

Info

Publication number: CN1295902C
Application number: CNB031414680A
Authority: CN
Inventors: 张瑞峰; 李迎春; 林如俭; 李力; 宋英雄; 许志荣
Original assignee: Shanghai Teraeand Photoness Technology Co Ltd; University of Shanghai for Science and Technology
Current assignee: Shanghai Teraband Photonics Co., Ltd.; University of Shanghai for Science and Technology
Priority date: 2003-07-08
Filing date: 2003-07-08
Publication date: 2007-01-17
Anticipated expiration: 2023-07-08
Also published as: CN1479482A

Abstract

本发明涉及一种高速突发式时钟和数据恢复器。它包含有带有数据信号输入端口、参考时钟信号输入端口、时钟信号输出端口、数据信号输出端口和复位信号输入端口的印刷电路板及安装在其上的电子元件和芯片，电路由数据触发法延时控制信号产生模块、延时调整模块、本地时钟产生模块和判决模块组成。本发明采用检测输入数据跳变方式实现时钟和数据信号的恢复，电路运算量小，减少控制电路消耗时间，工作速率在每秒1000兆比特以上，能满足高速无源光网络的需要。

Description

高速突发式时钟和数据恢复器

技术领域：

本发明涉及一种网络系统接入网中光接收机用的时钟数据恢复器，特别是一种高速突发式时钟和数据恢复器。

背景技术：

接入网是网络的重要组成部分，它一边连接着网络服务的使用者如政府、企业、家庭，一边连接着网络服务的提供者即各个网络运营商。随着城域网的高速化，接入网由电话线的调制解调器(Modem)发展到综合业务数据网(ISDN)再到电缆调制解调器，也向着高速化、全业务的方向发展。现在高速无源光网络作为一种新型的接入网被提出来，为用户提供更快的传输系统。

高速无源光网络系统如异步转移模式无源光网络(ATM-PON)系统、千兆以太无源光网络(EPON)系统，能够为用户提供上百兆甚至上千兆的可用带宽，可以在保证实时性要求的基础上传送如电视会议、远程医疗、视频点播、语音等实时性要求比较高的业务，更可以承载各种网络数据业务如电子邮件，文件传输等。所以，高速无源光网络是一种真正的全业务接入网。

高速无源光网络由两大部分组成，一部分是位于用户侧的突发光发送机，另一部分是位于网络运营商一侧的突发光接收机。突发光发送机将用户的数据信息由电信号转化为光信号发送到中心局；突发光接收将接收到的突发光信号转化为电信号，并把其中携带的数据信息恢复出来。

高速无源光网络系统的突发光接收机由光电转换模块、前置和限幅放大模块、时钟和数据恢复模块、串并变换模块、8B10B转换模块和媒体接入控制(MAC)模块组成。其中时钟数据恢复器是实现突发光接收机的关键部件，因为它恢复出了输入突发信号的时钟信号和数据信号，实现了时钟信号和数据信号的再生功能，为后面电路功能的实现提供了基础，为突发接收功能的实现提供了保障。

已有技术的突发时钟数据恢复技术只能工作在较低速率下，不能满足很高速率下工作的要求如每秒1000兆比特，对协议有一定的依赖性，恢复时钟信号和数据信号所需时间较长。为了满足高速无源光网络发展的需要，必须设计新型的工作速率在每秒1000兆比特以上的突发时钟数据恢复器。

发明内容：

本发明的目的在于提供一种高速突发式时钟和数据恢复器，工作速率在每秒1000兆比特以上，以满足高速无源光网络的需要。

为达到上述目的，本发明采用下述技术方案：

一种高速突发式时钟和数据恢复器，包括带有数据信号输入端口、参考时钟信号输入端口、时钟信号输出端口、数据信号输出端口和复位信号输入端口的印刷电路板及安装在其上的电子元件和芯片，其特征在于电路连接结构是：数据信号输入端口连接一个数据触发法延时控制信号产生模块和一个延时调整模块的输入端；复位信号输入端口连接数据触发法延时控制信号产生模块的另一输入端；参考时钟信号输入端口连接一个本地时钟产生模块的输入端，而本地时钟产生模块的多相时钟信号输出端连接数据触发法延时控制信号产生模块的一个输入端；数据触发法延时控制信号产生模块的输出端连接延时调整模块的另一个控制信号输入端；本地时钟产生模块的输出端分两路，一路连接时钟信号输出端口，另一路连接一个判决模块的判决时钟信号输入口；延时调整模块的输出口连接判决模块的同步数据信号输入口，判决模块的输出口连接数据信号输出端口；还有一个电流电源端口连接上述四个模块的电源接口。

上述的判决模块由一个D触发器和两个电阻构成。

上述的数据触发延时控制信号产生模块由二个D触发器和两个电阻构成。

上述的延时调整模块由四片两输入与门芯片、八个电阻、一个D触发器和一片可编程延时芯片构成。

上述的本地时钟产生模块由一片MC10ELT28型差分正射极耦合逻辑到正射极耦合逻辑转换芯片、一片锁相环芯片、一片差分线路接收芯片、十四个电阻和一个电容构成。

本发明与现有技术相比较，具有如下显而易见的突出特点和显著优点：本发明采用检测输入数据跳变的方式实现时钟和数据信号的恢复，不需要进行相关性检测运算，控制信号由两级D触发器组成的组合电路输出，电路的运算量很小，有效的减少了控制电路消耗的时间，所以工作速率高，比如工作在每秒1000兆比特的速率下，时钟数据恢复时间只需要10纳秒。检测输入数据跳变时就调整一次本地时钟的相位，使其与输入信号保持同步，这样，在输入输入数据的第一个跳变后就可以得到同步时钟信号，保证数据信号的恢复；而在输入的信号中，在四个比特的时间内就至少有一次数据跳变，所以本实用新型可满足突发信号的突发性要求，可应用于任何高速突发接收机中。

附图说明：

图1是本发明的一个实施例的结构示意图。

图2是图1示例的电路原理方框图。

图3是图2中判决模块的电路原理图。

图4是图2中数据触发法延时控制信号产生模块的电路原理图。

图5是图2中延时调整模块的电路原理图。

图6是图2中本地时钟产生模块的电路原理图。

图3、图4、图5和图6构成图1示例完整的电路原理图。图3中线路a1、a2、对应连接图5中线路a1、a2，图4中线路b1、b2、b3、b4和线路c1、c2、c3、c4对应连接图5和图6中线路b1、b2、b3、b4和线路c1、c2、c3、c4。

具体实施方式：

本发明的一个优选实施例是：参见图1和图2，一种高速突发式时钟和数据恢复器，包括带有数据信号输入端口6、参考时钟信号输入端口5、时钟信号输出端口3、数据信号输出端口4和复位信号输入端口7的印刷电路板1及安装在其上的电子元件和芯片2，其特征在于电路连接结构是：数据信号输入端口6连接一个数据触发法延时控制信号产生模块9和一个延时调整模块10的输入端；复位信号输入端口7连接数据触发法延时控制信号产生模块9的另一输入端；参考时钟信号输入端口5连接一个本地时钟产生模块11的输入端，而本地时钟产生模块11的多相时钟信号输出端c连接数据触发法延时控制信号产生模块9的一个输入端；数据触发法延时控制信号产生模块9的输出端连接延时调整模块10的另一个控制信号输入端b；本地时钟产生模块11的输出端分两路，一路连接时钟信号输出端口4，另一路连接一个判决模块8的判决时钟信号输入口；延时调整模块10的输出口连接判决模块8的同步数据信号d输入口，判决模块8的输出口连接数据信号输出端口3；还有一个电流电源端口连接上述四个模块8，9，10，11的电源接口。

参见图3，上述的判决模块8由MC100EL29型差分输入D触发器IC1、两个电阻R11和R12构成，差分输入数据接D触发器MC100EL29的1，2脚，由延时调整模块10产生的判决电平接D触发器MC100EL29的3，4脚，D触发器MC100EL29的17，18脚输出恢复出的数据。

参见图4，上述的数据触发法延时控制信号产生模块9由两个MC100EL29型差分输入D触发器IC2、IC3和四个电阻R21、R22、R23、R24构成，差分输入数据连接D触发器MC100EL29的时钟输入端3，4，8，9脚；本地时钟信号输入端，即D触发器MC100EL29的6，7脚，连接模块11的本地时钟输出；本地时钟90度延时输入端，即MC100EL29的1，2脚，连接模块11的90度相移时钟输出端口。数据输入端连接限幅放大器的输出端。MC100EL29的12，13，17，18脚为延时控制信号输出端。

参见图5，上述的延时调整模块10，它由四片MC10EL04型两输入与门芯片IC4、IC5、IC6、IC7、一片MC100E131型4比特D触发器IC8和一片MC100E195型可编程延时芯片IC9和8个电阻R1、R2、R3、R4、R5、R6、R7、R8构成。四片MC10EL04构成一个解码器，将模块9产生的控制信号转换为四路信号，这四路信连接可编程延时器MC10E195的控制端口。具体连接方式见图5。MC10E195的13、14脚的输出为判决电路的同步数据信号d，同时可以提供上层电路一对差分时钟。

参见图6，上述的本地时钟产生模块11，它由MC10ELT28型差分正射极耦合逻辑(PECL)到正射极耦合逻辑(PECL)转换芯片IC10，一片SY89421型锁相环芯片IC11，一片MC100EL16型差分线路接收芯片IC12、十四个电阻R9、R10、R17、R18、R19、R20、R21、R22、R23、R24、R25、R26、R27、R28和一个电容C1组成。它完成根据参考时钟信号产生高速时钟信号的功能，同时提供多相时钟信号。

本高速突发式时钟和数据恢复器的工作原理如下：

当信号输入时被分为两路，一路供给延时调整模块用，一路供给数据触发法延时控制信号产生模块9用来产生控制信号。供给模块9的这一路信号和模块9中的D触发器MC100EL29的时钟端相连，这个D触发器的两个数据端一个连接本地时钟信号，一个连接有90度相移的本地时钟信号。这样当输入信号有上跳变，这两个D触发器就读取时钟信号输出控制信号，根据输入信号的相位于本地时钟信号的相位差不同，控制信号就会发生变化。例如：当输入信号的相位于与本地时钟信号的相位相差在0～90度范围内时，输出的控制信号为11；当两者相差在90～180度范围内时输出的控制信号为10。

控制信号b和延时调整模块10内的解码器相连。解码器由四片两输入与门芯片MC10EL04组成。解码器将输入的两路控制信号分解为四路控制信号，控制一片可编程延时器MC10E195。可编程延时器根据输入的控制信号对从另一端口输入的输入数据信号进行不同的延时，产生同步数据信号d。判决时钟信号a即为本地时钟模块产生的判决时钟。至此已经完成了时钟恢复的任务。

判决时钟信号连接到作为判决模块8的D触发器MC100EL29的时钟端。它触发D触发器读取从数据输入端输入的信号，即系统输入信号，输出恢复好的数据信号，完成数据信号的恢复任务。

本地时钟信号d是由一片锁相环芯片SY89421产生。输入参考时钟信号被锁相环20倍倍频达到1000兆赫兹的频率，即为本地时钟信号，同时该信号经过一片线路接收芯片MC100EL16被延时250纳秒，成为90度相移本地时钟信号。

Claims

1.一种高速突发式时钟和数据恢复器，包括带有数据信号输入端口(6)、参考时钟信号输入端口(5)、时钟信号输出端口(4)、数据信号输出端口(3)和复位信号输入端口(7)的印刷电路板(1)及安装在其上的电子元件和芯片(2)，其特征在于电路连接结构是：数据信号输入端口(6)连接一个数据触发延时控制信号产生模块(9)和一个延时调整模块(10)的输入端；复位信号输入端口(7)连接数据触发延时控制信号产生模块(9)的另一输入端；参考时钟信号输入端口(5)连接一个本地时钟产生模块(11)的输入端，而本地时钟产生模块(11)的多相时钟信号输出端(c)连接数据触发延时控制信号产生模块(9)的一个输入端；数据触发延时控制信号产生模块(9)的输出端连接延时调整模块(10)的另一个控制信号输入端(b)；本地时钟产生模块(11)的输出端分两路，一路连接时钟信号输出端口(4)，另一路连接一个判决模块(8)的判决时钟信号输入口；延时调整模块(10)的输出口连接判决模块(8)的同步数据信号(d)输入口，判决模块(8)的输出口连接数据信号输出端口(3)；还有一个电流电源端口连接上述四个模块(8，9，10，11)的电源接口。

2.根据权利要求1所述的高速突发式时钟和数据恢复器，其特征在于判决模块(8)由一个型D触发器(IC1)和两个电阻(R11，R12)构成。

3.根据权利要求1所述的高速突发式时钟和数据恢复器，其特征在于数据触发延时控制信号产生模块(9)由二个D触发器(IC2、IC3)和四个电阻(R13、R14、R15、R16)构成。

4.根据权利要求1所述的高速突发式时钟和数据恢复器，其特征在于延时调整模块(10)由四片两输入与门芯片(IC4、IC5、IC6、IC7)、八个电阻(R1、R2、R3、R4、R5、R6、R7、R8)、一个D触发器(IC8)和一片可编程延时芯片(IC9)构成。

5.根据权利要求1所述的高速突发式时钟和数据恢复器，其特征在于本地时钟产生模块(11)由一片MC10ELT28型差分正射极耦合逻辑到正射极耦合逻辑转换芯片(IC10)、一片锁相环芯片(IC11)、一片差分线路接收(IC12)芯片、十四个电阻(R9、R10、R17、R18、R19、R20、R21、R22、R23、R24、R25、R26、R27、R28)和一个电容(C1)构成。