CN1121103C - 突发同步的实现方法及装置 - Google Patents

Abstract

实现突发同步的方法，特征是对串行数据经多拍延时器延时成多相数据再和关键字作相关比较，根据相关结果确定某相数据与主时钟同步。用本发明方法实现的装置，由多拍延时器、抽样器、相关器、选择器及接入各部分的主时钟构成，不需要现有技术中的相位校准，使结构简化，并可免除多相时钟所带来的缺点，也简化FPGA外围电路，还容易消除亚稳态对电路的影响。

Description

突发同步的实现方法及装置

技术领域

本发明涉及通信技术领域，更具体地，涉及时分复用多址接入(TDMA)方式通信中突发同步实现方法及其装置。

背景技术

现时的无源光网络(PON)中采用无源树形分支结构，光线路终端(OLT)位于根节点，通过光分配网(ODN)与各个光网络单元(ONU)相连，ODN为无源光分配网，只包含光分路器、合路器等无源光器件。这种树形分支结构决定了各个ONU之间必需以共享的方式与OLT通信。

PON中，上行信道采用TDMA方式，与传统点对点连续通信不同，为多点对一点的突发通信方式。为了保证不同ONU发送信元在OLT端互不碰撞，各个ONU之间也要保证同步，这是通过测距，插入延时实现的。OLT要从上行信号中恢复时钟和帧脉冲。但测距精度有限，一般为±1bit，OLT端接收到的数据流为近似连续的数据流，不同ONU发送的信元之间有几个bit的防护时间，OLT接收到信元之间的防护时间不是比特时钟周期的整倍数，不同ONU发送信元之间有相位突变。

现有突发同步技术中其装置的构成包括：多相时钟产生器4、抽样及相位校准器1、相关器2、及选择器3。图1是表示该构成的原理图，图中框5为测距计数器。

突发信号以时隙为单位，每个时隙分为两部分：前导码和数据包，前导码包括防护时间、功率恢复比特、突发同步关键字，BYTE同步关键字。OLT接收到突发信号，经O/E转换为电信号，用多相时钟产生器4产生的多相时钟对数据抽样，根据抽样信号与关键字的相关结果选择最优时钟，用最优时钟对数据部分抽样，达到突发同步目的。即按图1，多相时钟的最大相位差为360°，在相位校推器1中根据每路时钟相位与主时钟相位的关系，分别加入一定延时使抽样后的每路数据都与主时钟同步。抽样后数据进入相关器2，与关键字比较，将比较结果传给选择器3，根据每路数据的相关结果选出其中一路，就达到突发同步目的。测距计数器5用于在测距时计算环路延时，确定关键字位置。

多相时钟产生方式有延时和分相两种。延时方式对延时器性能要求很高，主要是对延时器精度和温度特性要求高。虽可采用延时锁相环产生多相时钟，延时锁相环由可调延时器和锁相环组成，可自动调节延迟时间，对延时器的精度和温度特性要求降低，但合适的高频可调延时器很难实现。分相方式由N倍频的时钟用D触发器对主时钟延时(N为对每一比特的抽样数，也就是多相时钟的相数)，要求有N倍频时钟，D触发器也要求工作在N倍频的时钟频率，所以只能工作在低频段。此外，这一方法需要一个相位校准器作相位校准工作。

以上采用多相时钟方案电路复杂程度高，一般采用的可调延时器加数字锁相用ASIC实现，这是一种数模混合电路，实现起来复杂，特别对AS1C的设计成本高，风险大。此外，用多相时钟对数据抽样并进行相位校准，为保证相位准确，只能将抽样器放在FPGA的外部，用ECL器实现。

发明内容

本发明的目的是提供一种新的突发同步实现方法，基于对数据延时，取消相位校准步骤，简化电路。

本发明的另一目的是提供一种在上述突发同步实现方法基础上的突发同步装置，体现简化构成的目标。

本发明的技术方案是：

实现突发同步的方法，其特征是：

(1)串行传输数据经多拍延时得到多相数据；

(2)用同一主时钟对上述多相数据抽样；

(3)把抽样数据与关键字进行相关比较，输出“一致”或“不一致”的相关比较结果；

(4)根据每路数据的相关比较结果，选出连续的“比较一致”的中间一路数据为最优数据，达到突发同步的目的。

一种使用上述实现突发同步方法的装置，包括测距计数器、抽样器、相关器、主选择器及主时钟，其特征是还具备多拍延时器：主时钟接入所述的各部分；传输数据进入多拍延时器延时获多相数据：抽样器用同一主时钟对多相数据抽样，并将其输出和关键字一起接到相关器的输入端；所述主选择器接在相关器输出端；所述测距计数器连接主选择器，测距计数器输出关键字位置；主选择器的输出为本装置的输出端。

本发明的实现突发同步的方法及使用该方法的装置相比已有的方法和装置不必进行相位校准，简化了电路结构，也免除了因使用多相时钟带来的上述各种缺点。

本发明采用数据延时在线路速率为155Mb/s时可以采用FPGA(现场可编程门阵列)加分离外围元件方案，抽样器可以设在FPGA内部，简化了FPGA外围电路设计，开发成本低，开发周期短。

此外，由于抽样后的数据与主时钟同步，可以很容易地消除亚稳态对电路的影响。

附图说明

图1是现有突发同步技术原理框图。

图2是本发明突发同步装置电路构成原理框图。

具体实施方式

以下结合附图详细说明实施例，通过实施例可以更清楚本发明方法的实质。

图2是本发明实施例的电路构成原理框图，装置由多拍延时器6、抽样器7、相关器2、主选择器3及测距计数器5构成，主时钟输入各部分，串行数据输入多拍延时器6被延时，61-68表示八路数据，用同一时钟对多拍数据由抽样器7分别抽样，抽样的数据已经与主时钟同步。多相数据在相关器2和输入的关键字作比较，21-28分别表示八路数据相关比较，将相关结果输入主选择器3作选择。

本例中多拍延时器采用有源延时器，对数据波形影响小，不会降低系统误码率。特别是经O/E转换后数据一般为ECL电平，而ECL有源延时器精度高，用ECL延时器实现数据延时较方便。

相关器2由门电路构成，在移位寄存器中的并行数据与关键字比较，与关键字一致者认为相关，输出“1”，在主时钟配合下将相关结果锁定。

在实施本例时，相关器允许一位误码，并行数据与关键字只有一位不一致时也认为相关。

由于抽样时钟和后续电路的时钟为同一时钟，抽样在FPGA内部，利用输入输出模块(IOB：Input Output Block)中的输入D触发器作为抽样器，抽样器输出直接接到相关器的移位寄存器中。对于此种模型中衡量进入亚稳态概率大小的参数MTBF(Mean Time Between Failures)：

MTBf＝exp(k₂*t)/(f₁*f₂*k₁)

在本例，k₁为衡量进入亚稳态的时间范围≈100PS

K₂＝D触发器脱离亚稳态的时间参数

对XilinxFPGA4000系列IOB的典型值为101/ns

f₁，f₂为主时钟，155.52MHZ

t＝5.38ns

M_TBF＝1×10¹⁷sec

此系统容许包丢失率为10^-15，码速率155.52Mb/s，可容许的MTBF＝10¹⁵/155.52×10⁶≈6.5×10⁶sec。

本例中主选择器3可以有两种实现方式，一种是查表的方式用RAM实现，或者基于逻辑方式用逻辑门实现。选择器的功能是从相关结果中选出最优数据，连续的“1”的1的中间一路数据是最优数据。

测距计数器5用于在测距时计算环路延时，输出关键字位置，对后续电路指示突发同步。

在数据的上升沿很陡时有可能每路相关结果都是“1”，因为输入到主选择器3的相关结果为锁定的相关结果，无法判断相关出现的先后次序，也无法判定出现相关的时刻与主时钟的相位关系。在本例中设有辅助选择器8，通过主时钟对相关器的结果采样，采样结果输入到辅助选择器8，当有一路出现相关时，锁定辅助选择器。当主选择器3由于各路相关结果都为“1”而无法判别最优数据时，可根据辅助选择器8的锁定结果判别。辅助选择器8为一编码器，输入锁定的采样相关结果，输出为多路选择器的控制信号。当每路数据与关键字相关时，利用采样后的相关结果判别最优时钟。

完成突发同步的并行数据从装置输出，送后续电路处理。

Claims (6)

1、一种突发方式通信中实现突发同步方法，其特征是包括：

①串行传输数据经多拍延时得到多相数据；

②用同一主时钟对上述多相数据抽样；

③把抽样数据与关键字进行相关比较，输出“一致”或“不一致”的相关比较结果；

④根据每路数据的相关比较结果，选出连续的“比较一致”的中间一路数据为最优数据，达到突发同步的目的。

2、一种使用权利要求1所述实现突发同步方法的装置，包括测距计数器(5)、抽样器(7)、相关器(2)、主选择器(3)及主时钟，其特征是还具备多拍延时器(6)：主时钟接入所述的各部分；传输数据进入多拍延时器(6)延时获多相数据：抽样器(7)用同一主时钟对多相数据抽样，并将其输出和关键字一起接到相关器(2)的输入端；所述主选择器(3)接在相关器(2)输出端；所述测距计数器(5)连接主选择器(3)，测距计数器(5)输出关键字位置；主选择器的输出为本装置的输出端。

3、根据权利要求2所述的装置，其特征是所述多拍延时器为有源延时器。

4、根据权利要求2所述的装置，其特征是所述抽样器是在现场可编程门阵列(FPGA)内部输入输出模块中的输出D触发器。

5、根据权利要求2或3或4所述的装置，其特征是所述主选择器由RAM构成或者由逻辑门构成。

6、根据权利要求5所述的装置，其特征是还包括辅助选择器(8)，所述辅助选择器(8)为一编码器，输入为锁定的采样相关结果，输出为多路选择器的控制信号；当有一路出现相关时锁定辅助选择器。