KR20100061279A - 버스트모드 데이터에 대한 클록 위상 정렬 장치 - Google Patents

Abstract

기가비트 수동형 광 네트워크(Gigabit Passive Optical Network, GPON)의 광 회선 단말(Optical Line Terminal, OLT)에서 상향 버스트모드 데이터 비트의 중앙에 클록을 동기화하기 위한 클록 위상 정렬 장치가 개시된다. 클록 위상 정렬 장치는 버스트모드 패킷 데이터들의 오버헤드 구간 동안에 클록과 데이터의 위상을 오버샘플링과 디지털 방식으로 효율적으로 정렬하기 위한 장치로, 버스트모드 데이터 신호를 고속 연속모드 아날로그회로를 통하여 오버샘플링하고, 병렬변환기를 통하여 저속 병렬 변환된 신호들을 논리회로 소자 내에서 샘플링 패턴들에 대한 디지털 룩업(Look-up) 방식으로 버스트모드 프리엠블 타이밍 내의 제한된 특정 비트스트림 동안에 데이터와 클록의 위상정렬을 가능하게 한다.

Description

버스트모드 데이터에 대한 클록 위상 정렬 장치{Clock phase aligner for burst-mode data}

수동형 광 네트워크(passive optical network, PON)에 관한 것으로, 특히 수동형 광 네트워크를 구성하는 광 회선 단말(Optical Line Termal)에서 상향 버스트모드(burst mode) 데이터 비트의 중앙에 클록을 동기화하는 기술에 관한 것이다.

본 연구는 지식경제부 및 정보통신연구진흥원의 원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다.[과제명: 광가입자망(FTTH) 서비스 개발 실험 사업]

PON과 같은 point to multi-point(P2MP) 방식에서는 기본적으로 하나의 광 회선 단말이 다수의 광 네트워크 유닛(Optical Network Unit, ONU)/광 네트워크 단말(Optical Network Terminal, ONT)들로부터 시분할다중접근(Time Division Multiple Access, TDMA)으로 버스트 패킷(burst packet) 형태의 데이터를 수신하게 되어, 수신기는 각 패킷에 따라 달라지는 입력 세기에 대한 빠른 응답특성과 넓은 다이내믹 레인지(dynamic range)를 가지면서 높은 수신감도를 가지는 것이 요구된다.

아울러 각각의 ONU/ONT로부터의 버스트 패킷 데이터들에 대하여 오버헤드 타이밍 구간 동안에 각각의 데이터 신호와 클록 간의 빠르고 정확한 위상정렬이 요구된다. 그러나 일반적으로 사용되는 Phase-lock Loop(PLL) 방식만으로는 클록 신호를 추출하여 위상을 정렬하는 것과 같은 아날로그회로 구현방식들은 TDMA-PON에서 요구하는 빠른 위상정렬 요구조건을 만족하는데 어려움이 있다.

한편, 종래 기술로 버스트 모드 데이터에 대해 동작 가능한 클록 위상 정렬기(Clock Phase Aligner, CPA)는 아날로그 회로들로 구현된 위상 지연 방식으로 다중화된 클록 위상들을 입력데이터 신호들의 위상과 비교함으로써 데이터 비트의 중앙에서 최적의 위상 정렬을 가능하게 한다. 그러나 기가비트 데이터전송률 이상의 고속 버스트 모드 동작이 가능한 아날로그 회로 방식의 전용 CDR(clock data recovery)/CPA 소자의 IC개발에는 설계 및 제조 공정의 복잡성과 본격적인 시장진입까지의 불확실성으로 인해 개발 시간과 비용적인 측면에서 어려움이 있다. 따라서, 현재 차세대 광가입자망으로 대두되고 있는 10G급 GPON/EPON을 위한 아날로그 회로방식의 CPA의 상용화 제품 단계까지는 다소 시간이 요구될 것이므로 초기 시스템 개발 및 시장진입을 위한 중간단계의 기술이 필요할 것이다.

기존에 상용화 및 저가격화된 연속 모드(Continuous mode) 아날로그 소자와 디지털논리회로 소자들을 이용하여 고속의 버스트 모드 동작이 가능한 클록 위상 정렬 장치를 구현하는 기술적 방안을 제공함을 목적으로 한다.

전술한 기술적 과제를 달성하기 위한 클록 위상 정렬 장치는 버스트모드 패킷 데이터들의 오버헤드 구간 동안에 클록과 데이터의 위상을 오버샘플링과 디지털 방식으로 효율적으로 정렬하기 위한 장치로, 버스트모드 데이터 신호를 고속 연속모드 아날로그회로를 통하여 오버샘플링하고, 병렬변환기를 통하여 저속 병렬 변환된 신호들을 논리회로 소자 내에서 샘플링 패턴들에 대한 디지털 룩업(Look-up) 방식으로 버스트모드 프리엠블 타이밍 내의 제한된 특정 비트스트림 동안에 데이터와 클록의 위상정렬을 가능하게 한다.

구체적으로, 클록 위상 정렬 장치는 버스트 모드 광신호로 입력되어 전기신호로 증폭 변환되어 출력된 데이터를 입력받아 한 비트당 다수 비트들로 오버샘플링하는 오버샘플링부; 한 비트당 다수 비트들로 오버샘플링된 연속 직렬신호를 병렬신호로 변환하는 병렬변환부; 병렬변환된 동일 클록 내의 병렬 데이터들을 오버샘플링된 다수 비트들 단위로 그룹 정렬하는 병렬위상 정렬부; 병렬위상 정렬부에 의해 정렬된 복수 그룹들 중 적어도 하나의 그룹의 병렬데이터와 기정의된 위상선택을 위한 샘플링 패턴을 비교하여 그 비교 결과에 따라 위상 값을 결정하는 위상 결정부; 병렬변환된 동일 클록의 병렬 데이터들 중에서 결정된 위상에 해당하는 신호를 선택 출력하는 신호 선택부; 및 위상 결정부의 동작 시점을 제어하며, 위상 결정부에 의해 위상 값이 결정되면 그 결정된 위상 값을 다음 입력 데이터 패킷을 위한 새로운 위상 비교 및 결정 이전까지 유지시키는 제어부;를 포함한다.

나아가 클록 위상 정렬 장치는 신호 선택부에서 선택 출력되는 비트스트림의 패턴을 확인하는 프리엠블 확인부;를 더 포함하며, 제어부는 프리엠블 확인부에 의해 확인된 비트스트림이 오버헤드 타이밍 동안 입력되는 프리엠블 구간의 클록 락(CLK lock) 패턴 신호와 동일하지 않으면 동일해질 때까지 위상 결정부의 동작을 제어함을 특징으로 한다.

기존에 상용화 및 저가격화된 연속 모드(Continuous mode) 아날로그 소자와 디지털논리회로 소자들을 이용하여 고속의 버스트 모드 동작이 가능한 클록 위상 정렬 장치를 구현할 수 있다. 고속 버스트모드 클록 위상 정렬수단을 제공하는 데 있어 특정 버스트모드 동작 기능을 가진 아날로그소자 없이 연속동작 기능을 가진 아날로그소자를 사용하여 디지털 방식으로 위상정렬하는 수단을 제공함으로써, 고속의 차세대 TDMA-PON 관련 기술들을 선행 개발하고 시험 검증할 수 있는 수단을 제공한다.

전술한, 그리고 추가적인 본 발명의 양상들은 첨부된 도면을 참조하여 설명되는 바람직한 실시예들을 통하여 더욱 명백해질 것이다. 이하에서는 본 발명을 이러한 실시예를 통해 당업자가 용이하게 이해하고 재현할 수 있도록 상세히 설명하기로 한다.

도 1은 버스트모드 데이터 패킷과 GPON 표준규격(G.984.2)에 정의된 OLT를 위한 버스트모드 오버헤드(burst mode overhead) 타이밍을 나타낸다.

오버헤드 타임은 버스트모드 데이터 패킷 사이의 guard time(100) 구간과 preamble time(110) 및 delimiter time(120)으로 구성된다. Burst reset(130)은 통신을 위한 물리계층의 상위층에 속하는 MAC(Media Access Control)으로부터 제공되는 신호이며, 각 ONU/ONT로부터의 버스트모드 패킷 데이터 사이에 버스트모드 트랜스임피던스 증폭기(transimpedance amplifier, TIA)/후치 증폭기(limiting amplifier, LA) 및 CPA/CDR 등에 대한 초기화 타이밍의 동기수단으로 사용된다. Preamble time(110)은 버스트모드 데이터의 초기에 TIA/LA의 출력안정화에 필요한 level recovery(140) 구간과 안정화된 preamble 데이터 신호의 클록 동기화에 필요한 CLK lock(15) 구간으로 구분된다.

도 2는 본 발명의 일 실시예에 따른 버스트모드 데이터에 대한 클록 위상 정렬 장치의 블록도이다.

버스트모드 광수신부(200)는 광전변환 포토다이오드(Photodiode, PD)와 버스트모드용 트랜스 임피던스 증폭기(transimpedance amplifier, TIA) 및 제한 증폭기(limiting amplifier)로 구성되며, ONU/ONT로부터 전송되는 서로 다른 광 입력 세기를 가진 각각의 고속 버스트모드 데이터 패킷들을 높은 수신감도를 유지하며 일정한 출력 세기를 가진 전기신호로 증폭 변환하여 출력한다.

오버샘플링부(211)는 도 3에 예시된 바와 같이 버스트모드 광수신부(200)로부터 입력되는 L bit-rate 속도의 데이터의 1bit를 1/M의 간격을 가진 M bits로 변환함으로써, M개의 위상정보를 가진 M×L bit-rate 속도의 high-bit 신호로 오버샘플링 변환하는 역할을 한다. 일 실시예에 있어서, 입력 데이터 속도에 비하여 고속 동작이 가능한 연속모드(continuous mode) 클록 데이터 복원기(clock data recovery)에서 외부 동기 클록인 Ref.CLK(230)에 잠금(lock)된 내부 고속 클록에 입력 데이터 신호가 동기되도록 구동함으로써 간단히 구현될 수 있다. 그리고 병렬변환부(Deserializer)(212)는 오버샘플링된 고속 연속신호를 1:N(N>M)의 저속 병렬신호로 변환한다.

병렬위상 정렬부(221)는 동일 클록 내의 1:N 저속 병렬신호의 비트스트림을 M(예를 들어 4)개의 그룹들로 정렬한다. 필요시에는 추가적인 병렬변환을 위하여 앞서 1:N 병렬변환된 신호를 추가 병렬변환부인 1:P 병렬변환기를 이용하여 1:(N×P)의 보다 낮은 속도의 병렬신호로 변환한 후, 병렬위상 정렬부(221)가 병렬위상 정렬을 수행할 수 있다. 추가로 병렬변환을 하는 이유는 논리회로 소자의 채널당 처리속도에 맞추기 위함이다.

위상 결정부(222)는 병렬위상 정렬부(221)에 의해 동일 클록(타이밍) 내의 N개의 병렬 데이터의 패턴에 따라 최적의 위상을 결정한다. 위상 결정부(222)의 위상 결정을 위해, 클록 위상 정렬 장치에는 데이터 패턴별 위상선택정보를 가진 패턴 룩업 테이블이 구성된다. 위상 결정부(222)는 동일 클록 내의 N개의 병렬데이 터를 이루는 M bits 그룹 단위로 그룹 전부 혹은 그 중의 일부에 대하여 패턴 룩업 테이블을 참조하여 데이터 패턴 비교 및 해당되는 위상을 결정하고, 그룹별 결정된 위상 값들을 비교하여 상대적으로 높은 동일 값을 가지는 위상을 최종적으로 결정한다. 이에 신호 선택부(223)는 위상 결정부(222)에 의해 결정된 위상 값에 해당하는 비트스트림을 선택 및 출력하게 된다.

제어부(224)는 MAC(Medium Access Control)(240)으로부터의 버스트 타이밍 제어 신호(Burst Timing Control Signal)(250) 또는 버스트모드 광수신부(200)로부터의 버스트 모니터링 신호(Burst Monitoring Signal)(260)를 기반으로 위상 결정부(222)의 동작시점을 제어하되, 그 동작시점이 CLK lock 구간이 시작되는 시점인 것으로 제어한다. 시스템 구현에 따라 제어부(224)는 버스트 타이밍 제어 신호 또는 버스트 모니터링 신호를 입력받아 곧바로 위상 결정부(222)가 동작하도록 제어할 수도 있으며, 아니면 신호 입력 후 일정 시간이 경과한 후에 위상 결정부(222)를 동작시킬 수도 있다.

본 발명의 추가적인 양상에 따른 프리엠블 확인부(225)는 신호 선택부(223)에서 출력되는 동일 클록 비트 내의 병렬신호의 패턴을 확인하는 기능을 수행한다. 그리고 제어부(224)는 프리엠블 확인부(225)에 의해 확인된 신호 패턴이 CLK lock 패턴에 해당하는지 판단한다. 여기서 CLK lock 패턴은 101010......., 또는 010101....... 중의 하나가 될 수 있다. 프리엠블 확인부(225)에서 확인된 신호가 CLK lock에 적합하지 아니한 신호로 판단되면, 제어부(224)는 위상 결정부(222)가 추가적으로 동작을 수행하도록 제어한다. 반대로 프리엠블 확인부(225)에서 확인 된 신호가 CLK lock에 적합한 신호로 판단되면, 제어부(224)는 위상 결정부(222)를 제어하여 위상비교 및 결정과정을 중단한다. 그리고 해당 버스트모드 데이터 패킷 동안 신호 선택부(223)의 출력이 위상 결정부(222)에서 결정된 위상 값에서 지속적으로 출력되도록 제어한다.

이러한 기능은 Burst Reset 신호에 기반한 위상비교 및 결정과정의 시작시점, 즉 위상 결정부(222)의 동작 시점이 클록 동기화에 적합한 CLK lock 구간에 정확하게 일치하지 않는 경우 부정확한 신호에 의한 위상정렬 오차를 보완하는데 유용하다. 그리고 프리엠블 확인부(225)에서 확인된 신호를 토대로 제어부(224)를 통하여 위상 결정부(222)의 동작이 CLK lock을 위한 preamble CLK lock 패턴이 출력되는 시점까지 반복되도록 함으로써 버스트 리셋 시점에 대하여 위상비교 및 결정을 통한 클록 동기화 과정의 시작 시점을 정확하게 제어해야 하는 어려움을 제거해준다.

한편, 이상에서 설명한 오버샘플링부(211)와 병렬변환부(212) 블록은 1:16 Deserializer와 Ref.CLK(230)에 내부 클록 잠금(lock)이 가능한 일반적인 연속모드 CDR이 집적된 아날로그소자(210)를 사용하여 구현 가능하다. 그리고 병렬위상 정렬부(221) 및 위상 결정부(222) 등을 포함하는 일련의 클록 위상정렬 기능은 FPGA(Field Programmable Gate Array) 또는 ASIC(Application Specific integrated Circuit)으로 구현된 논리회로소자(220)를 사용하여 구현 가능하다.

도 3은 본 발명의 일 실시예에 따른 클록 위상 동기화를 설명하기 위한 참조도이다.

오버샘플링부(211)에서 버스트모드 광수신기(200)로부터 입력되는 L bit-rate(예를 들어 2.5Gbps) 속도의 입력데이터(300)를 Ref.CLK에 동기된 M×L bit-rate(예를 들어 10Gbps) 속도의 high-bit 신호로 오버샘플링할 경우에 입력데이터(300)의 한 비트데이터가 M개(예를 들어 4개)의 위상들(p1, p2, p3, p4)을 포함하는 출력데이터(310)로 변환되는 과정을 예시한 것이다. 일 예로, sample 1(320)의 0111 bits 및 sample 2(330)의 1000 bits와 같이 위상 샘플링이 된 경우에는 위상 p3(340)의 데이터를 선택함으로써 입력데이터(300)의 중간에 클록 위상의 동기화가 가능하게 된다.

도 4는 위상 결정 방식을 설명하기 위한 참조도이다.

도 4는 도 3을 참조하여 설명한 M=4의 위상 샘플링에 있어서 위상 샘플링 패턴의 가능한 상태의 수(400)와 샘플링 패턴에 따른 위상비교 및 결정에 필요한 위상선택기준(410)을 나타낸 패턴 룩업 테이블(Pattern Look-up Table)을 보인다. 입력데이터 신호의 1bit를 4bits의 고속 신호로 오버샘플링하는 경우에 가능한 샘플링 상태의 수(400)는 모두 8가지로 패턴 룩업 테이블에 보인 바와 같다. State 1에 대한 샘플링 패턴의 경우에는 3번째 혹은 4번째의 위상 비트를 선택하는 것이 입력데이터의 중간에 클록 위상을 정렬하는 결과를 낳는다. 그리고 state 2에 대한 샘플링 패턴의 경우에는 2번째 또는 3번째 위상을, state 3에 대한 샘플링 패턴의 경우에는 1번째 또는 2번째 위상을 선택하는 것이 입력데이터의 중간에 클록 위상을 정렬하는데 높은 확률을 준다. 만약 위상선택기준을 패턴 룩업 테이블에서와 같이 state 1에서 3, state 2에서 3, state 3에서 2, state 4에서 1로 하는 경우에 입력데이터 high(1)의 세 번째 위상(p3)에서 위상정렬(420)이 된다. 마찬가지로 입력데이터 low(0)의 경우에도 세 번째 위상(p3)에서 위상정렬(430)이 된다.

도 5는 클록 위상 정렬 과정에 대한 참조도이다.

버스트모드 광수신부(200)로부터 오버헤드 타이밍 동안 입력되는 Preamble 구간의 CLK lock 패턴 신호, 10101010의 비트스트림이 고속샘플링, 병렬 변환, 병렬 위상 정렬, 위상 결정 및 신호 선택 과정을 통하여 최종 위상 정렬된 저속병렬신호의 형태로 출력되기까지의 비트스트림의 형태를 도식화한 것이다. 입력 데이터인 1010의 L=4 비트들(500)은 M=4의 고속샘플링과 N=16의 병렬변환을 통하여 위상비교 및 검출된 후에 최종적으로 클록 동기화 위상정렬된 저속 병렬 N/M=4 비트들(510)의 형태로 출력이 된다. 한편 (N×P) 병렬 변환시에는 저속 (N×P)/M 비트로 출력된다.

도면부호 520, 530, 540, 및 550은 각각 위상비교를 위한 그룹 단위인 4bits를 나타낸다. 동일 클록 비트 내에서 하나의 그룹에 대하여 위상비교 및 결정을 할 수도 있고, 위상 정렬 오차를 최소화하기 위하여 복수 개의 비트 그룹들에 대하여 위상비교 및 결정을 할 수도 있다. 도 5는 후자의 경우를 예시하고 있으며, 결정된 위상 값들을 비교하여 상대적으로 높은 동일 값을 가지는 위상을 최종적으로 결정한다. 도 5에서는 각 그룹에 대해 결정된 위상 값이 모두 p2이므로, p2가 최종적으로 결정된 위상 값이 된다. 복수의 그룹들에 대해 위상 비교 및 결정을 하는 이유는 위상 결정의 오차를 줄이기 위함이다. 그리고 참고로, 도 6은 FPGA를 이용한 클록 위상 정렬 장치의 예시도이며, 추가 병렬변환부(600) 구성이 구현된 것도 확인할 수 있다.

이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

도 1은 버스트모드 데이터 패킷과 GPON 표준규격(G.984.2)에 정의된 OLT를 위한 버스트모드 오버헤드(burst mode overhead) 타이밍도.

도 2는 본 발명의 일 실시예에 따른 버스트모드 데이터에 대한 클록 위상 정렬 장치의 블록도.

도 3은 본 발명의 일 실시예에 따른 클록 위상 동기화를 설명하기 위한 참조도.

도 4는 위상 결정 방식을 설명하기 위한 참조도.

도 5는 클록 위상 정렬 과정에 대한 참조도.

도 6은 FPGA를 이용한 클록 위상 정렬 장치의 예시도.

Claims (10)

1. 버스트 모드 광신호로 입력되어 전기신호로 증폭 변환되어 출력된 데이터를 입력받아 한 비트당 다수 비트들로 오버샘플링하는 오버샘플링부;

   상기 한 비트당 다수 비트들로 오버샘플링된 연속 직렬신호를 병렬신호로 변환하는 병렬변환부;

   상기 병렬변환된 동일 클록 내의 병렬 데이터들을 상기 오버샘플링된 다수 비트들 단위로 그룹 정렬하는 병렬위상 정렬부;

   상기 병렬위상 정렬부에 의해 정렬된 복수 그룹들 중 적어도 하나의 그룹의 병렬데이터와 기정의된 위상선택을 위한 샘플링 패턴을 비교하여 그 비교 결과에 따라 위상 값을 결정하는 위상 결정부;

   상기 병렬변환된 동일 클록의 병렬 데이터들 중에서 상기 결정된 위상에 해당하는 신호를 선택 출력하는 신호 선택부; 및

   상기 위상 결정부의 동작 시점을 제어하며, 상기 위상 결정부에 의해 위상 값이 결정되면 그 결정된 위상 값을 다음 입력 데이터 패킷을 위한 새로운 위상 비교 및 결정 이전까지 유지시키는 제어부;

   를 포함하는 것을 특징으로 하는 클록 위상 정렬 장치.
2. 제1항에 있어서,

   상기 오버샘플링부는 연속모드용 클록 데이터 복원기(clock data recovery) 의 오버샘플링 기능으로 구현됨을 특징으로 하는 클록 위상 정렬 장치.
3. 제1항에 있어서,

   상기 위상 결정부는 복수의 그룹들에 대해 각각 위상 비교하여 다수의 위상 결정 값들을 얻게 되면, 상대적으로 높은 동일 값을 가지는 위상 결정 값을 최종 위상 값으로 결정함을 특징으로 하는 클록 위상 정렬 장치.
4. 제1항에 있어서,

   상기 제어부는 매체 접근 제어(Medium Access Control) 계층으로부터의 타이밍 제어신호 또는 버스트모드 광 수신부로부터의 버스트 모니터링 신호를 기반으로 상기 위상 결정부의 동작 시점을 제어함을 특징으로 하는 클록 위상 정렬 장치.
5. 제4항에 있어서,

   상기 제어부는 상기 타이밍 제어신호 또는 상기 버스트 모니터링 신호를 기반으로 입력 데이터의 프리엠블 구간의 클록 락(CLK lock) 구간에 대해 상기 위상 결정부가 동작하도록 그 동작 시점을 제어함을 특징으로 하는 클록 위상 정렬 장치.
6. 제1항에 있어서,

   상기 신호 선택부에서 선택 출력되는 비트스트림의 패턴을 확인하는 프리엠 블 확인부;를 더 포함하며,

   상기 제어부는 상기 프리엠블 확인부에 의해 확인된 비트스트림이 오버헤드 타이밍 동안 입력되는 프리엠블 구간의 클록 락(CLK lock) 패턴 신호와 동일하지 않으면 동일해질 때까지 상기 위상 결정부의 동작을 제어함을 특징으로 하는 클록 위상 정렬 장치.
7. 제1항에 있어서,

   상기 병렬변환부에 의해 병렬변환된 비트스트림을 추가 병렬변환한 후 상기 병렬위상 정렬부로 출력하는 추가 병렬변환부;

   를 더 포함하는 것을 특징으로 하는 클록 위상 정렬 장치.
8. 제1항에 있어서,

   상기 클록 위상 정렬 장치는 시분할다중접속 수동 광 네트워크를 구성하는 광 회선 단말에 구성됨을 특징으로 하는 클록 위상 정렬 장치.
9. 제1항에 있어서,

   상기 오버샘플링부 및 병렬변환부는 아날로그 소자로 구현됨을 특징으로 하는 클록 위상 정렬 장치.
10. 제9항에 있어서,

    상기 위상 결정부와 신호 선택부 및 제어부는 FPGA(Field Programmable Gate Array) 또는 ASIC(Application Specific integrated Circuit)으로 구현된 논리회로소자로 구현됨을 특징으로 하는 클록 위상 정렬 장치.

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