CN1062400C - 同步电路装置 - Google Patents

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Abstract

本发明涉及一个同步电路装置，它包括在接收组成数据包的比特流的一个多路复用/多路解复用单元(1)中。不断选择每个被发送数据包的连续比特序列中一个预定部分的比特位和比特值，以使预定校验计算得出一个预定值(例如“D”)。计算对应一个连续比特序列的预定部分并属于各个接收数据包的连续比特序列之值，以确定校验计算得出预定值的范围。当取得一致结果时，通过一个连续比特序列预定部分的比特序列就认为确定了两个相邻数据包的边界。每个输入比特流借助于控制模块或控制逻辑(4，9)，通过在各比特流的串-并变换器(3)中插入与同步对应的时间延迟来实现同步。同步、并行格式比特流(25)可以通过控制模块或控制逻辑(4)送到存储器(5)，存储器再通过缓冲器电路和并-串转换器将比特流送至输出连接(8)。

Description

同步电路装置
技术领域
本发明涉及一个同步电路装置，特别是适用于一个多路复用/多路解复用单元中的同步电路装置，但并不仅限于此。
这种装置用于提高或降低出现在连接线上的脉冲信号流，即比特流的传输速率。
当比特流中的脉冲信号合成为带有地址指示段和信息携带段，最好是根据ATM系统所述方式构造的数据分组或数据信元时，本发明能得到特别的应用。
本发明的同步电路装置建立在下述能力的基础上，即借助于接收电路，在由紧密相连并完全确定的数据包组成的一个或多个连续发生的定向比特流中确定两个彼此相邻紧接的数据包之间的边界，从而为使接收数据包和接收机中的同步信号的同步创造了条件。
本发明还建立在确定两个相互连接的数据包之间的“接口”或“边界”这种可能性的基础上，其中紧跟在前一数据包最后一个比特位之后的是下一数据包的第一个比特位。
背景技术描述
上述定义类型的同步电路装置是已知并标准化了的技术。
例如，我们知道在一个多路复用/多路解复用单元中提供一个同步电路装置以使组成数据包的比特流同步，采用将每个数据包分成一个地址段和一个信息段的原理，以及把整个数据包分成指定数目的部分，一个或多个字节或字。当采用已知技术时，通过不断地给每个被发送数据包的连续比特序列中一个预定部分内的比特位一个位置值以使它们具有由预定校验或控制计算指定的值(例如“0”)，就能确定被分成相互连续并完全确定的数据包的一个连续定向比特流中两个相邻数据包之间的边界。
计算属于各接收数据包并对应于一个连续比特序列上述指定部分的比特序列值，以确定上述校验计算将得出预定值的范围。
当取得一致结果时，根据所选部分的比特序列就确定了两个相互连续的数据包之间的边界。
在多路复用操作中，组成数据包的比特流将以高于100Mb/s的比特速度出现在一组输入连接上，然后以更高的速率出现在一条输出连接上，而在多路解复用操作时作反向应用，这些过程不改变数据包的信息内容。
对于描述本发明的实施例，应当注意的是我们知道可为一个标准的ATM数据信元或ATM数据包附加一个用于提供内部交换地址信息的附加信息比特位段，它在交换单元输入端被加入到标准的ATM数据信元上，在其输出端被移去。
在美国专利说明书NO.5，130，984中说明和描述了这方面早期技术的一个实例。
发明概述
                  技术问题
当考虑到如上所述的早期已知技术时，将会看到在提供一个同步电路装置时存在一个技术问题，这个装置将能使接收单元确定或确立两个相邻紧接的数据包之间的边界，它利用简单的功能装置，例如一片集成电路，借助于控制模块或控制逻辑，通过在各比特流的串-并变换器中插入一个与同步要求对应的时间延迟来使每个输入比特流同步，其中得到的并行格式同步比特流能够通过上述控制模块或控制逻辑提供给存储器，存储器再通过缓冲器电路和一个并-串变换器将比特流送到输出连接上。
还将看到实现与下一操作相联系的优点时存在另一个技术问题，这一操作即在一个ATM数据信元或类似结构中选择标准化地址段或该段与一个附加段的组合，这个附加段是作为参考段或参考部分提供内部交换地址信息的。
实现与下一操作相联系的优点时存在另一个技术问题，这一操作即从每个数据包比特流中选出一预定部分，再把这一部分分成预定数目的子段。
还将会看到实现使用下一事实的必要性的一个技术问题，这一事实是必须不断这样选择传输中该段中比特位的值，从而使它们总能在预定校验计算或所选奇偶校验中提供一个可被接收机承认的预定值。
还将会看到实现以下意义时的一个技术问题，即在接收单元中计算属于各个数据包并同时等于或超出上述部分的一个连续比特序列，以确定在校验计算中其中所包含的每个子段都给出了预定值的范围。
另一个技术问题是认识到以下问题的重要性，即当从插入到相应数据包的子段的接收单元中的校验计算或奇偶校验所得的计算结果与给定值之间相一致时，包括在相应子段中的比特序列就能初始同步，从而能够建立两个相互邻接且紧靠的数据包之间的界限。
还将会看到当整个被指定的部分正好由各个数据包的可寻址部分组成时，实现由此获得的优点时存在一个技术问题。
另一个技术问题是借助简单的装置提供条件，使得这个段能根据比特位数分成独立的子段，为带有或不带有附加内部交换地址信息的ATM数据信元所选取的子段数至少为四。
还将会看到在实现可靠度以及由以下方式所获得的优点时存在一个技术问题，这种方式即只有当对于预定数目并相互连续的数据包的各个子段从校验计算或奇偶校验得出的计算值和预计值一致时，才确定边界。
另外一个技术问题是实现以下操作：当没有取得一致时，需要进行一次搜索，将连续比特序列的一个指定部分前向或后向移动一个比特位，然后在整个数据包内用同样的方法对子段的新部分作校验计算，直到对各子段的校验计算或奇偶校验所得到的值和预计值一致时确定边界，如果仍不一致，再次在同一方向上将指定部分移动一个比特位。
解决办法
为了解决了上述一个或多个技术问题，本发明提供了一个包括在多路复用/多路解复用单元中的同步电路装置，它通过不断选择每个被发送数据包的连续比特序列中一个预定部分的比特位和比特值，以便预定校验计算得出一个预定值(例如“0”)，来将一个连续定向比特流分解成互相连续、定义明确的数据包，从而确定相邻两个数据包之间的边界，其中为了确定校验计算能给出预定值的范围，要计算属于接收的数据包并与一个连续比特序列的上述预定部分相连续的比特序列，在计算结果一致时，根据所选部分的比特序列就确定了两个相邻数据包之间的边界，在多路复用操作中，合成一个数据包的比特流出现在一组输入连接和一个输出连接上，在多路解复用操作中则反之。
因此，根据本发明，借助于一片集成电路及因此而形成的控制模块或控制逻辑，通过在各比特流的串-并变换器中插入与同步对应的一个时间延迟，对每个入比特流实现了同步，同步后以并行格式出现的比特流通过控制模块或控制逻辑传送给存储器，之后比特流又通过缓冲器电路和一次并-串变换以变化了的比特速率传送到输出连接上。
根据处于本发明原理范围内的推荐实施例，一个连续比特序列的上述给定部分由各个数据包的可寻址部分组成。
我们还建议将上述部分分成预定数目的子段，例如四个子段。
根据本发明的一个优选实施例，只有在预定数目互相连续的数据包上重复取得一致时，才确定边界。
我们还建议当没有取得一致时，将连续比特序列的指定部分在序列中前向或后向移动一个比特位，用同样方法在控制单元内对新的部分进行新的校验计算，从而在取得一致结果时确定新边界，反之如果没有取得一致，在同一方向上将指定部分再次移动一个比特位。
优点
本发明的同步电路装置其主要优点在于：可以在连续包输入流中确定两个相邻数据包之间的边界，能够为每条连接上的输入比特流提供条件，以插入与同步相对应的一个时间延迟，从而使能够作为到控制模块或控制逻辑的一个组合逻辑链路出现的所有比特流实现同步，并联合存储在一个存储区中，再从那儿被按顺序、串行地发送到一条输出连接上。
在后面权利要求1的特征条款中指出了本发明的同步电路装置的主要特点。
附图简述
下面将参考一个符合本发明原理的示范实施例装置更详细地描述本发明，这些附图中，
图1说明了用于有四个输入连接和一个输出连接或反之的多路复用/多路解复用单元的一片集成电路；
图2用示意图说明了一个发送器和接收器中与四个输入连接相连的串-并变换器；
图3是说明串-并变换功能模块配置的一个原理图，同时还表明它是与控制模块或控制逻辑共同工作的；
图4说明了在一个带有用于内部交换寻址的附加段的标准ATM数据信元中比特位的排列方向。
对当前最佳实施例的描述
图1是说明一个集成电路形式多路复用/多路解复用单元1的方框图。
单元1有四个与信号接收电路3相连的输入连接2，电路3又和与存储器5及缓冲器电路6共同工作的控制模块或控制逻辑4相连，缓冲器电路6通过信号发送电路7以高于四条输入连接上各比特流发生的速率在连接8上发送串行形式的比特流。
图1中还标出了一个同步装置9，后面将就它和控制逻辑4一起作更详细的描述。
单元1也可用于进行多路解复用操作，用于在连接8上接收串行比特流，将比特流分解成四个输出连接2’上的并行比特流。
为简单起见，以下描述将主要参考多路复用操作进行。
图2说明了一个能够在每个连接2a、2b、2c和2d上发送连续定向比特流的发送器10。比特流相互之间有细微的时移，它们由彼此相邻的数据包构成，共同形成一条组合逻辑链路。一个ATM数据信元的比特位如图4所示。
如图2所示，在每个连接上数据信元20之前为数据信元21，之后跟着数据信元22，一个数据信元的最后一个比特位紧接着下一数据信元的第一个比特位。
每个这样的数据包或数据信元，例如图4中的数据信元20，由60个八位字节组成，其中一个标准的可寻址部分或信元头20a由5个八位字节组成，一个附加的可寻址部分20b也由5个八位字节组成，它涉及一个内部可用地址部分，在数据信元进入交换机之前被加入，在数据信元离开交换机时被去除。
数据包还包括一个信息携带部分或有效负载部分20c。
因此这样的一个数据信元总共有被分成60个八位字节的480个比特位。
本发明建立在使用的每个数据包都要包括一预定数目的比特位这一基础上。
根据本发明，将可以分解或把这些比特位中的某些组合在预定数目的单元或部分中。
在示范实施例中是这样说明的：数据信元20包括第一段20ab(包括两个子段20a、20b)和第二段20c。
还将看到20ab包括若干比特位20d(存储在区域10中的一个字节)，它们是表示一个控制区域的比特位。
本发明主要是建立在对段20ab和控制区域20d的使用上。
发送器10包括给区域20d一个比特结构代表值的已知装置，该值代表根据所选算法在发送器10中进行校验计算或通过对段20ab其余比特位的奇偶校验所得到的值。
应该为所选算法或对段20ab所作奇偶校验设定一个能被接收机识别的值，为简单起见，该值总被假定为“0”。
发送机10将通过连接2在各线路2a-2d上把该段(20ab)和数据信元的其余比特位(20c)一起发送到接收单元3。
应当注意的是，即使所有数据包同时并同步地从发送器10通过四条连线2a、2b、2c、2d向接收器3发送，也能认为这些数据包将不会都同步和同时到达接收器3。即使根据文献PCT/SE93/00277中所说明和描述的原理有意将数据包时移后发送，仍然需要对一所选时移进行同步。
因此需要使单元1中的所有接收信号同步。
首先将根据以下这种情况来描述本发明的原理和功能，此时连接2a上到达接收电路3a的比特位与属于或由接收器3生成的同步信号同步。
如图2所示，连接2a上串行出现的数据包被传送到串-并变换器3a，数据包的比特位在这儿被分成线路25上可并行发送的20-位字。
正如将从图3看到的那样，线路2a上的比特流被传送到一个20-位寄存器21中，再移到相邻寄存器22中。
寄存器22中的比特位被送到寄存器23，寄存器23响应线路24上的使能信号将比特位送往控制单元4。
现在控制单元4在计算电路30中计算四条相互连续的20位序列的校验和，在注意到校验和为“0”时，控制单元4向同步单元9指示校验和为“0”，同步单元9据此通过线路2b为数据包的开头产生一个信号，同时每个20位序列存储在存储区5中。
通过安全控制特性，控制单元4借助于电路30’进行等待，直到在若干个数据包，例如四个数据包上计数的比特位给出“0”值，才能激活所接受的同步，此处要求有一个能观察数据包比特位总数的计数器31。
假定在线路2b上，该计数没有给出结果“0”，控制单元4在线路32上向同步单元9发出一条命令，通过线路24使寄存器22a前向移动一步，然后在属于该数据包的四个连续20-位序列上进行新的计算。
如果计算所得校验和为“0”，那么存在同步，否则寄存器再次前向移动并计算数据包的所有比特位直到取得同步。
为了用这种方法实现同步，在发送时要求每个数据包的所有比特位以及分配给这些比特位的值至少满足某些基本准则。
这些准则概括如下：a)在单元30和31中被校验的每个数据包必须有预定数目的比特位和一个预定速率。b)每个数据包最好能以精确方式分成指定数目的单元和部分，例如两个部分，象可寻址部分(20ab)和信息携带部分(20c)。c)上述部分之一，例如可寻址部分(20ab)应能被均匀分成若干相等的子段(例如四个20-位字的子段)。d)在发送时，要求给各数据包每个子段(20a，20b)中的比特位分配一个与所要求传输信息相对应的比特结构，比特区域(20d)中也要加入一个结构，从而使得当根据所选算法或奇偶校验通过计算电路30校验所有比特位及其值时，对每个数据包的校验都将给出相同的值。e)每个可替换子段(20c)最好不要带有与在段(20ab)中的比特位数相同、并对应所选计算过程或校验过程给出同一数值的比特结构。
在指定子段20a、20b和20c内部或之间选择的一个子段对于若干个连续数据包中每个都将给出一个预定值的概率是很小的。
同步逻辑9和/或控制逻辑4中包括一个计数器31，使得一个数据包的比特位总数已知，从而能确定数据包的开头和结尾。
在多路解复用操作中，所发生的工作过程原理上相同。
线路2a～2d上始发的并行格式数据包经过一特定时间延迟后作为一组20-位字被送往控制逻辑4。这些20-位字存储在存储器5中，存储器52将20-位字送到缓冲器电路，后者通过并-串变换器7在线路或连接8上发送数据包。
从这儿可以看出，根据本发明，在多路复用操作和多路解复用操作中，可以使用一个公共同步逻辑9、公共存储区5和公共缓冲器电路6等等。
上述类型的电路装置可以与以下单元一起有效地使用，它们是：与本专利申请同时注册、题为“信号接收和信号发送单元”的专利申请中描述和说明的单元，与本专利申请同时注册、题为“信号处理单元”的专利申请中描述和说明的单元或是与半专利申请同时注册、题为“多路复用/多路分解单元”中描述和说明的单元。
参考这些专利申请能更深地理解本发明的申请，这些专利申请的内容也应被看成是本专利申请的一个组成部分。
应当懂得本发明并不局限于在此描述和说明的示范实施例，可以在后面权利要求所定义的发明原理范围内作改动。

Claims (5)

1．一个包括在多路复用/多路解复用单元中的同步电路装置，它通过不断选择每个被发送数据包的连续比特序列中一个预定部分的比特位和比特值，以便预定校验计算得出一个预定值，来将一个连续定向比特流分解成互相连续、定义明确的数据包，从而确定相邻两个数据包之间的边界，其中为了确定校验计算能给出预定值的范围，要计算属于接收的数据包并与一个连续比特序列的上述预定部分相连续的比特序列，在计算结果一致时，根据所选部分的比特序列就确定了两个相邻数据包之间的边界，在多路复用操作中，合成一个数据包的比特流出现在一组输入连接和一个输出连接上，在多路解复用操作中则反之，其特征在于，每个输入比特流借助于控制模块或控制逻辑(4，9)，通过在各比特流的串-并变换器中插入与同步对应的时间延迟来实现同步；得到的并行格式同步比特流可以通过控制模块或控制逻辑(4)送到存储器(5)，存储器再通过缓冲器电路(6)和并-串变换器(7)将比特流送至输出连接(8)。
2．按照权利要求1的装置，其特点在于，上述连续比特序列的指定部分由各数据包的可寻址部分组成。
3．按照权利要求1或2的装置，其特点在于，上述一个连续比特序列的指定部分被分成指定数目的子段，最好是分成至少四个子段。
4．按照权利要求1、2或3的装置，其特点在于，只有对于预定数目相互连续的数据包取得一致结果时才确定边界。
5．按照权利要求1或4的装置，其特点在于，当对任意一个输入连接(2a-2d)没有取得一致结果时，连续比特序列的指定部分前向或后向移动一个比特位，然后用与前面同样的方法在指定部分上进行校验计算，以便在取得一致结果时确定边界，当没有取得一致时，再次在同一方向上将指定部分移动一个比特位。
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