CN1909423A - 应用于时钟数据恢复电路的数据鉴别电路及其数据鉴别方法 - Google Patents
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Abstract
应用于时钟数据恢复电路的数据鉴别电路的数据鉴别方法具体应用于光纤通信网和现代数据通信系统的时钟数据恢复电路中，该方法采用第一异或门(21)、第二异或门(22)、第三异或门(23)、第四异或门(24)、第一2∶1选择器(25)和第二2∶1选择器(26)构成组合结构的超前滞后鉴别电路(2)，即以前端的多相位采样电路(1)过采样得到的六路输入数据“a.b.c1.c2.d.e”作为第一异或门(21)、第二异或门(22)、第三异或门(23)、第四异或门(24)的数据输入端，时钟(Ck)作为第一2∶1选择器(25)和第二2∶1选择器(26)的时钟输入端，由第一2∶1选择器(25)输出超前信号，第二2∶1选择器(26)输出滞后信号。
Description
技术领域
本发明是应用于光纤通信网和现代数据通信系统的时钟数据恢复电路中的数据鉴别方法，是基于近来广泛使用的锁相环式的过采样时钟数据恢复技术的一种数据鉴别方法。
背景技术
世界正在向信息化社会迈进，电信网、计算机网和Internet网正在爆炸性地发展，信息高速公路的大规模建设迫在眉睫。光纤通信由于其容量大、传输距离远、节省资源、抗干扰、抗辐射等诸多优点，正在得到越来越广泛的应用。在这种形势下，光纤通信集成电路的研究已成为热点。目前，基于光纤传输网络的同步数字体系(SDH)和同步光网络(SONET)已在全世界范围内广泛建设和应用，光纤通信集成电路的研究向更高的速度和更高的集成度发展。
随着系统速率的提升，工艺已不能满足超高速电路的设计要求，尤其高速度的时钟和数据恢复电路是光通信接收机和现代数据通信系统的设计瓶颈。因此近几年，在时钟和数据恢复电路中锁相环结构的过采样技术得到了广泛应用，它采用半频或四分之一频率、多相位的时钟来探测输入数据的相位和频率的变化，采用多相位的时钟可以降低鉴相器、振荡器等电路的工作频率，给电路结构、工艺选择带来更多的自由度。
对于过采样超前滞后鉴别电路2的实现方法以往有多种，见参考文献[1-3]，普遍结构复杂，给电路设计带来难度，更重要的是超前滞后鉴别电路结构不对称，在恢复出的时钟和数据之间引入了不可消除的系统相位误差，并且加大了电路的整体功耗。
发明内容
技术问题：本发明的目的就是提供一种能够消除恢复出的时钟和数据之间的系统相位误差、总体电路结构简单、使用的器件少、成本低、总体功耗低的应用于时钟数据恢复电路的数据鉴别电路及其数据鉴别方法。
技术方案：本发明的应用于时钟数据恢复电路的数据鉴别电路，由第一异或门、第二异或门、第三异或门、第四异或门、第一2:1选择器和第二2:1选择器构成组合结构的超前滞后鉴别电路；其中，第一异或门、第四异或门的输出端接第二2:1选择器的输入端，第二异或门、第三异或门的输出端接第一2:1选择器的输入端，第一2:1选择器的输出端为超前信号输出端，第二2:1选择器的输出端为滞后信号输出端。
应用于时钟数据恢复电路的数据鉴别电路的数据鉴别方法采用第一异或门、第二异或门、第三异或门、第四异或门、第一2:1选择器和第二2:1选择器构成组合结构的超前滞后鉴别电路，即以前端的多相位采样电路过采样得到的六路输入数据“a.b.c1.c2.d.e”作为第一异或门、第二异或门、第三异或门、第四异或门的数据输入端，时钟作为第一2:1选择器和第二2:1选择器的时钟输入端，由第一2:1选择器输出超前信号，第二2:1选择器输出滞后信号。第一2:1选择器和第二2:1选择器的工作时钟频率为系统中输入数据比特率的二分之一。
把时钟的速率定为数据速率的一半，即用两路相位相差90度的时钟C0和C90对数据data进行采样。对采样出的数据“a.b.c1.c2.d.e”进行鉴别组合得出超前滞后逻辑，而采样出的位中点数据a.c可作为数据判决的结果，作为恢复出的数据，同时实现1:2的分接。
本发明采用第一异或门、第二异或门、第三异或门、第四异或门、第一2:1选择器和第二2:1选择器构成组合结构的超前滞后鉴别电路，即以多相位采样电路过采样得到的六路输入数据“a.b.c1.c2.d.e”作为异或门的数据输入端，其中数据输入数据“d、c1”作为第一异或门的数据输入端，数据“d、e”作为第二异或门的数据输入端，数据“c2、b”作为第三异或门的数据输入端，数据“a、b”作为第四异或门的数据输入端。
有益效果：
A)由于本发明的电路结构完全对称，完全消除了系统相位误差，即理想情况下，恢复出的时钟和数据的相位完全对准，相位差为零。
B)本发明的过采样鉴相器超前滞后鉴别电路和以往的相比，不仅对采样得到的数据进行逻辑组合，而且引入了用时钟控制的选择器，并且时钟是系统中振荡器本来产生的，经过这样新的发明，使电路结构大大简化，减化了连接关系，减少了使用的器件，使得整个系统结构紧凑，易于实现。如与参考文献1(JonathanE.Rogers and John R.Long.“A 10Gb/s CDR/DEMUX With LC Delay Line VCO in 0.18-umCMOS”IEEE Journal of Solid-State Circuits，VOL.37，NO.12，DEC 2002)中以往采用的复杂结构的超前滞后鉴别电路，即图4的电路相比较，该电路采用了21个模块单元，而本发明只采用了6个模块单元。参考文献2(Mario Reinhold，ClausDorschky，and Eduard Rose et al.“A Fully Integrated 40-Gb/s Clock and Data RecoveryIC With 1:4 DEMUX in SiGe Technology”IEEE Journal of Solid-State Circuits，VOL.36，NO.12，DEC 2001)中的鉴别电路也同样比较复杂，参考文献3(George Georgiou etal.“Clock and Data Recovery IC for 40-Gb/s Fiber-Optic Receiver”IEEE Journalof Solid-State Circuits，VOL.37，NO.9，SEP 2002)中采用的是全频的时钟采样出的是3个数据，如果采用半频时钟采样出6个数据，结构上同样没有优势。
C)由于使电路时钟Ck的速率降低了一半，根据动态功耗Pd＝CLfV2 dd(CL为负载电容，f为时钟频率，Vdd为电源电压)，本结构减小了功耗，同时给电路结构选择带来更多的自由，降低了对器件的要求，可以选择更廉价的工艺，降低了成本。
本发明已经过流片验证，测试效果良好。
附图说明
图1是通用的具有多相位采样功能的电荷泵锁相环结构示意图，其中有多相位采样电路1、超前滞后鉴别电路2、电荷泵3、振荡器4。
图2是半速率的时钟对数据的采样波形图，采用两路相位相差90度的时钟C0和C90对数据Data进行采样。
图3是半速率时钟C0和C90对数据Data的采样电路图，其中包括16个锁存器，Data为数据输入端，C0和C90为时钟输入端，a、b、c1、c2、d、e为采样得到的数据输出端。
图4是参考文献1中采用的复杂结构的超前滞后鉴别电路示例，加上数据端的反相器共21个单元。
图5是本发明的超前滞后鉴别电路2的电原理图，其中有：第一异或门21、第二异或门22、第三异或门23、第四异或门24、第一2:1选择器25和第二2:1选择器26、超前信号输出端E、滞后信号输出端L。第一超前信号E1、第二超前信号E2、第一滞后信号L1、第二滞后信号L2。
具体实现方式
本发明的应用于时钟数据恢复电路的数据鉴别电路由第一异或门21、第二异或门22、第三异或门23、第四异或门24、第一2:1选择器25和第二2:1选择器26构成组合结构的超前滞后鉴别电路2；其中，第一异或门21、第四异或门24的输出端接第二2:1选择器26的输入端，第二异或门22、第三异或门23的输出端接第一2:1选择器25的输入端，第一2:1选择器25的输出端为超前信号输出端E，第二2:1选择器26的输出端为滞后信号输出端L。
应用于时钟数据恢复电路的数据鉴别电路的数据鉴别方法采用第一异或门21、第二异或门22、第三异或门23、第四异或门24、第一2:1选择器25和第二2:1选择器26构成组合结构的超前滞后鉴别电路2，即以前端的多相位采样电路1过采样得到的六路输入数据“a.b.c1.c2.d.e”作为第一异或门21、第二异或门22、第三异或门23、第四异或门24的数据输入端，时钟Ck作为第一2:1选择器25和第二2:1选择器26的时钟输入端，由第一2:1选择器25输出超前信号，第二2:1选择器26输出滞后信号。第一2:1选择器25和第二2:1选择器26的工作时钟频率为系统中输入数据比特率的二分之一。
其中Data和Ck为多相位采样电路1的输入端，Ck的速率为输入数据Data速率的二分之一，采样出的数据a、b、c、d、e提供给超前滞后鉴别电路2得出超前信号E和滞后信号L提供给电荷泵。
以上所有电路都可以采用深亚微米集成电路工艺，例如采用0.25微米CMOS集成电路工艺实现。
Claims (3)
1、一种应用于时钟数据恢复电路的数据鉴别电路，其特征在于该电路由第一异或门(21)、第二异或门(22)、第三异或门(23)、第四异或门(24)、第一2:1选择器(25)和第二2:1选择器(26)构成组合结构的超前滞后鉴别电路(2)；其中，第一异或门(21)、第四异或门(24)的输出端接第二2:1选择器(26)的输入端，第二异或门(22)、第三异或门(23)的输出端接第一2:1选择器(25)的输入端，第一2:1选择器(25)的输出端为超前信号输出端(E)，第二2:1选择器(26)的输出端为滞后信号输出端(L)。
2、一种如权利要求1所述的应用于时钟数据恢复电路的数据鉴别电路的数据鉴别方法，其特征在于采用第一异或门(21)、第二异或门(22)、第三异或门(23)、第四异或门(24)、第一2:1选择器(25)和第二2:1选择器(26)构成组合结构的超前滞后鉴别电路(2)，即以前端的多相位采样电路(1)过采样得到的六路输入数据“a.b.c1.c2.d.e”作为第一异或门(21)、第二异或门(22)、第三异或门(23)、第四异或门(24)的数据输入端，时钟(Ck)作为第一2:1选择器(25)和第二2:1选择器(26)的时钟输入端，由第一2:1选择器(25)输出超前信号，第二2:1选择器(26)输出滞后信号。
3、根据权利要求2所述的时钟数据恢复电路数据鉴别方法，其特征在于第一2:1选择器(25)和第二2:1选择器(26)的工作时钟频率为系统中输入数据比特率的二分之一。
Priority Applications (1)
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| CNA2006100883185A CN1909423A (zh) | 2006-07-10 | 2006-07-10 | 应用于时钟数据恢复电路的数据鉴别电路及其数据鉴别方法 |
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Publications (1)
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101321052B (zh) * | 2008-07-22 | 2010-12-01 | 凌阳科技股份有限公司 | 四倍过采样的数据恢复方法与系统 |
| CN102931982A (zh) * | 2012-11-22 | 2013-02-13 | 清华大学深圳研究生院 | 高速时钟数据恢复电路中的时钟相位判断电路和判断方法 |
| CN106067811A (zh) * | 2016-06-06 | 2016-11-02 | 中国科学技术大学先进技术研究院 | 一种应用于亚速率时钟数据恢复电路的Bang‑Bang鉴相器 |
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2006
- 2006-07-10 CN CNA2006100883185A patent/CN1909423A/zh active Pending
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| CN106067811B (zh) * | 2016-06-06 | 2019-05-07 | 中国科学技术大学先进技术研究院 | 一种应用于亚速率时钟数据恢复电路的Bang-Bang鉴相器 |
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